TWI281037B - Semiconductor device, magnetic sensor, and magnetic sensor unit - Google Patents

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TWI281037B
TWI281037B TW094108786A TW94108786A TWI281037B TW I281037 B TWI281037 B TW I281037B TW 094108786 A TW094108786 A TW 094108786A TW 94108786 A TW94108786 A TW 94108786A TW I281037 B TWI281037 B TW I281037B
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TW
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magnetic
electrode
magnetic sensor
wafer
sensor
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Hiroshi Naito
Hideki Sato
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Yamaha Corp
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Description

1281037 九、發明說明: 【發明所屬之技術領域】 本i明有關一種表面可黏著型的半導體裝置,如晶片尺 寸封裝或其類似物。 月進步有關一種用於測量磁場之方向的磁感測 及磁感測器單元。 【先前技術】 近年來已出現形成尺寸實質上和半導體晶片之尺寸相同 且此夠進行表面黏著的LSI及其他半導體裝置,如晶片尺 寸封叙(以下稱為「csp」)及其類似物。此類技術因適於 更小及更輕之電子設備的黏著技術而引人注目(請見如日 本專利申請案,第一公開案第9_1〇7〇48號)。 在g用之表面黏著的半導體裝置中,將用於電連接至黏 著板的複數個凸塊電極配置在半導體晶片的頂側上,且均 具有同等的寬度。 也就是說’如圖12所示,提供複數個虛擬點陣線L21, 其沿著半導體晶片的表面在一個方向(χ方向)中延伸,以 實質上均等劃分半導體晶片的表面。 此外,同於上述,還提供複數個虛擬點陣線L22,其沿 著表面且和X方向垂直在一個方向(γ方向)中延伸,以實質 上均等劃分半導體晶片的表面。然後配置複數個凸塊電極 97,在廷些點陣線£21、L22的交點處各配置一個凸塊電 極。利用設在半導體晶片之表面上的線路層,將各凸塊電 極97電連接至半導體晶片之表面上的觸點電極%。 95451.doc 1281037 為了縮減電子設備的尺寸及重量,亦採用半導體裝置和 功月k件的整合。此種半導體裝置設有如:具有電功能的 =性-件、霍爾_ι)元件、壓電元件、或其他感測器元 卜其在半導體晶片的表面上係和積體電路一起配置或配 置在積體電路的表面側上。感測器元件係置於半導體晶片 之表面上的預定位置中。也就是說,如在感測器元件為用 於,量外部磁場之方向之磁性元件的情況中,在黏著板上 ⑩㈣半導體裝置時’必須確認由各此類磁性元件所偵測之 磁場的方向,且必須將磁性元件設於彼此遠離的距離,以 免受到其他元件的影響;因此,各元件係配置在半導體晶 片之表面的周圍部分或其他預定位置中。 然=,上述習用半導體裝置之半導體晶片的尺寸本身傾 σ每年越臭越小,致使將線路部分及凸塊電極W配置在 半導體晶片厚度方向中和感測器元件99重疊的位置中。就 種、、且〜、而σ,在黏著板上黏著半導體裝置時,凸塊電極 _ 二的應力將到達感測器元件%。且就此種組態而言,在黏 著板上黏著半導體裝置的區域中如有彎曲,其中半導體裝 置在黏著板上處於黏著狀態,則因黏著板的彎曲所產生的 力將到達凸塊電極97,且將經由柱體及線路層到達感測 器元件99此外,在此種情況中黏著或操作半導體裝置而 ^生半‘體装置的加熱且線路層因此時的熱變形而產生應 力時,線路層上的應力也會到達感測器元件99。 也就是說,在黏著板上黏著半導體裝置時,或在使半導 體衣置運作日守,凸塊電極97及線路層上的應力將到達感測 95451.doc 1281037 器元件99 ’因而有感測器元件99之特性可能波動或降級的 問題。 此外,在感測器元件99可能影響磁場時,就磁性元件及 霍爾元件而言,如果將凸塊電極97、柱體及線路層置於和 感測器兀件99重疊的位置中,則會有感測器元件99之特性 玎能因柱體及線路層中流動的電流所產生的感應電流磁場 而波動的問題。 在先刖技術中,设有憤測磁場的磁感測器以测量外部磁
場之二維中的方向。對於此類型的磁感測器,其中具有將 磁感部分(磁感測器晶片)附在磁感測表面承板之表面上的 感測器,並以模製化合物密封磁感表面承板及磁感部分 (磁感測器晶片)(請見如曰本專利申請案,第一公開案第 2002-156204號)。 此處,磁感部分的配置可沿著磁感測表面承板之表面的 方向偵測磁性組件。磁感測表面承板及磁感部分在和電路 板或元件支撐部分之表面接觸及相對於水平基部為傾斜的 狀悲中,為模製化合物所覆蓋。也就是說,在元件支撐部 分上黏著磁感測器的狀態中,承板及磁感部分相對於元件 支撐部分的表面為傾斜。在元件支撐部分上提供磁感測器 中的兩個,使得兩個磁感部分相對於元件支撐部分之表面 的傾斜方向不同,因此能夠測量外部磁場的三維方向。 、…、、而,就具有上述組態的磁感測器而言,使用銀膏將磁 =部分附在磁感測表面承板的表面上。在附上磁:部分 時,必須熔化銀膏,致使能夠將磁感部分及磁感测表面2 95451.doc 1281037 板加熱至升高的溫度。 就上述先别技術的磁感測器而言,由於將磁感測 ::承板及磁感部分加熱,在磁感測表面承板及磁感部分 、,不同.、、、恥脹係數的材料時,磁感部分將因熱膨脹係數 =異而發生_曲。在磁感部分中發生彎曲時,便有磁感 ^刀之特ι±降級的問題’因而無法精癌地測量外部磁場的 _維方向。 《明根據上述情況而設計,並具有提供以下半導體裝 置的目的:能夠抑制設於半導體晶片之表面上之感測器元 件之特性的波動及降級。 【發明内容】 &月根據上述情況而設計,並具有提供以下磁感測器 及磁感測器單元的進一步㈣:能夠防止磁感測器晶片之 特性的降級’並能夠精確測量磁場的三維方向。 為了解決上述問題,在本發明中提出下列構件。 、曾本發明在第一方面提出一種半導體裝置,其包含··一半 導體晶片’在其表面上形成積體電路及和其電連接的一感 測器元件;-觸點電極’其係形成於該半導體晶片的表面 側上’且係電連接至至少該積體電路;—電極部分 設於該半導體晶片的表面側上,且將該半導體晶片電連接 至外部電路;-線路部分,其將該等觸點電極電連_ 電極部分;及—絕緣部分,其係以電絕緣材料形成,里在 該半導體晶片之表面側上曝露至少電極部分的一狀態中, 覆蓋該半導體晶片的表面且密封該感測器元件、線路部 95451.doc 1281037 分、及電極部分;及其特徵在於:該電極部分係配置於該 半導體晶片的厚度方向中不和該感測器元件重疊的一位置 中0 此處’「感測器元件」代表以下具有電功能的元件,如 磁性元件、霍爾元件、壓電元件、或其類似物。 藉由本發明的半導體裝置,在黏著板上黏著半導體裝置 以作為外部電路時,在半導體晶片之表面侧面對黏著板之 黏著表面的狀態中,對著黏著板的黏著表面按壓半導體裝 置。此處,將感測器元件及電極部分配置在不會重疊的位 置中’因而能夠縮減電極部分因到達感測器元件之按壓所 造成的應力。 γ此外,即使在黏著板的黏著表面在黏著半導體裝置時有 4曲的h況中’也旎夠縮減從電極部分到達感測器元件之 因黏著板彎曲所產生的應力。
此外’在使半導體裝置運作時,將因電極部分中流動的 電流而產生電磁場’但由於將感測器元件及電極部分配置 在Γ段距離處’即使在感測11元件為磁場所影響時,就磁 性疋件或霍爾元件而言,仍可縮減感測器元件上電極部分 之感應電流磁場的效應。 本發明在第二方 體晶片的厚度方向 路部分。 面提出特徵如下的半導體裝置··在半導 中不和感測器元件重疊的位置中配置線 精由本發明的半導體束 的黏著表面上有彎曲時, 置,當黏著半導體裝置之黏著板 即使在黏著表面上黏著半導體裝 9545I.doc 1281037 置1的狀態中,因黏著板的彎曲所產生的應力從電極部分 到達線路部分,也能夠縮減到達感測器元件的應力。 此外’在黏著板上黏著半導體裝置時,或在使半導體穿 置運作時,將加熱半導體裝置,線路部分因而發生熱變 形;但即使在線路部分上因此熱變形而發生應力,也能夠 縮減線路部分到達感測器元件的應力。
此外,在使半導體裝置成為運作時,將因線路部分中電 々丨L的丨L動而發生感應電流磁場,·但由於感測器元件及線路 部分並未重疊,即使在感測器元件為磁場所影響時,就磁 性凡件或霍爾元件而言,也能夠縮減感測器元件上線路部 分之感應電流磁場的效應。 本發明在第三方面提出特徵如下的半導體裝置:提供複 數m述電極部分;假設在該半導體晶片的表面上按實質 上相等的間隔配置延伸於一個彳肖中的複數個第一點陣 線々以實質上均等劃分該表面;假設在該表面上按實質上 相等的間隔配置和該等第—點陣線相交的複數個第二點陣 線;及採取該等第一點陣線及該等第二點陣線的各交點以 作為該等電極部分的虛擬設置位置;其特徵在於:在兮 :極部分之中’將在該厚度方向中未和該感測器元… 私極。卩分置於從該虛擬設置位置沿 :點陣線或沿著第二點陣線在遠離器二 中移動的位置中;及在 的方向 陣線上,署… 點陣線上或在該等第二點 ;相鄰點陣線之間的電極部分的數量為—或更 9545l.doc 1281037 少。 藉由本發明的半導體裝置,從虛擬設置位置移位之另一 電極部分和虛擬設置位置間的距離短於沿著第一及第二點 陣線為相鄰之虛擬設置位置間的距離(相鄰點陣線間的距 離),及使置於相鄰點陣線間之電極部分的數量等於一或 更 >,便忐夠維持相鄰電極部分間的距離等於或大於設置 位置間的距離。
本發明在第四方面提出特徵如下的半導體裝置:提供複 數個上述感測器元件及複數個上述電極部分,且對於所有 感測器元4牛’置於感、測器元件附近之各感測器元件及電極 部分間的位置關係,以及置於各感測器元件附近之電極部 分的數量均相同。
藉由本發明的半導體裝置, 應力於電極部分,所有感測器 極部分之相同強度的應力,因 元件的特性。 即使在黏著板上黏著時施加 元件各接收自在其附近之電 此能夠均等修改所有感測器 本發明在第五方面接 ^ 紅出特徵如下的半導體裝置··和置於 比該一電極部分距感測器元 卞尺遂之距離處的其他電極部 刀相比,將置於和上述咸 ― ,v 述以測杰疋件相鄰之位置中的一電極 部分形成得比較小。 # @ 藉由本發明的半導體驻 ^ 一 、,猎由將和感測器元件相鄰的 一電極。卩分形成小於其 ,詈,卜a 他電極部&,不用修改電極部分的 位置中。 电位邛刀置於不和感測器元件重疊的 95451.doc 1281037 本發明在第六方面提出—種半導體裝置,其包含:—半 V體曰曰片在其表面上形成積體電路及和其電連接的一感 測器元件卜觸點電極,其係形成於該半導體晶片的表面 側上,且係電連接至至少該積體電路;複數個電極部分, 其係設於該半導體晶片的表面側上,且將該半導體晶片電 連接至外部電路;一線路部分,其可將該觸點電極電連接 S等電極邛刀,及一絕緣部分,其係以電絕緣材料形 成:其在該半導體晶片之表面側上曝露至少電極部分的一 中復疏°亥半一體晶片的表面且密封該感測器元件、 線路部分、及電極部分;及其特徵在於:該等電極部分包 2在及半導體晶片的厚度方向中從該絕緣部分突出的突出 部分;及其特徵在於:和置於離該感測器元件一段距離處 之/、他大出部分相t匕’置於和該感測器元件相 ❹具有㈣絕緣部分的較小突出長度。 本發明的半導體裝置,當在黏著板_著表面上黏 L體破置%,其他突出部分在該一突出部分前變成和 =板:黏著表面接觸。結果,即使將具有該一突出部分 位詈Γ部分置於半導體晶片厚度方向中重疊感測器元件的 一U也能夠在黏著板上黏著半導體裝置時釋放具有該 刀之电極部分上的應力’且還能夠縮減具有該一 犬出…電極部分之到達感測器元件的應力。 導=在第七方面提出—種半導體裝置,其包含:-半 在/、表面上形成積體電路及和其電連接的一感 ’觸點電極’其係形成於該半導體晶片的表面 95451.doc 1281037 側上’且係電連接至至少該積體電路;複數個電極部分, 其係設於該半導體晶片的表面侧上,且將該半導體曰曰片 連接至外部電路;一線路部分,其可將該觸點電極;接 至該等電極部分m緣部分,其係以電絕緣材料开, 成:其在該半導體晶片之表面側上曝露至少電極部分的— 狀恶中’覆盍該半導體晶片的表面且密封該感測器元件 線路部分、及電極部分;及其特徵在於:該等電極部八^ 3在5亥半導體晶片的厚度方向中從該絕緣部分突出的突出 部分;及其特徵在於:和置於離該感測器元件一段距離广 之其他突出部分相比,置於和該感測器元件相鄰的: 部分係以具有一較低熔點的一導電材料形成。 藉由本發明的半導體裝置,在將熱施加於突出部分而在 黏者板的黏著表面上黏著半導體裝置時,該一突出部 在其他突出部分之前熔化’因此應力集中在具有該—突出 Γ 分的電極部分上比具有其他突出部分的該等電極部分上 夕。因此,即使將具有該一突出部分的電極部分置於 體晶片厚度方向中重聶咸:則哭& i ΛΑ, η中重以心讀的位置中,也能夠釋放 ::有/一穴出部分之電極部分的應力,且能夠縮減此電極 邛勿上到達感測器元件的應力。 言本”在第八方面提出一種半導體裝置,其包含··一半 導二曰:片,在其表面上形成積體電路及和其電連接的一感 ^益几件;—觸點電極,其係形成於該半導體晶片的表面 :上’且係電連接至至少該積體電路;複數個電極部分, ”係3又於该半導體晶片的表面側上’且將該半導體晶片電 95451.doc -13 - 1281037 連接料部電路卜線路部分,其可將該觸點電極電連接 至该等電極部分;及一絕緣部分, ,、係以電絕緣材料形 、$半導體晶片之表面側上曝露至少電極部分的一
狀態令’覆蓋該半導體晶片的表面且密封該感測器元件、 線路部分、及電極部分;及其特徵在於:該等電極部分包 合在該半導體晶片的厚度方向中從該絕緣部分突出的突出 部分;在於:㈣突出部分包含:一實質上球面的核心, 其係以-導電材料形成;及一外殼部分,其覆蓋該核心的 周圍,且係以具有低於上述導電材料之熔點之一熔點的一 導電材料形成;在於:將置於和該感測器元件相鄰之一突 出部分的核心形成得比置於離該感測器元件一段距離處之 其他突出部分的核心小’·及在於:該一突出部分之外殼部 分及其他突出部分的直徑為實質上相等。 藉由本發明的半導體裝置,在黏著板上黏著半導體裝置 且將突出部分加熱至低於形成核心之導電材料之熔點但高 於形成外殼部分之導電材料之熔點的溫度時,只熔化突出 部分的外殼部分,致使其他具有大直徑之突出部分的核心 變成和黏著表面接觸’而具有小直徑之該一突出部分的核 心則不會和黏著表面接觸。此時,應力係集中在其他突出 部分處,因而即使將具有該一突出部分的電極部分置於半 導體晶片厚度方向中和感測器元件重疊的位置中,也能夠 釋放具有該一突出部分之電極部分的應力,且能夠縮減電 極部分到達感測器元件的應力。 藉由第一及第二方面的本發明,即使在黏著板上黏著半 95451.doc -14- 1281037 導體裝置或使其運作時,也能约縮減該等電極部分及線路 部分到達感測器元件的應力,此外,也能夠減少感測器元 件上電極部分及線路部分之感應電流磁場的效應,因而能 夠抑制感測器元件之特性的波動及降級。 藉由第三方面的本發明,能夠維持電極部分之間的距離 等於或大於沿著第一及第二點陣線之虛擬設置位置間的距 離,因而即使從虛擬設置位置移位電極部分,也能夠有效 防止橫跨這些電極部分上的電路發生短路。 一藉由第四方面的本發明,即使由電極部分在黏著板上黏 著時產生應力,也能夠藉由使感測器元件形成橋接而抵消 因相同應力所造成的波動,所以無論應力為何,感測器元 件的靈敏度都很穩定。 藉由第五方面的本發明,藉由將和感測器元件相鄰的一 電極部分形成小於其他的電極部分,不㈣改電極部分的 設置’很容易#可將電極部分置於不和感測器元件重疊的 位置中。 藉由第/、至第八方面的本發明,即使將具有突出部分的 一電極部分置於半導體晶片厚度方向中重疊感測器元件的 位置中,在黏著板的黏著表面上黏著半導體裝置時,也能 夠縮減包含突出部分之一電極部分到達感測器元件的應 力,因而能夠抑制感測器元件之特性的波動及降級。 本發明在第九方面提出一種磁感測器,其包含:一磁感 測裔晶片,其係形成為實質上一薄片形狀,其對一磁場之 至少一方向之磁性組件靈敏;及複數個電極部分,其從該 95451.doc -15- 1281037 磁感測Is晶片的表面突出,其可將該磁感測器晶片電連接 至-實質上薄片狀的電路板,及其特徵在於:該等電極部 分係在該磁感測器晶片的表面上配置成一列。 在電路板上黏著本發明的磁感測器時,使該複數個電極 部分和電路板的表面接觸,且將磁感測器晶片電連接至電 路板。此時,配置成—㈣該複數個電極部分從磁感測器 晶片的表面突出,致使磁感測器晶片的邊緣部分也和電路 板的表面㈣。在此狀態中’磁感測器晶片相對於電路板 的表面為傾斜’因此磁感測器晶片之磁性靈敏度的方向相 對於電路板的表面為傾斜,且在和電路板之表面相交之方 向中的磁性組件能夠為磁感測器晶片所偵測。 此外,在電路板的表面上至少固定磁感測器的電極部分 即已足夠,因此不用加熱整個磁感測器晶片,也能夠在磁 感測器晶片傾斜的電路板上黏著磁感測器。 本發明在第十方面提出一種磁感測器,其包含:一磁感 測器晶[其係形成為實質上—薄片形狀,其對一磁場之 至少一方向之磁性組件靈敏;及複數個電極部分,其從該 磁感測器晶片的表面突出,其將該磁感測器晶片電連接至 一實質上薄片狀的電路板,及其特徵在於:該等電極部分 在該磁感測器晶片的表面上係配置成複數個平行列;及在 於·该等電極部分的突出長度在該複數列的配置方向中逐 漸變短。 在電路板上黏著本發明的磁感測器時,使該複數個電極 部分和電路板的表面接觸,且將磁感測器晶片電連接至電 95451.doc -16- 1281037 路板。在此狀恶中,由於該等電極部分的突出長度在兮複 數列的配置方向中逐漸變短,因此磁感測器晶片相對於電 路板的表面為傾斜。因此,磁感測器晶片之靈敏度的方向 相對於電路板的表面為傾斜,並能夠在和電路板之表面相 交的方向中偵測磁性組件。 此外,在電路板的表面上固定磁感測器的電極部分即已 足夠,因此不用加熱整個磁感測器晶片,也能夠在磁感測 器晶片傾斜的電路板上黏著磁感測器。 此外,在預先決定設於磁感測器晶片之表面上之電極部 为的數里時,藉由配置分成複數列的電極部分,即可縮減 置於各列之電極部分的數量’因此能夠形成較小尺寸的磁 感測器晶片。 本發明在第十一方面提出一種磁感測器單元,其包含: 弟九或第十方面的兩個磁感測器;及一電路板,其上黏 著具有和電路板表面接觸之該等電極部分的該等磁感測 :;及其特徵在於:該等磁感測器中至少-個的磁感測器 :曰片對兩個方向中之磁場的磁性組件靈敏;及在於:將該 =磁感心置於該電路板上,致使另—個磁感測器晶片之 靈敏度的方向和包含該-磁感測器晶片之靈敏度之兩個方 向的平面相交。 :么明在第十二方面提出一種磁感測器單元,其包含: :第九或第十方面的兩個磁感測器…電路板,其上黏 =·有#电路板表面接觸之該等電極部分的該等磁感測 /、特彳政在於·该等磁感測器中至少一個的磁感測器 9545l.doc -17- 1281037 曰曰曰片對兩個方向中之磁場的磁性組件靈敏;及置放該等兩 個磁感測器以在該電路板上至少部分重疊,致使另一個磁 感測器晶片之靈敏度的方向和包含該一磁感測器晶片之靈 敏度之兩個方向的平面相交。 藉由這些發明的磁感測器單元,預先準備兩個磁感測 器,並配置磁感測器單元致使磁感測器晶片之靈敏度的方 向相父。也就是說,磁感測器晶片中的一個能夠偵測包含 兩個靈敏度方向之平面内任何方向中的磁性組件,及另一 個磁感測器晶片能夠偵測和此平面相交之方向中的磁性組 件果二維空間中的三個磁性組件能夠為兩個磁感測 的日日片所偵測,因此能將磁場的方向測量為三維空間的向 量0 在電路板表面上置放兩個重疊的磁《測器日夺,可以減少 電路板之表面上兩個磁感測器的黏著面積,因而能夠使墙 感測裔早元變得比較小。 本發明在第十三方面提出—種磁感測器單元,1包含: 一第-磁_|| ’其對兩個方向中之—磁場的該等磁性组 件靈H二磁感測器’其對至少—方向中之—磁場的 該磁性組件靈敏;及_實質上薄片狀的電路板,…面 上黏著該等兩個磁感測器;及其特徵在於:㈣等磁感測 器包含>磁感測器晶片,其係按實質上—薄片形狀形 成’及複數個電極部分’其從該磁感測器晶片的表面突 出,其係和電路板之表面接觸且係電連接至該電路板;及 在於··使該等磁感測H晶Η至少—個相對於該電路板的 95451.doc -18- 1281037 後表面為傾斜,致使該第二磁感測器之靈敏度的方向和包 含該第一磁感測器之靈敏度之兩個方向的平面相交,此 外,該電路板之電路板厚度方向中之高度尺寸及該等電極 部分之高度尺寸的總和在各部分中有所變更。 藉由本务明的磁感測器單元,第一磁感測器可以偵測包 含兩個靈敏方向之平面内所有方向中的磁性組件,及第二 磁感測器可以偵測和此平面相交之方向中的磁性組件,致 使精由這兩個磁感測器,能夠偵測三維空間中的三個磁性 組件’且因此可將磁場的方向測量為三維空間中的向量。 此外,可將這兩個磁感測器固定至電路板上且該等電極 部分和電路板的表面接觸,因此不用加熱該等磁感測器晶 片王邛,即可在兩個磁感測器晶片相對於彼此傾斜的電路 板上黏著各該等磁感測器。 本發明在第十四方面提出特徵如下的半導體裝置·電路 板的表面係按樓梯形狀形成,及至少一磁感測器的電極部 分係置於分開的階梯上。 藉由本發明的磁感測器單元,由於從電路板之後面至各 梯:頂部的高度不同,即使設於磁感測器晶片之表面上 之忒複數個電極部分的突出長度相同,磁感測器晶片相對 於電路板的表面也报容易成為傾斜。 -藉由第九及第十方面的本發明,在電路板上按—斜角黏 者磁感測器時’並未將磁感測器晶片全部加熱,因此能夠 防士兹感測益晶片之特性的波動及降級,且能夠正確測量 9545I.doc •19- 1281037 此外,藉由第十方面的本發明,藉由配置劃分成複數列 的電極邛刀,即可形成小尺寸的磁感測器晶片,因而能夠 縮減磁感測器的尺寸。 藉由第+及第十二方面的本發明,使用能夠防止磁感 測态曰曰片之特性之波動及降級的磁感測器,因而能夠正確 測量磁場的三維方向。 此外藉由第十二方面的本發明,能夠縮減電路板之表
兩個兹感測器的黏著面冑,因而能夠縮減磁感測器單 元的尺寸。 藉由第十三方面的本發明,在電路板上黏著各磁感測器 致使兩個磁感測器晶片相對於彼此為傾斜時,並未將磁感 測器晶片全部加熱,因而能夠防止該等磁感測器晶片之特 性的波動及降級,且㈣正確測量磁場的三維方向。 藉由第十四方面的本發明,從電路板之後表面至各階梯 之頂部的高度不同,因而該等磁感測器晶片相對於電路板 的表面很容易成為傾斜。 【實施方式】 圖1至圖3顯示本發明之一方而· 不發乃之彳面,此方面的半導體裝置為 晶圓級CSP(以下稱為「WLCSp」)的—個類型,其且有電 極以連接至設於未從半導體晶片(其上形成積體電路)之主 面突出之位置之黏著板的外部電路。如圖i及圖2所示,此 半導體裝置i包含:半導體晶片3,其為薄片形狀,在平面 圖中係形成實質上矩形的形狀;複數個薄膜磁性元件5, 其係設於半導體晶片3的主面(表 、衣面)上,電極部分7,其係 95451.doc -20- 1281037 置於半導體晶片3之主面3 a之側上,&脾t、# 5 . ^ ^ 側上以將+導體晶片3連接 卜邛電路;線路部分9, ^ Λ电互運牛嶮體晶片3的積體電 路(未顯示)及電極部分7 ; 汉、、6緣邛刀11,其在半導體晶片 :之側上曝露電極部分7的狀態中,覆蓋半導體晶 的表面h,且其密封薄膜磁性元件5、線路部分9、及 電極部分7。 薄膜磁性元件5係形成為薄膜,可測量外部磁場的效用 及強度。四個此類薄膜磁性元件5係置於半導體晶片3之主 面3a的周圍上。各薄膜磁性元件5對一個方向(X軸方向或γ 軸方向)中之外部磁場的磁性組件靈敏,且其置放致使靈 敏度的方向係沿著半導體晶片3的主面3a。這些薄膜磁性 疋件5係各置於和半導體晶片3之主面3a的-個邊緣相鄰, 且彼此離一段距離。成對的對置薄膜磁性元件5、5係配置 成可偵測相同方向中的磁性組件,以提高外部磁場之偵測 的可靠性。 如圖1及圖3所示,半導體晶片3包含:基板13,其在平 面圖中為矩形形狀,在其表面13a上形成積體電路;複數 個(在所示的範例中為八個)觸點電極15,其係形成於基板 13的表面13a上;及第一鈍化膜17,其係設於基板13避開 觸點電極15的表面13a上。觸點電極15電連接電極部分7及 薄膜磁性元件5,且係置於基板13之表面i3a的周圍上。 弟一純化膜17的形成係藉由在基板13的表面13a上依序 加上以下薄層:二氧化矽(Si〇2)的薄膜及氮化矽(SiN)的薄 膜’並避開觸點電極1 5。第一純化膜17具高耐熱性且為電 95451.doc -21 - 1281037 絕緣。第一鈍化膜17的表面構成半導體晶片3的主面3a。 要得到絕緣部分11可藉由在半導體晶片3的主面3a上依 序加上以下薄層··第二鈍化膜19、保護膜21、及樹脂模製 部分23 ;此第二鈍化膜19、保護膜21、及樹脂模製部分23 係各以電絕緣材料形成。 第二鈍化膜19,和第一鈍化膜17一樣,其形成係藉由在 半導體晶片3的主面3a上依序加上以下薄層··二氧化矽 (Si〇2)的薄膜及氮化矽(SiN)的薄膜,其形成可覆蓋第一鈍 化膜17且避開用於電連接至線路部分9的觸點電極15。薄 膜磁性元件5係為此第二鈍化膜19所覆蓋。 保護膜21係以聚醯亞胺(ρι)形成,且其形成可覆蓋為觸 點電極15和第一鈍化膜17及第二鈍化膜19所限定的第二鈍 化膜19的表面19a及溝槽部分22的側壁面。 樹脂模製部分23覆蓋保護膜21的表面21a及半導體晶片3 的主面3a,此外,其形成可密封電極部分7的柱體(說明如 下)及線路部分9。樹脂模製部分23係以硬度低於電極部分 7及線路部分9的樹脂材料形成,且在平面圖中係形成為實 質上矩形形狀,和磁感测器晶片3類似。 線路部分9可填充為觸點電極15及保護膜21所限定的溝 槽部分24,此外,其形成可從保護膜21及絕緣部分u的樹 脂模製部分23之間的_旧的隙縫延伸至電極部分7 之柱體的下緣,說明如下。線路部分9的形成係藉由在保 護膜21的表面21a上依序加上以下薄層:下方阻障金屬 25(以下稱為「UBM」)及線路層27。UBM 25係以鈦(Ti)或 95451.doc -22- 1281037 鉻(Cr)形成,線路層27則係以銅(Cu)形成。 UBM 25係形成為充分比線路層27薄。也就是說,UBM 25的厚度為如〇·18 μπι,線路層27的厚度則為0.60 μπι。 在半導體晶片3的厚度方向中未和薄膜磁性元件5重疊的 位置中形成如上述配置的線路部分9。 各電極部分7包含:實質上圓柱形的柱體29,其從線路 部分9的表面9a延伸至樹脂模製部分23的表面23a ;及焊球 31 ’其係黏在柱體29的頂端上,且從樹脂模製部分23的表 _ 面23a突出。柱體29係以銅形成,及其頂端面2%係形成於 實質上和樹脂模製部分23之表面23a相同的平面中。焊球 3 1係為形成實質上球面形狀的焊劑材料。 複數個電極部分7係置於半導體晶片3的厚度方向中不和 薄膜磁性兀件5重疊的預定位置中。也就是說,假設為實 貝上均等劃分半導體晶片3的主面3&及樹脂模製部分的 表面23&而延伸於X軸方向的三個第一點陣線L1至L3以及 _ 延伸於Y軸方向的三個第二點陣線L4至L6係按相等間隔進 行配置。 沿著點陣線^至!^之交點(虛擬設置位置至趵間的距 離係為在將電極部分置於各交點的狀態中,相鄰電極部分 7間不會發生短路的充分距離。 在各方向中按相等間隔置放且配置的三個點陣線中,將 在中央之為第一點陣線乙2及第二點陣線L5的直線置放成可 通過薄膜磁性元件^ 將電極部分7的每一袖$ # > ^個置於交點P1至P4的第一點,第一 95451.doc • 23 - 1281037 點陣線Ll、L3及第二點陣線L4、L6在這些點上相交。交 點P1至P4的這些第一點係設於離薄膜磁性元件5的一段距 離處。 將電極部分7置於以下位置:從第一點陣線以和第二點 陣線L4、L6之交點P5、P6的第二點沿著第一點陣線。朝 向交點P9的第四點(第一點陣線L2和第二點陣線L5在此相 父)移位。還有’將電極部分7置於以下位置:從第一點陣 線Ll、L3和第二點陣線L5之交點p7、?8的第三點沿著第 二點陣線L5朝向交點P9的第四點移位,以增加和薄膜磁感 測器5的距離。 這是因為交點P5、P6的第二點及交點卩7、p8的第三點和 薄膜磁感測器5相鄰,如果將電極部分置於交點p5、%的 第二點及交點P7、P8的第三點,電極部分7將在半導體晶 片3的厚度方向中和薄膜磁性元件5重疊。
結果,將電極部分7置於半導體晶片3的厚度方向中不和 薄膜磁性元件5重疊的位置。 上述不和薄膜磁性元件5重疊的位置係為位置關係如 下:在黏著方向或載入方向和其垂直之平面上投射之薄膜 磁性元件5的圖形’以及焊球31和柱體巧之頂端面施或樹 脂模製部分23之表面…接觸之接觸平面中的圖形,或是 電極部分7的圖形,至少部分不會重疊。 就此具體實施例而言,半導體晶片3的厚度方向係為上 述黏著方向及載入方向,因此在實質上厚度方向和其垂直 的千面上投射圖形時,上述各圖形獨立存在,且只需要在 95451.doc -24- 1281037 其中沒有干擾的狀態中。此處,黏著方向代表在黏著板上 黏著半導體裝置"寺施加負载的方向,負载方向則代表在 黏著板上黏著半導體裝置1後施加負載的方向。 置放這些電極部分7致使各薄膜磁性元件D及置於薄膜磁 性元件5附近之電極部分7間的位置關係,以及置於各薄膜 磁性元件5附近之電極部分7的數量,對於所㈣㈣性元 件5均相同。也就是說’三個電極部分7係置於各薄膜磁性 几件5的附近。三個電極部分7係參考各薄膜磁性元^的 設置位置而置於該等位置中。 此處將說明配置如上述之半導體裝置丨的製造方法。 首先,將四個薄膜磁性元件5置於半導體晶片3之主面h 的預定位置’及如圖4所示,在半導體晶片3避開觸點電極 15的主面上形成第二鈍化膜19。此時,薄膜磁性元件5 亦為第二鈍化膜19所覆蓋。 接著,在第二鈍化膜19的表面19a上及溝槽部分22的側 壁面上形成保護膜21,及在保護膜21的表面⑴上及溝槽 部分24的側壁面與底部壁面上形成薄膜口腹乃。 …、、後,在UBM 25除了要形成線路層27之部分的表面… 上$成第層41。形成第_抗餘層41的此區域包含在 半導體晶片3的厚度方向中和薄膜磁性元件5重疊的區域。 …、後以銅埋藏未形成第_抗钱層4 i的部分,也就是說, ::路UBM 25的部分’以形成線路層27。在此之後,移除 第一抗钱層41。 ^ I m路層27除了要形成柱體29之部分的表面27a 95451.doc -25- 1281037 及UBM 25的表面25a上形成第二抗蝕層43。在此狀態中, 只曝露線路層27之表面27a的部分。然後以銅埋藏未形成 第二抗蝕層43的部分,也就是說,曝露線路層27的部分, 以形成柱體29。在形成線路層27及柱體29後,移除第二抗 餘層43 ’並藉由餘刻來移除未為線路層27所覆蓋的 25 〇 最後,以樹脂材料密封線路部分9及柱體29,以覆蓋保 護膜21的表面2U及曝露柱體29的頂端面29&,然後藉由在 柱體29的頂端面29a上沉積焊球31,完成半導體裝置i的製 造0 在黏著板的黏著表面中黏著半導體裝置丨時,其中樹脂 模製部分23的表面23a和黏著表面相對,在加熱焊球川夺 對著黏著表面按壓半導體裝置丨。如圖丨及圖2所示,將薄 膜磁性元件5、電極部分7及線路部分9置於不重疊的位置
中因此此夠縮減因上述按壓而施加於電極部分7並到達 薄膜磁性元件的應力。 當黏著基板的黏著表面 黏著於黏著表面上的狀態 電極部分7到達線路部分9 5的應力。 中有彎曲時,在半導體裝置1係 中,即使因彎曲所產生的應力從 ’也能夠縮減到達薄膜磁性元件 、在使半‘體U i成為運作時,將目電極部分7及線路部 刀9中机動的電流而產生感應電流磁場,由於將薄膜磁 〖生疋件5置於不和電極部分7或線路部分$重疊的位置中, 因此能夠縮減薄膜磁性元件5上電極部分7及線路部分9之 95451.doc -26- 1281037 感應電流磁場的效應。 此外,在黏著基板上黏著半導體裝置i或使半導體裝 成為運作時,加熱半導體裝置1,因而線路部分9發生熱變 〔,仁即使線路部分9因此熱變形而產生應力,也能夠縮 減因到達薄膜磁性元件5之熱變形所產生的應力。 壯精由上述半導體裝置1,即使在黏著基板上黏著半導體 =置1或使其成為運作時,也能夠縮減電極部分7及線路部 刀9中到達薄膜磁性元件5的應力,並能夠減少薄膜磁性元 件5上電極部分7及線路部分9之感應電流磁場的效應,因 而月b夠抑制薄膜磁性元件5之特性的波動及降級。 使電極邠分7為增加從薄膜磁性元件5至交點”之第四點 之距離而;k沿著點陣線12及L5之交點p5至Μ的第二及第 一點移位的距離短於沿著點陣線u至L6之交點Η至?9之 相郇點間的距離(相鄰點陣線間的距離),且電極部分7完全 包,在點陣線内,·由於設於相鄰點陣線間之電極部分7的 s為或更父,在父點P9的第四點未置放任何電極部分 7’因而能夠維持相鄰電極部分7間的距離等於或大於交點 ^間的距離。因此,即使將電極部分7從交點P5至P8 的第一及第三點移位,也能夠有效防止這些電極部分7之 間的短路。 使得各薄膜磁性元件5及置於薄膜磁性元件5附近之電極 部分7間的位置關係,以及置於各薄膜磁性元件5附近之電 ^刀7的數量’對於所有薄膜磁性元件5均相同,即使在 '、著板上黏著半導體裝置i時將應力施加⑥電極部分7,也 95451.doc -27· 1281037 月b夠使知因相同應力所造成的波動藉由使薄膜磁性元件5 形成橋接而抵消,因此薄膜磁性元件5的靈敏度無論應力 為何均為穩定。 在上述方面中,將一個電極部分7置於從和薄膜磁性元 件5相鄰之交點P5至P8之第二及第三點移位的各位置;然 而,該組態並不限於此,將電極部分置於半導體晶片3的 厚度方向中至少不和薄膜磁性元件5重疊的位置中即已足 夠。也就是說,如圖5所示,可將電極部分7置於和薄膜磁 性元件5相鄰之交點1>5至!>8的第二及第三點中,以按厚度 2向中沒有重疊的尺寸形成各電極部分7。就此組態而 吕’可將電極部分7置於所有的交點p丨至p9。 就上述組態而言,如圖6所示,設於和薄膜磁性元件5相 鄰之一些電極部分7的焊球31的直徑小於設於離薄膜磁性 元件5—段距離處之電極部分7的焊球31的直徑。也就是 說,從樹脂模製部分23之表面23a突出之特定焊球31的突 φ 出長度短於其他焊球31的突出長度。結果,在加熱焊球31 k在黏著板的黏著表面上黏著半導體裝置51時,其他焊球 31在特定焊球31之前變成和黏著板的黏著表面接觸。因 此,在黏著板上黏著半導體裝置51時,釋放具有特定焊球 31之電極部分7的應力,因而能夠進一步縮減這些電極部 分7到達薄膜磁性元件5的應力。 在上述組態中,焊球31的形狀並不限於球面形狀;藉由 提供至少從樹脂模製部分23的表面23a突出的突出部分, 且藉由使設於和薄膜磁性元件5相鄰之特定突出部分的突 95451.doc -28 - 1281037 出長度短於設於離薄膜磁性元件5一段距離處之其他突出 部分的突出長度’即可獲得同樣有利的結果。 如圖7所示,當電極部分7的數量夠大,其中半導體襄置 61黏在黏著板上’致使由各電極部分7所產生的應力等於 或i於預疋值時,可置放數量小於第—點陣線[了至叫和 第二點陣線U2至L16之交點數的電極部分7。因此,可將 此半導體裝置61配置具有置於不重疊薄膜磁性元件$且未 置於交點之相鄰點處的電極部分7。 _ 薄膜磁性元件5係設於半導體裝置!、51、“上,但装置 組態並不限於此’可將具有電功能之霍爾元件、麼電元 件、或至少感測器元件設於該裝置上。 將電極部分7描述為被置於半導體晶片3的厚度方向中不 和感測器元件重疊的位置中;但在感測器元件不為電極部 分7或線路部分9的感應電流磁場所影響時,此組態並非必 要,能夠縮減電極部分7到達感測器元件的應力即已足 φ 夠。也就是說,如圖8所示,置於和感測器元件45重疊之 位置之電極部分7的料焊球3U係以溶點低於置於^測 器元件45—段距離處之電極部分7之其他焊球的導電材 料形成。 就此組態而言,在黏著基板的黏著表面上黏著半導體裝 置且加熱焊球…及爪時,肖定焊球3u在其他谭球川之 前熔化,致使應力係集中在具有其他焊球31b的電極部分7 上,而非具有特定焊球3 la的電極部分7上。因此,即使將 電極部分7置於和感測器元件45重疊的位置,也能夠釋放 95451.doc -29· 1281037 具有特定焊球31a之電極部分7上的應力,並能夠縮減電極 部分7到達感測器元件4 5的應力。 此外,如圖9A及圖9B所示,當焊球31包含以導電材料 形成之實質上球面的核心47及以熔點低於核心之導電材料 之V電材料形成且覆蓋核心4 7的外殼部分4 9時,可將置於 和感測器元件45相鄰之特定焊球3 1 a之核心47的直徑形成 小於其他焊球3 1 b的核心47,此外,可將特定焊球3 1 &及其 他焊球31b的外殼部分49形成為具有實質上相同的直徑。 就此類組怨而3,在黏著基板上黏著半導體裝置且將焊 球31加熱至低於形成核心47之導電材料之熔點但高於形成 外设部分49之導電材料之熔點的溫度時,僅熔化焊球3 i的 外喊部分49。結果,具有較大直徑之其他焊球3 lb的核心 47變成和黏著板的黏著表面接觸,而具有較小直徑之特定 焊球31a的核心47變成未和黏著表面接觸。此時,應力係 集中在其他焊球31b,因此即使將具有特定焊球3U的電極 部分7置於重疊感測器元件45的位置,也能夠釋放具有特 定焊球31a之電極部分7的應力,且因此能夠縮減電極部分 7到達感測器元件45的應力。 此外,半導體晶片3的觸點電極15係置於基板13之表面 13a的周圍上;但組態並不限於此,如圖1〇所示,可將觸 點電極置於基板13之表面na的中央部分上。 就具上述組態的半導體裝置8丨而言,將電極部分7置放 在這些觸點電極15的外侧上,可將連接觸點電極15及電極 部分7之線路部分9的距離設得比較短,因而使得半導體裝 95451.doc -30- 1281037 置8 1能夠在低功率下運作。 此外,將感測器元件45置於設於電極部分7之外侧之半 導體晶片3之主面3a的周圍上,致使可將電極部分9置於離 感測器元件45之位置更遠處。 因此,能夠進一步縮減電極部分7及線路部分9到達薄膜 磁性元件5的應力,此外,還能夠進一步減少電極部分7及 線路部分9之感應電流磁場之薄膜磁性元件5的效應,因而 能夠有效抑制薄膜磁性元件5之特性的波動及降級。 在上文中,電極部分7包含球面焊球31 ,但也可以是其 他的組態"列如,如圖U所示’可包含至少從樹脂模製部 分23之表面23a突出的突出部分。也就是說,如圖u(a)及 (b)的範例所示,從樹脂模製部分23突出的突出部分^可和 柱體54整體形成。 如藉由電鍍或藉由網版印刷以塗上銅膏,即可形成突出 部分53。及如圖丨丨的卜)所示,在形成柱體29及樹脂模製部 分23後’可圖案化抗蝕層並對其進行用以形成橫截面圖中 具貫夤上矩形形狀之突出部分55的電鍍。 *在上述組態中,電極部分7包含柱體29或54及焊球31或 ^出4刀53,但電極部分7亦可僅包含柱體29或。就此 "長組悲而5,在黏著板上黏著半導體裝置時,將使用分開 供應的知劑來電連接柱體巧、54和黏著板的電路。 扣圖13及圖14顯示本發明的第二方面;此方面的磁感測器 早凡可測1外部磁場的效用及強度。如圖13及圖14所示, 兹感測為單70 101包含兩個磁感測器102及103及其表面 95451.doc -31 - 1281037 1 05a上黏著兩個磁感測器102、103的電路板1〇5。電路板 1 〇5係形成為實質上薄片的形狀,且其表面1〇5&及後表面 貝貝上平行。在電路板105的後表面i〇5b上設有用於 電連接至各種設備之黏著板的端子(未顯示)。 磁感測器102、103係為所謂「晶圓級CSP」的一個類 ^ 其包含··磁感測器晶片1 〇 7及10 8,其在平面圖中係形 成為矩形形狀的薄片;及複數個電極部分110、111,其設 置從磁感測器晶片107、108的表面107a、1〇8a突出。 按薄膜形式在磁感測器晶片107及108内提供四個磁感測 器元件113。這些磁感測器元件113各可在一個方向中感測 外部磁場的磁性組件,並可在此方向中測量磁性組件的強 度。這些磁感測器元件113係置於和磁感測器晶片1〇7及 108之表面i〇7a、108&之各邊緣相鄰的位置上,且彼此離 一段距離,因此磁感測器晶片1〇7及1〇8能夠感測沿著表面 107a、l〇8a之兩個垂直方向((A、B)及(c、D))中的磁性組 件。 電極部分110、111將磁感測器晶片1〇7、108電連接至電 路板105,且在磁感測器晶片1〇7及ι〇8的表面1〇以、 上配置成一列,例如在平行於和晶片之一邊緣相鄰之一個 邊緣107b、108b的方向中。各電極部分11〇、Ul&含一個 形成為實質上球面形狀之焊劑的焊球,且全部均形成為相 同的尺寸。可將這些電極部分110、lu配置成能夠黏著至 形成於電路板105之表面105a上的陸面部分115,然後藉由 此方式可將磁感測态102、1 〇3電連接至電路板1 q5。 95451.doc -32· 1281037 置放這些磁感測器1 〇2及1 〇3致使磁感測器晶片IQ?、i 相對於電路板105的表面105a為傾斜。也就是說,該等電 極部分110、111從沿著平行於邊緣107b、108b之方向之特 定邊緣107b、108b之配置成一列的磁感測器晶片1〇7、1〇8 的表面107a、108a突出。結果,由於該等電極部分u〇、 U1和電路板105的陸面部分U5接觸,和電極部分UQ、 m置於其上之磁感測器晶片107、108之特定邊緣1 〇7b、 l〇8b相對之側上的其他邊緣、i〇§e也和電路板〖Μ的 表面l〇5a接觸。因此,磁感測器晶片1〇7、1〇8為傾斜,致 使其表面107a、108a在從另一邊緣i〇7c、108c移向特定邊 緣l〇7b、l〇8b時,逐漸從電路板1〇5的表面1〇5a移開。磁 感測器102、103的傾斜方向係為和兩個磁感測器1〇2、1〇3 之配置方向垂直的方向。 此外,兩個磁感測器1 〇2、1 〇3係置於致使磁感測器i 〇2 的特定邊緣107b和另一磁感測器1〇3的另一邊緣1〇8c為相 鄰,此外,磁感測器1 02之一的另一邊緣丨〇7c和另一磁感 測器103的特定邊緣108b為相鄰。結果,兩個磁感測器晶 片107、108在相對的方向中為傾斜。兩個磁感測器晶片 107、108相對於屬於相同強度之電路板1〇5的表面1〇5&為 按斜角Θ傾斜。 如上述置放之兩個磁感測器1 〇2及1 〇3的靈敏度方向a至 D如下。在圖式中,X軸及γ軸代表沿著電路板1〇5之表面 105a之互相垂直的方向,z軸代表電路板1〇5的厚度方向。 磁感測器102之一的靈敏度方向A(和電極部分11〇之設置 95451.doc -33- 1281037 方向垂直)係為從負Y軸方向朝向正z軸方向傾斜角θ的方 向。磁感測器102的靈敏度方向Β(和靈敏度方向Α垂直)係 為負X軸方向。另一磁感測器1〇3的靈敏度方向c(和電極部 分111之設置方向垂直)係為從正γ軸方向朝向正2軸方向傾 斜角Θ的方向。另一磁感測器103的靈敏度方向D(和靈敏度 方向C垂直)係為正X軸方向。 因此,磁感測器102之一的靈敏度方向八係為和包含另一 磁感測斋103之兩個靈敏度方向c、D之平面相交的方向。 同樣地,另一磁感測器103的靈敏度方向c係為和包含一個 磁感測器102之兩個靈敏度方向A、B之平面相交的方向。 配置如上述的磁感測器單元1〇1偵測在各又軸、丫軸、及 Z軸方向中的磁性組件,然後輸出實質上和個別磁性組件 成正比的輸出值(下文中又稱為「靈敏度」)Sx、1。 使用磁感測器102、103的靈敏度S2x、S2y、83χ、,磁 感測态單元ιοί的靈敏度sx、sy、sz可表示如下。
Sx = S2X + S3X
Sy — (S2y + S3y) cosG Sz = (S2y + S3y) sine $敏度S2X、S2y分別代表磁感測器1〇2在靈敏度方向B、 A中的里敏度,靈敏度83^ 8八分別代表磁感測器η]在靈 敏度方向D、C中的靈敏度。 多考上述等式,如果斜角㊀的範圍是,則可將 磁場的方向測量為三維μ中的向量。如果磁感測器晶片 108的斜角㊀小於45。,則ζ軸方向心中的靈敏度低於γ 95451.doc -34- 1281037 軸方向Sy中的靈敏度。相反地,如果斜角Θ大於45°,則Υ 軸方向Sy中的靈敏度低於Ζ軸方向Sz中的靈敏度。因此, 將斜角Θ設為45°,即可增加沿著最低靈敏度之軸的靈敏 度0 藉由變更電極部分110及111的直徑,也就是說,藉由變 更從磁感測器晶片107、108之表面107a、108a突出之電極 部分110、111的突出長度,即可適當地設定此斜角Θ。
藉由上述磁感測器102及103,由於該等電極部分11〇、 111係配置成從磁感測器晶片107、108之表面l〇7a、108a 突出的一列,因此磁感測器晶片107、1 〇8之磁性靈敏度的 方向相對於電路板105的表面105a為傾斜,致使和電路板 105之表面l〇5a相交之方向中的磁性組件能夠為磁感測器 晶片107、108所偵測。 此外’只需要將電極部分11 〇、111固定至電路板丨〇 5的 陸面部分115 ’致使不用加熱磁感測器晶片1 〇 7、1 〇 $全 部,即可在傾斜狀態中將磁感測器1〇2、1〇3黏著在電路板 105上。因此,能夠防止磁感測器晶片1〇7、1〇8之特性的 波動及降級’並能夠正確測量磁場的方向。 此外’藉由上述磁感測器單元1 〇 1,由於使用其中防止 磁感測器晶片1〇7、1〇8之特性之波動及降級的感測器 102、103,因此能夠正確測量磁場的三維方向。 在此第二方面中,藉由變更置於磁感測器晶片ι〇7、ι〇8 之一邊緣107b、108b上之電極部分11〇、lu的突出長度來 設定磁感測器晶片107、108的斜角θ ;但也可以是其他組 95451.doc -35- 1281037 態’及斜角Θ可透過設置相對於磁感測器晶片1 〇7、1 〇8的 電極部分110、111來設定。也就是說,如圖15及圖16,可 將置於一列之該等電極部分丨丨〇、1丨丨的位置從一邊緣 107b、l〇8b移位至磁感測器晶片107、1〇8的另一邊緣 l〇7c、l〇8c ’以增加斜角㊀。就此組態而言,電極部分 110、111及磁感測器元件113在磁感測器晶片1〇7、1〇8的 厚度方向中並未重疊,因此在電路板1〇5上黏著磁感測器 102、103時,能夠抑制電極部分11〇、U1的應力,並能夠 抑制磁感測器元件113的特性因此應力所產生的波動。 此處,如果a是從磁感測器晶片1〇7、ι〇8之一邊緣 107b、l〇8b至磁感測器晶片1〇7、ι〇8上電極部分11〇、U1 之位置的長度,及b是從磁感測器晶片1〇7、1〇8之一邊緣 l〇7b、l〇8b至另一邊緣107c、1〇8c的長度,則如圖口所 不,a和b的比率越大,磁感測器晶片1〇7、ι〇8的斜角㊀越 大。此外,斜角Θ的增加率隨著a變大而越大。 在此曲線圖中之斜角Θ的值用於以下情況:磁感測器晶 片107、1〇8之一邊緣的長度13為2.() mm及電極部分uq、 ill的直徑為300 μιη。還有,為了橫跨電極部分n〇、m 上不會發生短路,相鄰電極部分11〇、U1間的間隔為2〇〇μιη。 如上述所說明的,在設定斜角㊀時,並不需要變更電極 邛刀110、111的尺寸,因此很容易即可設定斜角㊀。 此外,兩個磁感測器102、1〇3係置於致使磁感測器ι〇2 的特定邊緣107b和另一磁感測器1〇3的另一邊緣1〇8c為相 郇,此外,磁感測器102之一的另一邊緣1〇7c和另一磁感 95451.doc -36 - 1281037 測器103的特定邊緣108b為相鄰;但也可以是其他的組 態。例如,如圖18所示,可置放兩個磁感測器1〇2、1〇3致 使磁感測器107、108的特定邊緣107b、108b為相對。或 者,如圖19所示,可置放兩個磁感測器1〇2、1〇3致使磁感 測器晶片107、108的另一邊緣l〇7c、l〇8c為相對。 此外,可使磁感測器晶片107、108的另一邊緣107c、 108c和電路板1〇5的表面105a接觸;但也可以是其他組 態’可採用以下組態··可在電路板1〇5的表面105a十形成 切割部分,然後將磁感測器晶片107、1〇8的另一邊緣 1 0 7 c、1 〇 8 c插入此切割部分中。就此組態而言,很容易即 可設置相對於電路板105的兩個磁感測器102、1〇3。 還有,除了簡單地使磁感測器晶片107、1〇8的另一邊緣 107c、l〇8c和電路板105的表面l〇5a接觸之外,可使用焊 劑將磁感測器晶片107、108的另一邊緣107c、l〇8c固定至 電路板105的表面l〇5a。 在上述方面中,解說的範例如下:磁感測器1〇2、ι〇3的 靈敏度方向A至D與傾斜方向,以及端子11〇、U1的設置 方向,不是平行就是直角;但也可以是其他的組態,及磁 感測器102、103的靈敏度方向八至〇與傾斜方向,以及端 子110、111的設置方向,可以屬於0。與90。間的任意角。 此外,磁感測器1〇2、103係均置於電路板1〇5的表面 105a上;但也可以是其他組態,且各磁感測器晶片1〇7、 108的靈敏度方向相交即已足夠。因此,如圖2〇所示,可 採用以下組態:將另一磁感測器晶片】〇8的另一邊緣丨〇8c 95451.doc -37- 1281037 置於磁感測器晶片107之一的後表面l〇7d上,致使兩個磁 感測器晶片107、108的一部分在電路板1〇5的厚度方向中 重豐。或者,如圖21所示,將另一磁感測器1〇3的另一邊 緣10 8 c及電極部分111置於一個磁感測器晶片1 〇 7的後表面 107d上,致使兩個磁感測器晶片107、1〇8全部在電路板 105的厚度方向中重疊。此處,另一磁感測器i 〇3之電極部 分111和電路板105的電連接如可藉由可彎曲的可撓線路板 114來達成,或可使用置於一個磁感測器晶片1〇7之内部的 線路來實現電連接。 當如上述,置放兩個磁感測器1 〇2、1 〇3以在電路板1 〇5 的表面105a上重疊時,能夠使電路板105上兩個磁感測器 102、103的黏著面積變小,因此能夠縮減磁感測器單元的 尺寸。 此外’電極部分11〇、丨丨丨係以焊球形成,但也可以採用 其他組怨’且電極部分丨丨〇、1丨丨從磁感測器晶片丨〇7、1 的表面107a、l〇8a突出即已足夠。也就是說,如圖22八所 示,可以採用以下組態··將焊球117置於磁感測器晶片116 的表面116a上,在此焊球117上,焊球係以金線形成,並 切割頂端部分以形成所謂的「大頭釘凸塊」118,再堆疊 以獲得電極部分119。在此組態中,如圖22B所示,大頭釘 凸塊118黏著至電路板1〇5的觸點部分115。就此組態而 言,藉由堆疊大頭釘凸塊118,即可變更電極部分119從磁 感測杰曰曰片116之表面116a的突出量,因此很容易即可設 定斜角Θ。 ° 95451.doc -38- 1281037 接著’圖23及圖24顯示本發明的第三方面。此方面的基 本組態和圖13及圖14所示磁感測器單元1〇1的基本組態相 同,但各磁感測器的組態不同。此處,將說明圖23及圖24 中的磁感測器;和圖13及圖14中為相同構成的部分將被指 派相同的符號,並將省略其說明。 如圖23及圖24所示’磁感測器單元12〇包含電路板1〇5及 在電路板105之表面l〇5a上黏著的兩個磁感測器121、 122。各磁感測器121及122包含磁感測器晶片123、及 設於其表面123a、124a上的複數個電極部分126至129。和 第二方面中的相同,各磁感測器晶片123、124可測量外部 磁場的磁性組件,且對沿著其表面123a、124a的兩個垂直 方向中的磁性組件靈敏。電極部分126至129包含焊劑係形 成為實質上球面形狀並分成兩個平行列置放的焊球。 將配置在其中一列的電極部分126、128形成為大於配置 在另一列的電極部分127、129。結果,由於黏著至電路板 105之陸面部分115的這些電極部分126至丨29,各磁感測器 晶片123、124相對於電路板105的表面1〇5&為傾斜。 置放這兩個磁感測器121、122致使一個磁感測器121的 較大電極部分126及另一磁感測器122的較小電極部分129 相鄰,此外,該一磁感測器121的較小電極部分i27及另一 磁感測器122的較大電極部分128相鄰。結果,兩個磁减測 器晶片107、108在相對的方向中為傾斜。這兩個磁感測器 晶片107、108相對於電路板105的表面1〇5a按相同的斜角㊀ 為傾斜。 95451.doc -39- 1281037 藉由此方式,包含磁感測器121之一的兩個靈敏度方向 的平面和另一磁感測器122之靈敏度方向中至少一個相 交。 藉由磁感測器121、122及磁感測器單元120,可得到和 第二方面相似的有利結果,此外,在預先決定設於磁感測 器晶片123、124之表面123a、124a之電極部分126至129的 數量時’藉由配置分成兩列的電極部分126至丨29,能夠縮 減置於各列之電極部分126至129的數量,因而很容易形成 磁感測器晶片123、124。因此,能夠使磁感測器121、122 及磁感測裔早7〇 12 〇變得比較小。 在此第三方面中,使兩個磁感測器121、122的所有電極 部分120至129和電路板105的陸面部分115接觸;但也可以 採用其他組態,且磁感測器晶片123、124的靈敏度方向相 交即已足夠。 因此’可將另一磁感測器122之一列的電極部分129置於 δ亥一磁感測器晶片123的後表面上,致使兩個磁感測器晶 片123、124的一部分在電路板105的厚度方向中重疊。此 外’如圖25所示,可將另一磁感測器122的電極部分128、 129置於該一磁感測器晶片ι23的後表面123(1上,致使兩個 磁感測器121、122全部在電路板1〇5的厚度方向中重疊。 如上述所說明的,在將重疊的兩個磁感測器121、122置 於電路板105的後表面l〇5b上時,能夠使電路板105上兩個 磁感測器121、122的黏著面積變得比較小,因此能夠縮減 磁感測器單元的尺寸。 95451.doc •40- 1281037 在上述組態中,另一磁感測器122之電極部分128、129 和電路板105的電連接如可經由可彎曲的可撓線路板114來 達成,或可以使用置於該一磁感測器晶片123之内部的線 路來實現電連接。 此外’電極部分126至129係以焊球形成,但也可以採用 其他組態,且[電極部分126至129]從磁感測器晶片123、 124的表面123a、124a突出即已足夠。也就是說,如圖26A 所示,可以採用以下組態:將從磁感測器晶片13丨之表面 131a的突出g;相等的焊球132、133分成兩列置放,且只將 大頭釘凸塊134堆疊在一列中的焊球132上,以形成電極部 分135。在此類組態中,如圖26B所示,另一列的焊球133 及大頭釘凸塊134黏著至電路板1 〇5的觸點部分115。就此 組態而言,藉由只在一列的焊球13 2上堆疊大頭釘凸塊 134 ’即可變更電極部分135的突出量,因此很容易即可設 定斜角Θ。 此外’電極部分126至129係為分開且按兩個平行列置 放;但也可以是其他的組態,且設置為致使磁感測器晶片 123、124的表面123a、124相對於電路板1〇5的表面105a為 傾斜即已足夠。也就是說,只要將電極部分置於沿著磁感 測為晶片之表面配置成複數個平行列之磁感測器晶片的表 面上’且突出長度在該複數列的設置方向中逐漸減少。 在弟一及弟二方面中所說明的磁感測器單元1 〇 1、12 〇 中磁感測為1 〇 2、10 3、121、12 2對兩個方向中之磁場的 磁性組件靈敏;但這並非必要,使用至少兩個磁感測器 95451.doc -41 - 1281037 102、103、121、122來測量磁場的方向作為三維空間中的 向量即已足夠。也就是說,一個磁感測器對兩個方向中的 磁性組件靈敏且另一磁感測器在和包含該一磁感測器之兩 個靈敏度方向之平面相交的一個方向中靈敏即已足夠。 此外,兩個磁感測器晶片107、1〇8、123、124透過磁咸 測器102、103、121、122之電極部分11〇、lu、及126至 12 9的设置與尺寸相對於彼此為傾斜;但也可以是其他的 組態,並以電路板105的後表面l〇5b為參考,磁感測器晶 片中至少一個相對於電路板的後表面為傾斜,以在電路板 的厚度方向中造成電路板及電極部分之高度尺寸總和的局 部變更即已足夠。 也就是說,如圖27所示,可將電路板151的表面形成為 樓梯形狀’並將兩個磁感測器141、14 2的電極部分14 3置 於各階梯的頂面15 1 a,以配置磁感測器單元14〇。就此組 態而言,從電路板151的後表面15 lb至各階梯的頂面151b 的高度不同,因此即使將磁感測器14 1、142的所有電極部 分形成為相同的尺寸,磁感測器141、142的磁感測器晶片 144、145也很容易相對於電路板151的後表面151b為傾 斜。 其中在後表面15 lb上將焊球152形成為端子的BGA(球格 栅陣列)係用於磁感測器單元140的電路板151 ;但也可以 是其他的組態。例如,可以使用設有格柵接針的PGA(接 針格栅陣列)取代焊球1 52。 此外,如圖28所示,可在電路板153的表面153a中形成 95451.doc -42 - 1281037 溝槽部分155,並將磁感測器147的電極部分148置於電路 板153的表面153a上及溝槽部分155的底面(上方表面)155a 上。還有,就此組態而言,從電路板153的後表面153b至 表面153a及溝槽部分155的底面155a的高度不同,致使磁 感測器143的磁感測器晶片149很容易相對於電路板153的 後表面153b為傾斜。 電極部分110、111、及126至129係使用焊球來形成,但 形成包含至少從磁感測器晶片的表面突出之物體的電極部 分即已足夠;例如,電極部分可包含藉由電鍍或藉由網版 印刷以塗上銅膏所形成的突出部分。 在上文中,已經參考圖式詳細說明本發明的各方面。然 而’特定組態並不限於這些方面,而是包含在不脫離本發 明宗旨之範圍内的設計修改及其類似物。 【圖式簡單說明】 圖1為顯示本發明之一方面之半導體裝置的平面簡圖; 圖2為沿著圖}半導體裝置之箭頭A_A的橫截面圖; 圖3為沿著圖i半導體裝置之箭頭B_B的橫截面圖,· 圖4圖解顯示圖1之半導體裝置的製造方法; 圖5為顯示本發明之另一方面之半導體裝置的平面簡 圖; 3 圖6為沿著圖5半導體裝置之箭頭c_c的橫截面圖; 圖7為顯示本發明之另一方面之半導體裝置的平面 圖; 圖8為顯示本發明之另一方面之半導體裝置的平面簡 95451.doc -43 - 1281037 囬 · 圃, 圖9顯示本發明 9A為置於離薄膜磁 1—Λ面之/導體裝置的谭球,其中圖 的橫截面圖; 截面圖,及圖9Β為置二β奴距離處之位置中之焊球的橫 ……為置於重登薄臈磁性元件之位置中之谭球 圖10為顯示本發 明之另一方面之半 導體裝置的平面
Ar/r 間 之電極部 圖為顯示本發明另—方面之半導體 分的放大撗截面圖; 、 圖12為顯示先前技術之半導體裝置範例的平面簡圖; 圖13為顯示本發明第二方面之磁感測器單元时 圖; 間 圖14為圖13之磁感測器單元的側面簡圖; 圖圖15為顯示本發明另-方面之磁感測器單以平面簡 图16為圖1 $之磁感測單元的側面簡圖;
置及斜角Q 間之關係的曲線圖; 圖18為顯示本發明另一方面之磁感測哭 圖; 〇 图7為顯示圖15磁感測器單元之電極部分位 元的平面簡 圖19為顯示本發明另一方面之磁感 圖; 測器單元的平面 簡 面簡 圖圖20為顯示本發明另一方面之磁感測器單元的平 95451.doc -44- 一方面之磁感測器單元 方面的磁感測器,其, 示電路板上黏著狀態 1281037 圖2 1為顯示本發明另 固 · m , 圖22顯示本發明之另_ 側面簡圖,及圖22B為顯 圖; 圖23為顯示本發明第2方面之磁感測器單元 圖; 圖24為圖23之磁感測器單元的側面簡圖; 圖25為顯示本發明另一方面之磁感測器單元 圖; 圖%顯示本發明之另一方面的磁感測器,其中 側面簡圖,及圖26B為顯示電路板上黏著狀態 圖; 圖27為顯示本發明另一方面之磁感測器單元 圖;及 圖2 8為顯示本發明另一方面之磁感測器單元 圖。 的平面簡 ’圖22A為 的側面簡 的平面簡 的側面簡 圖26A為 的側面簡 的側面簡 的側面簡 【主要元件符號說明】 1 半導體裝置 3 半導體晶片 5 薄膜磁性元件 7 電極部分 9 線路部分 11 絕緣部分 95451.doc •45· 1281037 13 基板 15 觸點電極 17 第一鈍化膜 19 第二鈍化膜 21 保護膜 22 溝槽部分 23 樹脂模製部分 24 溝槽部分 25 下方阻障金屬 27 線路層 29 柱體 31 焊球 31a 焊球 31b 焊球 41 焊球 43 第二抗蝕層 45 感測器元件 47 核心 49 外殼部分 51 半導體裝置 53 突出部分 54 柱體 61 半導體裝置 95451.doc -46- 1281037
81 半導體裝置 95 觸點電極 97 凸塊電極 99 感測器元件 101 磁感測器單元 102 磁感測器 103 磁感測器 105 電路板 107 磁感測器晶片 108 磁感測器晶片 110 電極部分 111 電極部分 113 磁感測器元件 114 可彎曲的可撓線路板 115 陸面部分 116 磁感測晶片 117 焊球 118 大頭釘凸塊 119 電極部分 120 磁感測器單元 121 磁感測器 122 磁感測器 123 磁感測器晶片 95451.doc -47- 1281037
124 126 127 128 129 132 133 134 135 140 141 142 143 143 144 145 147 148 149 151 152 153 155 磁感測恭晶片 電極部分 電極部分 電極部分 電極部分 焊球 焊球 大頭釘凸塊 電極部分 磁感測器單元 磁感測器 磁感測Is 電極部分 磁感測器 磁感測裔晶片 磁感測器晶片 磁感測器 電極部分 磁感測晶片 電路板 焊球 電路板 溝槽部分 95451.doc -48-

Claims (1)

  1. 28 28
    08786號專利申請案 請專利範圍替換本(95年9月) 、申請專利範園: 1· 一種半導體裝置,其包含: 半νιΐ曰曰片,在其表面上形成積體電路及和其電 接的一感測器元件; 、 Ρ觸點電極’其係形成於該半導體晶片的表面側上, 且係電連接至至少該積體電路; -電極部分’其係設於該半導體晶片的表面側上,且 將该半導體晶片電連接至外部電路; -線路部分,其將朗點電極電連接至該電極部分;及 曰片一其係以電絕緣材料形成,其在該半導體 曰曰片之表面側上曝露至少該電極部分的—狀態中,覆蓋 該半導體晶片的表面且密封嗲片 及電極部分; ⑷感測“件、線路部分、 及其中 二電!部分係置於該半導體晶片的厚度方向中不會和 4感測器元件重疊的一位置中。 2. 項1之半導體裝置,其中將該線路部分置於該半 中。 方向中不和該感測器元件重疊的一位置 3·如請求項1之半導體裝置,其中: 提供複數個該等電極部分; 在6亥半導體晶片的該表面上按實質上相等的間隔必須 配置l伸力個方向中的複數個第—點陣線,以實質上 均等劃分該表面;沿著該表面按實目㈣㈣μ 95451-950915.doc 1281037 配置和β等第—點陣線相交的複數個第二點陣線; :::等第一點陣線及該等第二點陣線的各交 為該4電極部分的虛擬設置位置; 在該等電極部分之中 叫 中將在该尽度方向中未和該感测
    ^ ^ 且的個電極部分置於該虛擬設置位置中; 將在該等電極部分中的另一個電極部分置於從該等产 擬設f位置沿著第-點陣線或沿著第二點陣線在遠離: 感測為兀件的一方向中移位的位置中;及 在該等第-點陣線上或在該等第二點陣線上,置於相 鄰點陣線之間的電極部分的數量為一或更少。 •如明求項1之半導體裝置,其中提供複數個該等感測器 元件及複數個該等電極部分,及置於該感測器元件附近 之該等感測器元件及該等電極部分間的位置關係,以及 置於各感測Hit件附近之該等電極部分的數量,對於所 有該等感測器元件均相同。 5·如β月求項1之半導體裝置,纟中和置於距該⑤測器元件 比該一電極部分更遠之距離處的其他電極部分相比,將 置於和該感測器元件相鄰之一位置中的一電極部分形成 得比較小。 6. —種半導體裝置,其包含: 一半導體晶片,在其表面上形成積體電路及和其電連 接的一感測器元件; 一觸點電極,其係形成於該半導體晶片的表面側上, 且係電連接至至少該積體電路; 95451-950915.doc
    1281037 複數個電極部分,其係設於該半導體晶片的表面側 上,且將該半導體晶片電連接至外部電路; 線路4刀,其可將該觸點電極電連接至該等電極 分;及 曰巴緣口P刀#係以電絕緣材料形成,其在該半導體 :\片之表面側上曝露至少該等電極部分的一狀態中,覆 蓋該半導體晶片的表面且密封該感測器元件、線路部 为、及電極部分; 及其中 該等電極部分含有在該半導體晶片的厚度方向中從該 絕緣部分突出的突出部分;及 和置於離該感測器元件一段距離處之其他突出部分相 置於和該感測器元件相鄰的—突出部分具有從該絕 緣邛分突出的一較小突出長度。 一種半導體裝置,其包含: 一半導體晶片’在其表面上形成積體電路及和其電連 接的一感測器元件; I觸點電極’其係形成於該半導體晶片的表面側上, 且係電連接至至少該積體電路; 複數個電極部分,其伤 μ ,、係口又於该丰導體晶片的表面側 ,且將该半導體晶片電連接至外部電路; 一線路部分,其可將該觸點 分·及 私炫电運接至該等電極部 系巴緣部分,其係以電 絕緣材料形成,其在該半導 體 9545i-950915.doc 1281037 晶片之表面側上曝露至少該等電極部分的一狀態 蓋該半導體晶片的矣& 覆 ,片的表面且密封該感測器元件、線路部 分、及電極部分; P 及其中 Λ 等電Γ部分含有在該半導體晶片的厚度方向中從該 絶緣部分突出的突出部分;及 和置於離該感測器元件一段距離處之其他突出部分相 比’置於和該感測器元件相鄰的一突出部分係以具有— 車父低炼點的導電材料形成。 8. 一種半導體裝置,其包含: 半ν體曰曰片,在其表面上形成積體電路及和其電連 接的一感測器元件; ” I觸點電極’其係形成於該半導體晶片的表面側上, 且係電連接至至少該積體電路; 複數個電極部分,其係設於該半導體晶片的表面側 上,且將該半導體晶片電連接至外部電路; Λ路。卩刀,其可將該觸點電極電連接至該等電極 分;及 ° 一絕緣部分,其係以電絕緣材料形成,其在該半導體 曰曰片之表面側上曝露至少該等電極部分的一狀態中,覆 盍該半導體晶片的表面且密封該感測器元件、線路部 分、及電極部分; 及其中 該等電極部分含有在該半導體晶片的厚度方向中從該 95451-950915.doc 1281037 絕緣部分突出的突出部分; 該等突出部分包括:一實質上球面的核心,其係以— 導電材料形成;及—外殼部分,其覆蓋該核心的周圍, 且係以具有低於該I電材料之溶點之一溶點的—導電材 料形成;及 將置於和該感測器元件相鄰之一突出部分的核心形成 為小於置於離該感測ϋ元件_段距離處之其他突出部分 的核〜,此外,该一突出部分和該等其他突出部分之外 • 殼部分的直徑為實質上相等。 9· -種磁感測器,其包含··_磁感測器晶片,其形成為實 貝上薄片形狀,其對一磁場之至少一方向中的磁性組 件莖敏,及複數個電極部分,其從該磁感測器晶片的表 面犬出,其將該磁感測器晶片電連接至一實質上薄片狀 的電路板,其中 該等電極部分係在該磁感測器晶片的表面上配置成一 列。 10· -種磁感測器,其包含:一磁感測器日曰日#,其形成為實 貝上一薄片形狀,其對一磁場之至少一方向中的磁性組 件里敏,及複數個電極部分,其從該磁感測器晶片的表 面突出,其將該磁感測器晶片電連接至一實質上薄片狀 的電路板,其中 該等電極部分係在該磁感測器晶片之表面上配置成複 數個平行列;及 該等電極部分的突出長度在該複數列的配置方向中逐 95451-950915.doc 1281037 漸減少。 u.:種磁感測器單元,其包含··如請求項9或1〇之磁感測 器中的兩#磁感測器;及一電路板,其上黏著該等磁感 測器且該等電極部分和該表面接觸,其中 該等磁感測器中至少一個的磁感测器晶片對兩個方向 中之磁場的磁性組件靈敏;及 將該等磁感測器置於該電路板上,至少部分重疊,致 使另一個磁感測器晶片之靈敏度的方向和包含該一磁感 測器晶片之靈敏度之兩個方向的平面相交。 12. -種磁感測器單元,其包含:如請求項9或狀磁感測 器中的兩個磁感測器;及-電路板’其上黏著該等磁感 測器,其中 該等磁《測器中至少一個的磁感測器晶片冑兩個方向 中之磁場的磁性組件靈敏;及 將該等磁感測器置於該電路板上,至少部分重疊,致 使^個磁感測器晶片之靈敏度的方向和包含該一磁感 測器晶片之靈敏度之兩個方向的平面相交。 13. 一種磁感測器單元,其包含:―第一磁感測器,其係對 =個方向中之—磁場的磁性組件靈敏;-第二磁感測 器^係對至少—方向中之-磁場的磁性組件靈敏;及 -實質上薄片狀的電路板’其表面上黏著該等兩個磁感 測器,其中 各及等磁感測器含有:一磁感測器晶片,其係按實質 上一薄片形狀形成;及複數個電極部分,其從該磁感測 95451-950915.doc 1281037 裔晶片的表面突出,其係和該電路板之表面接觸且係電 連接至該電路板;及 使该等磁感測器晶片中至少一個相對於該電路板的後 表面為傾斜,致使該第二磁感測器之靈敏度的方向和包 括該第-磁感測器之靈敏度之兩個方向的平面相交,此 外,該電路板之厚度方向中 ^ ^ ώ 门中之同度尺寸及該等電極部分 之尚度尺寸的總和在各部分中有所變更。 如請求項13之磁感測器 志兔一搶说/ ,/、中將該電路板的表面形 成為一樓梯形狀,及將 、 V 一磁感測器的電極部公罢认 分開之階梯的頂面上。 J电蚀邛刀置於
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008541039A (ja) * 2005-05-04 2008-11-20 エヌエックスピー ビー ヴィ センサモジュールを具える装置
JP2007273564A (ja) * 2006-03-30 2007-10-18 Toshiba Corp プリント回路板、半導体パッケージ、および電子機器
US9076717B2 (en) 2006-12-08 2015-07-07 Infineon Technologies Ag Semiconductor component comprising magnetic field sensor
DE102006057970B4 (de) * 2006-12-08 2020-01-02 Infineon Technologies Ag Halbleiterbauteil mit einem Magnetfeldsensor und Verfahren zur Herstellung
US7566866B2 (en) * 2007-09-10 2009-07-28 Gennum Corporation Systems and methods for a tilted optical receiver assembly
US8587297B2 (en) 2007-12-04 2013-11-19 Infineon Technologies Ag Integrated circuit including sensor having injection molded magnetic material
TWI379391B (en) * 2008-05-05 2012-12-11 Siliconware Precision Industries Co Ltd Electronic carrier board
US8610430B2 (en) * 2008-05-30 2013-12-17 Infineon Technologies Ag Bias field generation for a magneto sensor
US20110187359A1 (en) * 2008-05-30 2011-08-04 Tobias Werth Bias field generation for a magneto sensor
US8174256B2 (en) * 2008-05-30 2012-05-08 Infineon Technologies Ag Methods and systems for magnetic field sensing
US9524945B2 (en) 2010-05-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with L-shaped non-metal sidewall protection structure
US8841766B2 (en) 2009-07-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US8377816B2 (en) 2009-07-30 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming electrical connections
US8324738B2 (en) 2009-09-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure
US8659155B2 (en) 2009-11-05 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps
US8610270B2 (en) 2010-02-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and semiconductor assembly with lead-free solder
US8441124B2 (en) 2010-04-29 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US9018758B2 (en) 2010-06-02 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall spacer and metal top cap
US8546254B2 (en) 2010-08-19 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps using patterned anodes
CN103188992B (zh) * 2010-09-10 2016-11-16 柯尼卡美能达先进多层薄膜株式会社 生物磁场测量装置、生物磁场测量系统、以及生物磁场测量方法
US8357983B1 (en) * 2011-08-04 2013-01-22 Allegro Microsystems, Inc. Hall effect element having a wide cross shape with dimensions selected to result in improved performance characteristics
CN102385043B (zh) * 2011-08-30 2013-08-21 江苏多维科技有限公司 Mtj三轴磁场传感器及其封装方法
US9721912B2 (en) 2011-11-02 2017-08-01 Maxim Integrated Products, Inc. Wafer-level chip-scale package device having bump assemblies configured to furnish shock absorber functionality
US10804233B1 (en) * 2011-11-02 2020-10-13 Maxim Integrated Products, Inc. Wafer-level chip-scale package device having bump assemblies configured to maintain standoff height
US20130199831A1 (en) * 2012-02-06 2013-08-08 Christopher Morris Electromagnetic field assisted self-assembly with formation of electrical contacts
JP5912701B2 (ja) * 2012-03-15 2016-04-27 アルプス電気株式会社 磁気検出装置の製造方法
US9281292B2 (en) 2012-06-25 2016-03-08 Intel Corporation Single layer low cost wafer level packaging for SFF SiP
CN102925347B (zh) * 2012-08-29 2016-01-20 张楚凡 半导体芯片、半导体酶芯片及筛选目标酶的方法
DE102013209514A1 (de) * 2013-05-22 2014-11-27 Micronas Gmbh Dreidimensionaler Hallsensor zum Detektieren eines räumlichen Magnetfeldes
CN104515957B (zh) * 2013-09-27 2017-05-31 上海矽睿科技有限公司 磁传感装置及其制备方法
JP6318565B2 (ja) 2013-11-13 2018-05-09 セイコーエプソン株式会社 半導体装置および電子機器
JP2017174994A (ja) 2016-03-24 2017-09-28 ソニー株式会社 撮像装置、電子機器
JP6839938B2 (ja) * 2016-07-25 2021-03-10 旭化成エレクトロニクス株式会社 半導体装置、磁気検出装置、半導体装置の製造方法および電子コンパス
CN108075035B (zh) * 2016-11-18 2021-08-20 旭化成微电子株式会社 霍尔元件
EP3336566B1 (en) * 2016-12-16 2020-08-05 Melexis Technologies SA Magnetic sensor
JP7015087B2 (ja) * 2017-03-23 2022-02-02 旭化成エレクトロニクス株式会社 ホール素子
WO2019160880A1 (en) * 2018-02-13 2019-08-22 Cirrus Logic International Semiconductor Ltd. Fabrication of integrated circuit including passive electrical component
DE102019103030B4 (de) * 2018-04-04 2022-03-31 Infineon Technologies Ag Transistorvorrichtungen sowie Verfahren zur Herstellung und zum Betreiben von Transistorvorrichtungen
JP7384820B2 (ja) 2018-11-15 2023-11-21 ローム株式会社 半導体装置
US11226709B2 (en) * 2020-03-13 2022-01-18 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Touch substrate and touch screen
CN114699087B (zh) * 2022-05-23 2023-01-10 国家纳米科学中心 神经电极结构及其植入方法和制作方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3225856A (en) * 1963-10-01 1965-12-28 Gen Motors Corp Safety hinge and latch for a vehicle body closure
KR910002313B1 (ko) * 1985-05-10 1991-04-11 아사히가세이고오교 가부시끼가이샤 자전 변환소자
EP0304280B1 (en) * 1987-08-21 1996-05-29 Nippondenso Co., Ltd. A device for detecting magnetism
US5262666A (en) * 1989-05-15 1993-11-16 Nippondenso Co., Ltd. Semiconductor device with a nickel alloy protective resistor
JP2557998B2 (ja) * 1990-04-04 1996-11-27 旭化成工業株式会社 InAsホール効果素子
JPH0677557A (ja) * 1992-07-30 1994-03-18 Mitsubishi Electric Corp 混成集積回路装置
JP3260921B2 (ja) * 1993-08-25 2002-02-25 株式会社デンソー 可動体変位検出装置
JP2970455B2 (ja) * 1994-03-14 1999-11-02 株式会社デンソー 磁気抵抗素子の製造方法およびその磁場処理装置
US6195228B1 (en) * 1997-01-06 2001-02-27 Nec Research Institute, Inc. Thin, horizontal-plane hall sensors for read-heads in magnetic recording
US6177731B1 (en) * 1998-01-19 2001-01-23 Citizen Watch Co., Ltd. Semiconductor package
EP0947846B1 (de) * 1998-03-30 2005-11-02 Sentron Ag Magnetfeldsensor
AU5066599A (en) * 1998-08-07 2000-02-28 Asahi Kasei Kogyo Kabushiki Kaisha Magnetic sensor and method for fabricating the same
US6552425B1 (en) * 1998-12-18 2003-04-22 Intel Corporation Integrated circuit package
JP2001284497A (ja) * 2000-04-03 2001-10-12 Fujitsu Ltd 半導体装置及びその製造方法及び半導体チップ及びその製造方法
JP3701542B2 (ja) * 2000-05-10 2005-09-28 シャープ株式会社 半導体装置およびその製造方法
JP2001337671A (ja) * 2000-05-29 2001-12-07 Kawai Musical Instr Mfg Co Ltd 鍵盤楽器の大屋根前開閉装置
US20020024109A1 (en) * 2000-08-29 2002-02-28 Kambiz Hayat-Dawoodi Integrated circuit and method for magnetic sensor testing
JP3465790B2 (ja) * 2000-09-25 2003-11-10 日本電信電話株式会社 光・電気集積回路実装構造及びその製作法
JP4444485B2 (ja) 2000-11-21 2010-03-31 旭化成エレクトロニクス株式会社 角度センサ
JP3498737B2 (ja) * 2001-01-24 2004-02-16 ヤマハ株式会社 磁気センサの製造方法
KR100427356B1 (ko) * 2001-08-14 2004-04-13 삼성전기주식회사 광마우스용 서브 칩 온 보드
JP3626469B2 (ja) * 2002-04-19 2005-03-09 三菱電機株式会社 磁気抵抗センサ装置
JP2004077374A (ja) * 2002-08-21 2004-03-11 Tokai Rika Co Ltd 磁気センサの配置構造
CN2598147Y (zh) * 2002-12-30 2004-01-07 胜开科技股份有限公司 具高像素的影像传感器封装构造
CN2598149Y (zh) * 2002-12-30 2004-01-07 胜开科技股份有限公司 光传感器封装改良构造
JP2004281818A (ja) * 2003-03-17 2004-10-07 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、キャリア基板の製造方法、半導体装置の製造方法および電子デバイスの製造方法
JP2004363157A (ja) * 2003-06-02 2004-12-24 Res Inst Electric Magnetic Alloys 薄膜磁気センサ及びその製造方法
JP4547956B2 (ja) * 2004-03-24 2010-09-22 ヤマハ株式会社 半導体装置、及び、チップサイズパッケージ

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