KR102437933B1 - 3d 플렉스-포일 패키지 - Google Patents

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KR102437933B1
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flexible
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프라운호퍼 게젤샤프트 쭈르 푀르데룽 데어 안겐반텐 포르슝 에. 베.
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Abstract

본 발명은 포일 기판(11) 상에서 배열된 전기적 전도성 층(12)을 가지는 적어도 하나의 포일 기판(11), 적어도 하나의 디바이스 단자 패드(14)를 포함하는 디바이스 단자 패드(15)를 가지는 적어도 하나의 전자 디바이스(13), 및 패키지 단자 면(16) 상에서 배열된 복수의 패키지 단자 패드들(17a, 17b)을 포함하는 포일-기반 패키지(10)에 관한 것이다. 포일 기판(11)은 제1 포일 부분(A1) 및 제2 포일 부분(A2)을 포함하고, 제1 포일 부분(A1)은 제1 포일 평면(E1)을 따라 연장되고, 제2 포일 부분(A2)은 제1 포일 평면(E1)에 대해 평행한 제2 포일 평면(E2)을 따라 연장되고, 제1 포일 평면(E1) 및 제2 포일 평면(E2)은 포일 기판(11)이 적어도 하나의 전자 디바이스(13)가 리세트(18) 내에서 배열되는 리세스(18)를 형성하도록, 서로에 대해 오프셋된다.

Description

3D 플렉스-포일 패키지 {3D Flexible-Foil Pachage}
본 발명은 전자 디바이스를 위한 포일-기반 패키지(foil-based package)에 관한 것으로, 특히, 전자 디바이스가 적어도 부분적으로 배열되는 리세스(recess)를 포함하는 초박형(ultra-thin) 3D 플렉스-포일 패키지(flexible-foil package)에 관한 것이다.
요즘에는, 표준화된 패키지들을 가지는 매우 많은 수의 전자 디바이스들이 시장에서 입수가능하다. 예를 들어, SMD(Surface Mount Device; 표면 장착 디바이스) 패키지들 또는 QFN(Quad Flat No Leads; 쿼드 평판 무도선) 패키지들, 및 수 많은 다른 표준화된 형태들이 이들 중에 있다. SMD 패키지들에 대하여, 예를 들어, 폭, 길이, 및 높이와 관련하여 패키지의 기하구조(geometry)를 정의하기 위한 표준화들이 있다. 추가적으로, 전기적 접촉 패드들(SMD 패드들)의 기하구조들이 정의되고, 여기서, 신호 경로는 인쇄 회로 기판과 같은 시스템 환경으로부터, 예를 들어, 칩과 같은 내부 반도체 디바이스로 통과한다.
신호 경로들의 호환가능성을 보장하기 위하여, 상이한 제조자들의 SMD 디바이스들의 동일한 기능성들로, SMD 패드들의 순서 및 기하학적 위치는 표준화 정의를 준수해야 한다.
칩들과 같은 반도체 디바이스들에서의 두 번째 진화는 IC(Integrated Circuit; 집적 회로) 접촉 패드들의 수가 부분적으로 칩 당 수백 초과의 피스(piece)들에 이르기까지 증가하는 것이고, 여기서, IC 패드들의 기하학적 크기 및 IC 패드들 사이의 거리는 감소한다. IC 패드 크기 및 그 사이의 거리의 합은 패드 피치(pad pitch)로서 지칭된다.
매우 작은 공간에서 IC 패드들을 포함하는 이러한 반도체 칩들의 전기적 접촉은 가장 최신의 와이어 본드(wire bond) 기술들로도 점점 더 어려워지고 있다. 동시에, 더 큰 양의 열이 소산(dissipate)되어야 하고, 더 높은 전기적 전류들이 송신되어야 한다. 추가적으로, 증가하는 신호 대역폭들로, 본드 와이어들은 본드 와이어들 사이의 상호 위치결정(mutual positioning)이 정밀 본딩 머신(precision bonding machine)들로 인해 무공차(tolerance-free)가 아닌 이웃하는 본드 와이어들과의 상호작용 시에 부분적으로, 감쇠 또는 신호 형상에서의 변화로 귀착된다.
진보된 패키지들의 경우에는, 크기 및 무엇보다도, 전자 조립체들의 구조적 높이를 연속적으로 감소시키는 동시에, 감소하는 비용들로 그 성능을 증가시키는 산업 및 시장에 의해 부과된 요건들이 준수되어야 한다.
요즘에는, 단자 핀(terminal pin)들을 갖거나 단자 핀들을 갖지 않는 SMD 유형들이 시장에서 입수가능하다. 단자 핀들을 갖지 않는 SMD 패키지들은 전기적 접촉 패드들이 패키지 본체를 지나서 상당히 돌출하지 않는 것을 특징으로 한다.
이러한 표준화된 패키지들의 공통적인 특성은 패키지 높이가 흔히 300 ㎛ 초과인 것과, 패키지가 임의의 인식가능한 플렉서블을 나타내지 않는다는 것이다.
종래 기술에서는, 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package) WL-CSP 또는 팬-아웃 웨이퍼 레벨 패키지(fan-out wafer level package)들과 같은 웨이퍼 레벨 패키지들의 형태인 SMD를 위한 대안적인 방법들이 있거나, 또는 그렇지 않으면, 집적 밀도가 플립-칩 조립체(flip-chip assembly)에 의해 증가된다. 플립-칩은 칩 표면이 기판 표면과 대면하는 IC 패드들로 조립된다는 것을 표하기 위한 집합적인 용어이다. 표준 SMD 패키지에서는, 예를 들어, Si 칩 표면이 리드 프레임 기판으로부터 멀어지도록 조립된다. CSP에서는, 디바이스들이 형성되고, 그 상면도는 Si 칩 영역(area)과 대체로 동일하다.
플립-칩 조립체를 위한 더 새로운 방법들 및 기술들 중에서는, 구체적으로 장착을 위하여 최적화된 머신들(플립-칩 본더(flip-chip bonder)들), 및 ACA(anisotropically conductive adhesive; 이방성 전도성 접착제) 또는 ACF(anisotropically conductive adhesive film; 이방성 전도성 접착제 필름)과 같은 재료들이 있다.
추가적으로, 종래 기술은 BGA(ball grid array; 볼 그리드 어레이)와 같은 용어들을 망라하고, 볼로부터 볼까지의 그리드 치수는 500 ㎛의 범위에 있다. 이러한 패키지들의 두께(높이)는 300 ㎛ 초과이다.
결과적으로, 패키지의 패키지 높이가, SMD 또는 QFN 패키지들과 같은 표준화된 패키지들을 이용하여 지금까지 제공되지 않았던 레벨로, 그럼에도 불구하고 기존의 SMD 표준 파라미터들과 같은 다른 표준화된 파라미터들과의 호환성을 유지하는 레벨로, 감소되는 그러한 패키지를 제공하는 것이 바람직할 것이다.
추가적으로, 시스템 기판 상에 장착된 패키지를 포함하는 시스템 기판이 인쇄 회로 기판들 상에서 SMD 또는 QFN 패키지들과 같은 표준화된 패키지들을 가지는 시스템들에서 현재 달성되는 것과 비교하여 개선되는 어떤 플렉서블 또는 절곡 성질들을 나타내도록 박형 패키지를 제공하는 것이 바람직할 것이다. 용어 플렉서블은 돔-형상 변형(dome-shaped deformation)이 아니라, 평면형 영역으로부터 원통형 곡률(cylindrical curvature)을 향한 형상에서의 변경들을 지칭한다. 원통형 곡률들은 예를 들어, 스마트 카드(smart card)들의 플렉서블 사양들에서 발생한다.
(150 ㎛ 미만의 전체적인 두께를 가지는) 초박형 패키지들의 목표를 추구하고, 확립된 패키징 제작들과의 경쟁 시에 제조를 위한 비용들에 대한 요건들에 추가적으로 접근하기 위하여, 원하는 것은 약간의 프로세스 단계들, 프로세스 단계들의 효율적인 순서화, 및 감소된 비용들을 야기시키는 재료들이다.
본 발명의 또 다른 목적은 전체 제조 프로세스를 위하여, 제조 기술의 측면에서 고도로 특화되는 층들 및 구조체들을 회피하는 것이다.
이에 따라, 제안되는 것은 청구항 제1항의 특징들을 포함하는 포일-기반 패키지이다. 이 포일-기반 패키지들의 실시예들 및 추가의 유리한 양태들은 개개의 종속 청구항들의 주제이다.
발명의 포일-기반 패키지는 포일 기판 상에서 배열된 전기적 전도성 층을 포함하는 적어도 하나의 포일 기판을 포함한다. 추가적으로, 포일-기반 패키지는 적어도 하나의 디바이스 단자 패드를 포함하는 디바이스 단자 면(device terminal side)을 포함하는 적어도 하나의 전자 디바이스를 포함한다. 전자 디바이스는 전자 디바이스의 디바이스 단자 면이 전기적 전도성 층과 대향하게 배열되도록, 플립-칩 장착 기술에서의 본드 와이어 없이 전기적 전도성 층 상에서 장착된다. 추가적으로, 포일-기반 패키지는 패키지와 전기적으로 접촉하기 위하여 패키지 단자 면 상에서 배열된 복수의 패키지 단자 패드들을 포함하고, 여기서, 결과가 적어도 하나의 패키지 단자 패드 및 전기적 전도성 층 및 적어도 하나의 디바이스 단자 패드 사이의 신호 경로가 되도록, 그리고 전자 디바이스가 적어도 하나의 패키지 단자 패드에 의해 전자 디바이스와 대면하는 포일 기판의 면으로부터 전기적으로 접촉가능하도록, 적어도 하나의 패키지 단자 패드는 전기적 전도성 층과 접촉한다. 발명에 따르면, 포일 기판은 적어도 하나의 패키지 단자 패드가 배열되는 제1 포일 부분을 포함한다. 추가적으로, 포일 기판은 전자 디바이스가 배열되는 제2 포일 부분을 포함하고, 제1 포일 부분은 제1 포일 평면을 따라 연장되고, 제2 포일 부분은 제1 포일 평면에 대해 평행한 제2 포일 평면을 따라 연장된다. 제1 포일 평면 및 제2 포일 평면은 결과가 적어도 하나의 전자 디바이스가 리세스 내에서 위치되는 포일 기판에서의 리세스가 되도록, 서로에 대해 오프셋(offset)된다. 복수의 패키지 단자 패드들을 밀봉(enclose)하고, 적어도 하나의 전자 디바이스를 커버(cover)하고, 환경으로부터 전자 디바이스를 분할하는 주조 화합물(casting compound)은 제1 포일 부분과 제2 포일 부분 사이에서 배열된다.
실시예들은 130 ㎛ 미만의 포일 층 두께 DF를 포함하기 위한 포일 기판을 제공한다. 대안적으로 또는 추가적으로, 추가의 실시예들은 20 ㎛ 미만의 층 두께 DL를 포함하기 위한 제1 전기적 전도성 층을 제공한다. 대안적으로 또는 추가적으로, 추가의 실시예들은 60 ㎛ 미만의 엘리먼트 두께 DC를 포함하기 위한 전자 디바이스를 제공한다. 대안적으로 또는 추가적으로, 추가의 실시예들은 300 ㎛ 미만의 전체적인 두께 DP를 포함하기 위한 포일-기반 패키지를 제공한다.
이것은, 기존의 표준화들을 준수하고, 동시에, 현재 입수가능한 패키지들과 비교할 때에 상당히 감소된 구조적 높이를 포함하는 패키지가 제공된다는 것을 의미한다. 이것은 패키지의 층 셋업(layer setup)에서의 감소된 층 두께로 인해, 특히, 포일의 형태인 특수한 기판으로 인해 실현될 수 있음으로써, 추가적으로, 전체 패키지를 플렉서블하게(flexible) 한다.
일부 실시예들은 이하의 도면들에서 예시적으로 예시되고 논의될 것이다.
도 1은 실시예에 따른, 포일-기반 패키지의 개략적인 측단면도이고,
도 2a 내지 도 2g는 실시예에 따른, 포일-기반 패키지의 제조 방법을 예시하기 위한 개략적인 측단면도들이고,
도 3은 실시예에 따른, 포일-기반 패키지의 개략적인 측단면도이고,
도 4a 내지 도 4c는 실시예에 따른, 매체들 접근 개구부(media access opening)를 포함하는 포일-기반 패키지의 개략적인 측단면도들이고,
도 5는 실시예에 따른, 포일-기반 패키지의 토폴로지(topology)의 실시예의 상면도이고,
도 6은 실시예에 따른, 포일-기반 패키지를 제조하기 위한 방법의 블록도이다.
실시예들은 도면들을 참조하여 이하에서 더 상세하게 설명될 것이고, 여기서, 동일하거나 유사한 기능들을 가지는 엘리먼트들에는 동일한 참조 번호들이 제공된다.
블록도로 예시되고 블록도와 관련하여 논의된 방법 단계들은 또한, 예시되거나 설명된 것과는 상이한 순서로 수행될 수 있다. 추가적으로, 장치의 어떤 특징에 관련되는 방법 단계들은 장치의 이 특징과 상호 교환가능하고, 또한, 그 반대로 적용된다.
추가적으로, 표준화된 패키지는 SMD 패키지 또는 QFN 패키지의 예를 이용하여 예시적으로 여기서 설명된다. 그러나, 발명은 또한, 다른 표준화들을 준수하는 패키지 형태들에 관련된다.
발명의 포일-기반 패키지는 또한, 포일 패키지, 플렉스-포일 패키지(flex-foil package), 또는 3D 플렉스-포일 패키지로서 지칭된다. 추가적으로, 용어들 패키지 및 하우징은 동의어(synonym)들로서 이용된다. 포일-기반 패키지를 참조할 때의 용어 초박형(ultra-thin)은 300 ㎛ 미만의 두께, 바람직하게는 200 ㎛ 미만의 두께, 훨씬 더 바람직하게는 150 ㎛ 미만의 두께를 지칭한다. 두께는 포일 기판의 연장의 주 방향에 대해 수직으로, 또는 포일 평면들에 대해 수직으로, 포일-기반 패키지의 층 두께 셋업에 대응한다. 130 ㎛ 미만의 층 두께를 포함하는 기판들은 또한, 본 발명의 의미에서, 포일 기판들로서 지칭된다.
칩들 또는 반도체 칩들은 전자 디바이스(13)의 비-제한적인 예로서 언급된다. 설명 텍스트는 플렉스-포일 패키지에서 내장되는 칩들을 예시적으로 언급한다. 용어 "칩"은 실리콘 재료, 다른 반도체 기판들, 박형 유리, 또는 포일 재료를 포함하는 구현예들을 망라한다. 특히, 임의적으로, 센서 기능성을 또한 제공할 수 있는 포일 디바이스는 "칩" 대신에 존재할 수 있다는 것이 무시되지 않아야 한다.
포일 기판 상의 센서 기능들의 비-제한적인 예들은 인터디지털 커패시터 패턴(interdigital capacitor pattern)들, 전류계측 전극(amperometric electrode)들, 저항 미앤더(resistance meander)들, 광-감지, 습도-감지, 가스-감지, pH-감지 층들, 또는 바이오분석 층(bioanalytical layer)들일 수 있다.
25 ㎛의 포일 두께는 예를 들어, "박형 칩"으로 명명되는 정의된 범위 내에 있다. 포일 칩 상의 패턴들에 대한 제조 요건들이 패키지 제조를 위한 제조 요건들과는 상이할 수 있으므로, 포일 칩을 플렉스 패키지 내로 내장하는 것은 합리적일 수 있다.
도 1은 제1 실시예에 따라, 포일-기반 패키지(10)의 개략적인 단면도를 도시한다. 포일-기반 패키지(10)는 적어도 하나의 포일 기판(11)을 포함한다. 포일 기판은 제1 면(111) 및 대향적으로 배열된 제2 면(112)을 포함한다. 전기적 전도성 층(12)은 포일 기판(11) 상에서, 더 정밀하게는, 포일 기판(11)의 제1 면(111) 상에서 배열된다. 전기적 전도성 층(12)은 전기적 전도성 재료를 포함한다. 전기적 전도성 층(12)은 예시적으로 금속배선(metallization)일 수 있다.
용어들 "전도성 층(conductive layer)" 및 "금속배선"은, 금속배선이 (알루미늄, 구리, 크롬, 니켈, 금과 같은) 금속 재료로 구성되는 반면, 전도성 층은 (전도성 표면 코팅을 가지는 비-전도성 또는 열악한 전도성 재료로 이루어진 ㎛의 범위인 페이스트 재료(paste material) 또는 구체(sphere)들에서의 은 입자들과 같은) 재료 화합물에서의 전기적으로 유한한 저-저항 입자들을 포함할 수 있다는 점에서 상이하다. 본 개시내용의 의미에서, 용어 "전도성 층"은 양자의 변동들, 즉, 전기적 전도성 층 및 금속배선의 양자를 위한 포괄적인 용어를 형성한다.
포일-기반 패키지(10)는 적어도 하나의 전자 디바이스(13)를 포함한다. 전자 디바이스(13)는 예를 들어, 능동 또는 수동 전자 디바이스일 수 있다. 예시적으로, 전자 디바이스(13)는 반도체 칩일 수 있다. 전자 디바이스(13)는 디바이스 단자 면(15)을 포함한다. 디바이스 단자 면(15)은 전자 디바이스(13)와 전기적으로 접촉하기 위한 적어도 하나의 디바이스 단자 패드(14)를 포함한다.
전자 디바이스(13)는 전자 디바이스(13)의 디바이스 단자 면(15)이 전기적 전도성 층(12)과 대향하게 배열되도록, 플립-칩 장착 기술에서의 본드 와이어 없이 전기적 전도성 층(12) 상에서 장착된다.
포일-기반 패키지(10)는 포일-기반 패키지(10)가 이로부터 전기적으로 접촉가능한 패키지 단자 면(16)을 포함한다. 복수의 패키지 단자 패드들(17a, 17b)은 패키지 단자 면(16) 상에서 배열된다. 패키지 단자 패드들(17a, 17b)은 패키지(10) 및/또는 전자 디바이스(13)와 전기적으로 접촉하도록 작용한다. 여기서, 적어도 하나의 패키지 단자 패드(17a)는 전기적 전도성 층(12)과 접촉하고, 결과는 적어도 하나의 패키지 단자 패드(17a) 및 전기적 전도성 층(12) 및 적어도 하나의 디바이스 단자 패드(14) 사이의 신호 경로이다. 이에 따라, 전자 디바이스(13)는 적어도 하나의 패키지 단자 패드(17a)에 의해 전자 디바이스(13)와 대면하는 포일 기판(11)의 그 제1 면(111)으로부터 전기적으로 접촉가능하다.
패키지 단자 패드들(17a, 17b)은 단자-면 단자 또는 접촉 영역(20)을 포함한다. 이 접촉 영역들(20)의 표면 처리는 접촉을 개선시키기 위하여 구상가능하다.
포일 기판(11)은 적어도 하나의 패키지 단자 패드(17a)가 배열되는 제1 포일 부분(A1)을 포함한다. 포일 기판(11)은 전자 디바이스(13)가 배열되는 제2 포일 부분(A2)을 포함한다. 여기에서 예시된 예에서, 포일 기판(11)은 포일 기판(11)의 개개의 대향하는 횡방향 외부들에서 위치되는 2 개의 제1 포일 부분들(A1)을 포함한다. 적어도 하나의 패키지 단자 패드(17a, 17b)는 2 개의 제1 포일 부분들(A1)의 각각에서 배열된다. 제2 포일 부분(A2)은 2 개의 제1 포일 부분들(A1) 사이에서 공간적으로 배열된다.
제1 포일 부분(A1)은 제1 포일 평면(E1)을 따라 연장된다. 제2 포일 부분(A2)은 제1 포일 평면(E1)에 대해 평행한 제2 포일 평면(E2)을 따라 연장된다. 제1 포일 평면(E1) 및 제2 포일 평면(E2)은 결과적으로 오프셋되고, 서로에 대해 평행하게 떨어져서 이격된다. 이것은 포일 기판(11)이 적어도 하나의 전자 디바이스(13)가 리세스(18) 내에서 배열되는 리세스(18)를 형성한다는 것을 의미한다.
포일 기판(11)의 제1 포일 부분(A1) 및 제2 포일 부분(A2)과, 제1 및 제2 포일 부분들(A1, A2)을 접속하는 포일 기판(11)의 접속 부분(A3)은 필수적으로 일정한 층 두께를 포함한다는 것이 인식될 수 있다. 대안적인 실시예들은 예를 들어, 제2 포일 부분(A2)이 변형으로 인해 박형화될 때, 에 상이한 층 두께를 포함하기 위한 제1 포일 부분(A1) 및 제2 포일 부분(A2)을 제공한다.
추가적으로, 포일-기반 패키지(10)는 제1 포일 부분(A1)과 제2 포일 부분(A2) 사이에서 배열된 주조 화합물(19)을 포함한다. 주조 화합물(19)은 적어도 부분적으로 복수의 패키지 단자 패드들(17a, 17b)을 밀봉한다. 바람직하게는, 주조 화합물(19)은 패키지 단자 면(16) 상의 표면 또는 단자 또는 접촉 영역(20)을 제외하고는, 패키지 단자 패드들(17a, 17b)을 완전히 횡방향으로 포위한다. 추가적으로, 주조 화합물(19)은 적어도 하나의 전자 디바이스(13)를 바람직하게는 완전히 커버하고, 환경으로부터 전자 디바이스(13)를 분할한다.
박형-층 기술로 수행될 수 있는 이 셋업은, 신축적이고 기존의 표준화들을 준수하는 초박형 포일-기반 패키지(10)로 귀착된다.
바람직한 실시예들에 따르면, 전체 포일-기반 패키지(10)는 300 ㎛ 미만의 전체적인 두께 DP를 포함할 수 있다. 이것은 플렉서블(flexible)한 거동을 포함하고 탄성적으로 변형가능한 방식으로 절곡되도록 하기 위한 전체 패키지(10)의 가능성을 제공한다. 여기에서의 플렉서블은 돔-형상 변형이 아니라, 원통형 곡률을 향한 평면형 영역의 형상에서의 변경들을 지칭한다. 원통형 곡률은 예를 들어, 스마트 카드들의 플렉서블 사양들에서 포함된다.
추가적으로, 포일 기판(11)은 바람직하게는, 130 ㎛ 미만의 포일 층 두께 DF를 포함할 수 있다.
제1 전기적 전도성 층(12)은 바람직하게는, 20 ㎛ 미만의 층 두께 DL를 포함할 수 있다.
전자 디바이스(13)는 바람직하게는, 60 ㎛ 미만의 엘리먼트 두께 DC를 포함할 수 있다.
전체 포일-기반 패키지(10)는 300 ㎛ 미만의 전체적인 두께 DP를 포함할 수 있다.
도 2a 내지 도 2g는 포일-기반 패키지(10)가 어떻게 생성될 수 있는지를 설명하는 예시적인 프로세스 흐름을 도시한다. 도 2a 내지 도 2g는 순수하게 개략적이고 축척에 맞지 않으며, 즉, 도면들은 실제의 구현예에서의 경우와 같이 기하학적으로 스케일링되지 않는다. 층 시퀀스 및 서로 사이의 층들의 경계들을 명확하게 하기 위하여, 층 두께는 확대된 방식으로 예시된다. 횡방향 치수는 단축된 방식으로 부분적으로 표현된다.
도 2a는 포일 기판(11)을 도시한다. 포일 기판(11)은 제1 주 면(111) 및 대향적으로 배열된 제2 주 면(112)을 포함한다. 제1 전기적 전도성 층(12)은 예를 들어, 증착에 의해, 제1 주 면(111)의 표면에 도포된다. 전기적 전도성 층(12)은 패턴화될 수 있음으로써, 전기적 저-저항 특성들의 부분들, 예를 들어, 전도성 트레이스 패턴(conductive trace pattern)들을 형성할 수 있다. "전기적 저-저항"은 본 개시내용의 의미에서, 정사각형 당 오옴(ohm)의 최대한으로 1-디지트 범위에 있는 자릿수(order of magnitude)를 의미하고, 정사각형은 전기적 전도성 층의 일부로서의 정사각형에 대응한다.
전기적 전도성 층(12)은 결과가 포일 패키지(10)의 에지(edge)를 향해 외부로 지향된 디바이스 단자 패드들(14)(IC 패드들)로부터 분리된(즉, 서로 사이에서 전기적으로 격리된) 신호 경로들이 되도록 패턴화될 수 있다. 스케치(sketch)들의 시퀀스는 신호 경로들이 패키지 에지에 도달하는 배열을 예시적으로 나타낸다. 이것은 반드시 그러한 경우는 아니고, 이것은 전기적 전도성 층(12)이 패키지 에지까지의 어떤 거리에 있을 수 있다는 것을 의미한다.
전기적 전도성 층(12)은 아마도 크기 범위에서 상이한 몇몇 층 파트들로 구성될 수 있고, 여기서, 포일 기판(11)에 대한 경계 층은 전기적 전도성 층(12)에 대한 양호한 접착의 특성을 나타낼 수 있다. 여기에서 크기 범위에서 상이한 것은 전기적 전도성 층(12)의 400 nm 또는 4.000 nm 두께에 대한 40 nm 접착제 층의 관계를 예시적으로 의미한다. 이러한 관계들은 전기적 전도성 층(12)의 층 파트들에서 흔히 발생할 수 있다.
임의적으로, 재료 층(21)은 포일 기판(11)의 대향하는 제2 주 면(112)의 표면에 도포될 수 있다. 예시적으로, 습도 또는 광과 같은 전자기적 방사와 같은 외부 영향들로부터의 그 장벽 특성에 의해 특성화될 수 있는, 재료 층(21)을 갖는 외부 코팅은 전기적 전도성 층(12)과 대향하는 포일 기판(11)의 제2 주 면(112)에 도포될 수 있다. 이것은 재료 층(21)이 습도에 대한 또는 전자기적 방사에 대한 보호를 위한 장벽 코팅으로서 예시적으로 구현될 수 있다는 것을 의미한다. 장벽 특성이 저-저장 전도성일 경우에, 코팅(21)은 전기적 차폐(electrical shielding)로서 기능할 수 있다. 공급 전압 전위로의 접속을 갖지 않는 차폐는 등전위(equipotential) 영역 또는 자기적 차폐로서 오직 역할을 하는 반면, 공급 전압 전위로의 접속을 갖는 차폐는 전기적 교대-필드 차폐(electrical alternating-field shield)를 표현한다.
그러나, 여기에서 명시적으로 예시되지 않은 또 다른 예시적인 실시예는 코팅(21)과 전기적 전도성 층(12) 사이의 (접촉 또는 비아(via)를 통한) 전기적 접속을 제공한다. 하나의 비아 또는 하나 초과의 비아가 있을 수 있고, 여기서, 기하학적 위치는 패턴화된 영역으로의 원하는 전기적 접속이 전기적 전도성 층(12)에서 형성되는 그러한 방법으로 선택될 수 있다. 외부 코팅(21)은 몇몇 층 파트들로 구성될 수 있고, 여기서, 전도성 및 비-전도성 층 파트들이 있을 수 있다.
요약하면, 도 2a는 제1 보호 층(21)이 포일 기판(11)의 표면(112)(예를 들어, 상단 면)에 도포될 수 있다는 것과, (금속배선과 같은) 제1 전기적 전도성 패턴화된 층(12)은 (하부 면과 같은) 포일 기판(11)의 또 다른 표면(111) 상에서 생성될 수 있다는 것을 도시한다. 이것은 대략 10 ㎛의 자릿수에서의 값들을 갖는, 상대적으로 박형인 전기적 전도성 패턴화된 층(12)이 포일 기판(11) 상에서 생성된다는 것을 의미한다. 특정 실시예들에서, 대략 10 ㎛의 자릿수는 4 ㎛ 또는 5 ㎛ 또는 6 ㎛ 또는 7 ㎛ 또는 8 ㎛ 또는 9 ㎛ 또는 12 ㎛ 이하를 예시적으로 의미한다.
도 2b는 복수의(이 경우에, 예시적으로 2 개의) 패키지 단자 패드들(17a, 17b)을 생성하는 또 다른 구상가능한 방법 단계를 도시한다. 여기서, 제2 전기적 전도성 층은 제1 전기적 전도성 층 상에서 증착된 것과 같이 배열될 수 있다. 제2 전기적 전도성 층은 대응하게도, 예시된 패키지 단자 패드들(17a, 17b)이 형성되도록 패턴화될 수 있다. 패키지 단자 패드들(17a, 17b)은 제1 전기적 전도성 층(12) 상에서 배열되고, 제1 전기적 전도성 층(12)에 갈바닉 방식으로(galvanically) 접속된다.
요약하면, 도 2b는 제1 전기적 전도성 층(12) 또는 포일 기판(11) 상에서 제2 전기적 전도성 층을 도포하는 것을 도시한다. 제2 전기적 전도성 층은 결과가 패키지 단자 패드들(17a, 17b)의 기능을 취할 패턴화된 층이 되도록, 패턴화 방법들에 의해 패턴화될 수 있다. 이 패턴화된 제2 전기적 전도성 층 또는 패키지 단자 패드들(17a, 17b)의 기하학적 배열은 표준화 요건들을 준수할 수 있다. 이것은 칩 두께와 초박형 플렉스 패키지(10)의 전체적인 배열 사이의 상호작용에서, 패키지 단자 패드들(17a, 17b)의 기하구조들을 취할 수 있는 또 다른 전기적 전도성 패턴화된 층이 생성된다는 것을 의미한다. 이 추가의 전기적 전도성 층은 예를 들어, 첨가적 전기도금(additive electroplating) 또는 갈바닉 기술(galvanic technology)로 생성될 수 있다.
패키지들에서의 기존의 리드 프레임들과 고려가능하게 상이한 것은 칩(13)이 리드 프레임 상에서 배열되지 않는다는 것이다. 이것은 초박형 플렉스 패키지(10)의 낮은 전체적인 두께를 위한 해결책의 일부이다.
기존의 패키지 구조체들과의 또 다른 고려가능한 차이는 전기적 전도성 층(12)을 포함하는 포일 기판(11)의 신축성이 3 차원 구성(3D 플렉스 패키지)을 생성하기 위하여 발명에 따라 이용된다는 것이다. 지형적 형상화(topographical shaping)는 듀얼-인-라인(dual-in-line; DIL) 표준을 준수하는 패키지들을 위한 간단한 구현예에서 실현될 수 있다. 포일 기판(11)의 지형적 절곡은 오직 하나의 차원에서 발생하므로(이론적으로, 파형 철판(corrugated sheet iron)에 필적함), 돔-형상 변형이 발생하지 않는다는 것이 보장될 수 있다. 예를 들어, 쿼드-평판-팩(QFP, QFN) 표준을 준수하고 동시에, 돔-형상 변형을 회피하는 다소 더 복잡한 해결책은, 하나 또는 몇몇 반 전도성 칩들(13)이 배열되는 중심 영역의 코너 영역들로부터 시작하여, 포일 기판(11)의 적어도 하나의 섹션이 코너 영역마다 수행되고, 이것은 패키지(10)의 외부 코너 영역들에 도달한다는 것이다. 결과들은 각각 하나의 차원에서 플렉서블 포일 기판(11)의 서브-영역들이지만(이론적으로, 접혀진 박스의 측부 파트들에 필적함), 여기서, 하나의 차원은 x 방향으로 구현되고 다른 차원은 y 방향으로 구현된다.
또 다른 고려가능한 차이는 전자 디바이스(13)의 신축성이다. 실리콘 재료를 예를 들어, 대략 50 ㎛의 자릿수 아래로 박형화할 때, 실리콘 재료는 어떤 절곡 특성을 획득할 것이다. 반도체 칩(13)의 실리콘 기판의 두께를 감소시킬 때, 예를 들어, 절곡 응력(bending stress) 및 절곡 반경(bending radius)들은 Si 칩 파괴가 발생하지 않도록 서로에 정합될 수 있지만, 그럼에도 불구하고, 경성 디바이스(rigid device)들을 이용하여 달성될 수 없는 기능이 획득될 수 있다. 통합된 전자기기들을 가지는 예를 들어, 스마트 카드들과 같은 응용들에서, 이 기능은 매우 중요할 수 있다.
"대략 50 ㎛"의 실리콘을 박형화하는 것과 관련하여 언급된 어구는 예를 들어, 60 ㎛ 또는 50 ㎛ 또는 40 ㎛ 또는 30 ㎛ 또는 15 ㎛ 또는 유사한 값일 수 있다.
도 2c는 포일 기판(11) 상의 전자 디바이스(13)의 배열을 도시한다. 전자 디바이스(13)는 예를 들어, 집적 회로(IC) 또는 반도체 칩을 포함할 수 있다. 전자 디바이스(13)는 전기적 전도 방식으로 제1 전기적 전도성 층(12)에 결합된다. 이것은 예를 들어, 적당한 금속배선들에 의해 수행될 수 있다. 예시적으로, 전자 디바이스(13)의 패시베이션 표면(passivation surface)을 지나서 지형적으로 돌출하는 범프 금속배선들(22)은 (IC 패드들과 같은) 디바이스 단자 패드들(14) 상에서 위치될 수 있다.
디바이스 단자 패드(14)(IC 패드)의 금속배선으로부터 IC 패시베이션의 표면을 지나서 지형적으로 돌출하는 전도성 패턴은, 예를 들어, 2 ㎛ 또는 3 ㎛ 또는 4 ㎛의 자릿수에서의 범프들(22)이 IC 패드-면 표면 상의 지형(topography)을 표현하도록 범프(22)로서 지칭된다.
범프들(22)이 기하학적 척도에 의해 지형적으로 돌출하는 이러한 기하학적 척도는 기술을 이용하여 범프들(22)이 생성되는 이러한 기술에 종속된다. 소위 UBM 기술에서는, 지형(topography)이 예를 들어, 10 ㎛ 미만이거나, 필러 기술(pillar technology)에서는 10 ㎛ 초과이거나, 또는 스터드-범프(stud-bump) 기술에서는 예를 들어, 20 ㎛ 초과이다. 박형 포일 패키지의 목적을 실현하기 위하여, 범프들(22)을 위한 작은 지형적 치수의 기술을 이용할 때에 장점들이 발생할 것이다.
결과적으로, 포일 패키지(10)에서 IC 범프(22)와 (금속배선과 같은) 전기적 전도성 코팅(12) 사이에 전기적 신호 접속이 있고, 이것은 바람직하게는, 범프들(22)의 표면들과 전기적 전도성 코팅(12)의 표면 사이의 포일 기판(11) 상의 전자 디바이스(13)의 장착 프로세스, 또는 범프(22)와 전기적 전도성 코팅(12) 사이의 직접적인 저-저항 접촉에서 하나 또는 몇몇 전도성 엘리먼트들을 제공함으로써 저-저항 방식으로 실현된다. 이러한 전도성 엘리먼트들은 참조 번호(23)에 의해 도 2c에서 표시되는 바와 같이, 예를 들어, 이방성 전도성 접착제들 또는 이방성 전도성 접착제 포일들과 같은 재료들을 예를 들어, 장착할 시에 존재한다. 포일 패키지(10)를 셋업할 때, 범프들(22)을 포함하는 전자 디바이스(13)의 그 표면은 전기적 전도성 층(12)을 포함하는 포일 기판(11)의 그 표면과 대면한다(소위 플립-칩 배향). 존재하는 본드 와이어들은 없다.
도 2c에서, 예를 들어, 범프(22)와 전기적 전도성 층(12) 사이에 위치되는 오직 추가적인 장착 재료(23)는 예를 들어, 필러(pillar)와 전기적 전도성 층(12) 사이의 저-저항 접촉 경로 또는 직접적인 접촉에 의해 대체되므로, 범프(22)와 전기적 전도성 층(12) 사이의 직접적인 저-저항 접촉이 있을 경우에 언급된 변동은 그 자신의 특정적인 도면을 가지지 않는다.
여기에서의 필러는 금속성 구조체를 지칭하고, 금속성 구조체의 횡방향 치수는 디바이스 단자 패드(14)(IC 패드)의 영역보다 더 작고, 금속성 구조체의 높이는 예를 들어, 10 ㎛ 또는 15 ㎛ 또는 20 ㎛ 또는 25 ㎛ 또는 30 ㎛의 자릿수일 수 있다.
도 2c에서 또한 표현되는 바와 같이, 전자 디바이스(13)는 예를 들어, 플립-칩 장착 기술에서의 본드 와이어 없이 제1 전기적 전도성 층(12) 상에서 장착될 수 있다. 플립-칩 조립체를 위한 더 새로운 방법들 및 기술들 중에서는, 구체적으로 장착을 위하여 최적화된 머신들(플립-칩 본더들), 및 ACA(이방성 전도성 접착제) 또는 ACF(이방성 전도성 접착제 필름)과 같은 재료들이 있다. ACA 또는 ACF와 같은 이러한 장착 재료(23)는 전자 디바이스(13)와 전기적 전도성 층(12) 사이에서 배열될 수 있다.
ACA 또는 ACF 기술의 경우에는, 칩 장착 재료(23) 및 칩 접촉 재료가 공통 재료 시스템이다. 스터드 범프들(22) 또는 필러 기술의 경우에는, 이것들이 별도의 재료들이다.
추가적으로, 포일 기판(11)은 기본적으로 포일 평면(E)를 따라 연장된다는 것이 도 2c에서 인식될 수 있다.
완전성의 이유들로, 예시된 도면 시퀀스에서는, 실제의 반도체 칩들이 몇몇 금속배선 층들을 포함할 수 있지만, 오직 하나의 금속배선이 디바이스 단자 패드(14)(IC 패드)의 영역에서 예시된다는 것이 여기에서 언급되어야 한다.
도 2d는 전자 디바이스(13)가 배열되는 리세스(18)가 생성되는 또 다른 방법 단계를 도시한다. 여기서, 포일 기판(11)은 유연하게 변형될 수 있다. 이것은 포일 기판(11)이 전자 디바이스(13)로부터 보여진 바와 같이, 포일 기판(11)의 제2 주 면(112)(전자 디바이스(13)로부터 멀어지는 면)을 향하는 방향으로 변형될 수 있다는 것을 의미한다. 이것은 프로파일 몰딩된 파트(24)에서 그때까지 반-완성된 배열(즉, 아직 완성되지 않은 포일-기반 패키지(10))을 배치하고 내장 프로세스를 수행함으로써 예시적으로 실현될 수 있다. 내장 재료를 교차 링크한 후에, 몰딩된 파트(24)는 다시 제거될 수 있다.
도 2d에서의 3D 플렉스 배열의 형상화는 플렉스-포일 반-완성된 항목(flex-foil semi-finished article)이 내장 프로세스를 위하여 배치되는 템플릿(template)으로서 이론적으로 기능하는 프로파일 몰딩된 파트(24)(소위 척(chuck))에 의해 오직 예시적으로 달성된다. 예리한 에지들을 갖지 않는 프로파일 몰딩된 파트(25)를 구현하지만, 절곡 반경들이 유리하다.
3D 플렉스-포일 패키지(10)의 기하구조들을 치수화할 때에 고려될 수 있는 미세기계적 힘은 절곡 프로세스(bending process)에 의해 플렉스-포일 반-완성된 항목에 부여(impress)된다. 미세기계적 힘들은 절곡 반경들이 충분히 클 때에 작게 유지될 수 있다.
반-완성된 제품 또는 포일 기판(11)을 변형시킴으로써, 포일 기판(11)은 전자 디바이스(13)가 리세스(18) 내에서 배열되는 리세스(18)를 형성한다. 도 2d에서 인식될 수 있는 바와 같이, 포일 기판(11)은 오직 단일 포일 평면을 따라, 그러나 2 개의 상호 평행한 오프셋 포일 평면들(E1, E2)을 따라 더 이상 연장되지 않는다. 전자 디바이스(13)로부터 보여진 바와 같이, 리세스(18)는 포일 기판(11)을 향하는 방향으로 연장되어, 결과는 전자 디바이스(13)가 전자 디바이스를 대면하는 포일 기판(11)의 면(111) 상에서 배열되는 3 차원 압입부(indentation)이다. 리세스(18) 또는 압입부는 포일 기판(11)에서 3 차원 토폴로지를 형성한다. 이 이유로, 발명의 포일-기반 패키지(10)는 3D 플렉스-포일 패키지로서 또한 지칭된다.
도 2e는 시스템 환경에서의 3D 플렉스-포일 패키지(10)의 조립을 위한 전형적인 설치 위치를 도시한다. 이 패키지(10)의 핀 배열은 바람직하게는, 임의의 재-와이어링(re-wiring)을 요구하지 않으면서, 표준 패키지들의 핀 배열과 호환가능하도록 구성될 수 있다. 이것은 전에 언급된 목적의 몇몇 양태들을 준수한다. 추가적으로, 도 2e는 변형(18) 후에 뒤따르는 매 단계에서 적용되는 주조 화합물(19)을 도시한다. 주조 화합물(18)은 전자 디바이스(13)를 바람직하게는 완전히 커버한다.
도 2e는 이에 따라, 완성된 포일-기반 패키지(10)를 도시한다. 포일 패키지(10)는 포일 기판(11) 상에서 형성되고, 여기서, 포일 기판(11)의 두께는 예를 들어, 125 ㎛ 또는 50 ㎛ 또는 25 ㎛ 또는 25 ㎛ 미만일 수 있다. 폴리이미드(polyimide; Pi) 또는 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN) 또는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate; PET) 또는 폴리카보네이트(polycarbonate; PC) 또는 상이한 재료들은 가능한 포일 재료들이다. 재료를 선택하는 것은 바람직하게는, 포일 패키지(10)를 제조할 때, 그리고 또한, 시스템에서의 포일 패키지(10)의 장착 프로세스에서의 양자에서, 어느 온도들이 포일 기판(11)에 작용하는지에 종속된다. 온도들은 포일 패키지(10)의 동작 상태들(동작 온도들)로 인해 응용에서 작용하는 것을 계속할 것이다.
도 2f는 또 다른 재료 층(25)이 제2 주 면(112)의 표면(전자 디바이스(13)로부터 멀어지는 면)에 도포되는 임의적인 추가적인 단계를 도시한다.
추가의 재료 층(25)은 예를 들어, 주조 화합물일 수 있다. 추가의 재료 층(25)은 예를 들어, 장벽 코팅(21) 상에서 배열될 수 있다. 추가의 재료 층(25)은 3 차원 변형(18)에 의해 야기된 포일 기판(11)에서의 높이에서의 차이를 보상할 수 있다. 추가적으로, 추가의 재료 층(25)은 포일 기판(11)으로부터 멀어지는 면(252) 상의 평면형 표면을 포함할 수 있다. 다시 말해서, 재료 층(25)은 전자 디바이스(13)로부터 멀어지는 포일 기판(11)의 면(112) 상에서 배열될 수 있고, 재료 층(25)은 전자 디바이스(13)로부터 멀어지는 포일 기판(11)의 면과 대면하는 제1 면(251)을 포함하고, 재료 층(25)은 전자 디바이스(13)로부터 멀어지는 포일 기판(11)의 면(112)으로부터 멀어지는 제2 면(252)을 포함하고, 여기서, 재료 층(25)의 제2 면(252)은 평면형 표면을 포함한다. 임의적으로, 도 2f에서 예시되는 바와 같이, 대응하는 지형이 제1 내장(도 2d)으로 평평하게 되는 제2 내장 프로세스가 수행될 수 있다. 환경적 영향들에 대한 보호 기능은 제2 내장에 의해 달성될 수 있다.
도 2g는 또 다른 층(26)이 재료 층(25) 상에서 배열되는 또 다른 임의적인 추가적인 단계를 도시한다. 추가의 층(26)은 예를 들어, 추가의 보호 층 또는 표기(labelling)일 수 있다. 임의적으로, 도 2g에서 예시되는 바와 같이, 디바이스의 표기에 예시적으로 대응하는 추가의 층(26)이 적용될 수 있다.
도 3은 예시적으로 예시된 신호 경로(31)를 포함하는 포일-기반 패키지(10)의 실시예의 개략도를 도시한다. 전에 언급된 바와 같이, 제1 재료 층(21), 제2 재료 층(25), 및 추가의 층(26)은 임의적이다.
신호 경로(31)가 먼저 설명되어야 한다. 칩 전자기기들로, 즉, 전자 디바이스(13)로부터 시작할 때, 신호는 칩 표면의 패시베이션 평면을 지나서 지형적으로 돌출하는, 범프(22)를 포함하는 디바이스 단자 패드(14)(IC 패드)를 통과한다. 상이한 가능한 접속 기술들(ACA, ACF, 필러, 스터드범프(StudBump), SLID(solid liquid interdiffusion; 고체 액체 상호확산)) 등을 표현하면, 포일 기판(11)의 제1 표면(111) 상에서의 전자 디바이스(13)와 (금속배선과 같은) 전기적 전도성 층(12) 사이의 접속 엘리먼트가 구상 가능하다.
추후에, 신호 경로(31)는 전기적 전도성 층(12)을 따라, 그리고 추가로 패키지 단자 패드(17b) 상으로 통과한다. 임의적으로, 포일 기판(11)의 제2 표면(112) 상의 전기적 전도성인 외부 커버 층(21)으로부터 전기적 전도성 층(12)까지의 적어도 하나의 신호 경로가 있을 수 있다. 단순화의 이유들로, 특정 관통-접촉(through-contacting) 또는 비아(via)는 별도의 도면으로서 예시되지 않는다. 이 전기적 접속은 바람직하게는, 외부 층(21)이 전기적 교대-필드 차폐에 대응할 수 있도록 공급 전압 전위에 접속된다.
포일 기판(11)의 제2 표면(112) 상의 외부 커버 층(21)은 몇몇 층들로 구성될 수 있고, 여기서, 전기적 전도성 또는 전기적 비-전도성 층 부분들이 가능하다.
별도의 도면에서 예시되지 않으면서, 또 다른 실시예는 임의적인 제2 내장 재료(25)가 패키지(10)의 더 작은 전체적인 구조적 높이의 장점으로, 3 차원의 융기된 커버 층(21)과 동일한 레벨에서 지형적으로 위치될 때에 발생할 수 있다.
발명에 따르면, 전자 디바이스(13)는 리세스(18)에서 배열된다. 이에 따라, 전자 디바이스(13)는 리세스(18)에서 완전히 또는 적어도 부분적으로 배열될 수 있다.
도 3에서 인식될 수 있는 바와 같이, 포일 기판(11)은 제1 포일 부분(A1)에서, 패키지 단자 패드들(17a, 17b)과 대면하는 포일 표면을 포함한다. 이 포일 표면은 라인(33)을 이용하여 기호화된 레벨을 정의한다.
전자 디바이스(13)는 디바이스 단자 면과 대향하도록 배열된 디바이스 표면(131)을 포함한다. 이 디바이스 표면(131)은 이 레벨(33)의 높이(즉, 패키지 단자 패드들(17a, 17b)과 대면하는 제1 포일 부분(A1)의 표면의 높이) 에서/상에서, 또는 그 아래에서 중의 어느 하나에서 위치된다. 양자의 경우들에는, 전자 디바이스가 완전히 리세스(18) 내에서 배열될 것이다.
패키지 단자 패드들(17a, 17b)은 포일 기판(11)으로부터 멀어지는 면 상에서의 전기적 접촉을 위한 단자 영역(terminal area)(20)을 포함한다. 도 3에서 인식될 수 있는 바와 같이, 높이에서의 차이 ΔH는 패키지 단자 패드들(17a, 17b)의 단자 영역들(20)과 전자 디바이스(13) 또는 위에서 언급된 디바이스 표면(131) 사이에서 존재한다. 여기에서의 주조 화합물(19)은, 주조 화합물(19)이 제1 포일 부분(A1)에서 배열된 적어도 하나의 패키지 단자 패드들(17a, 17b)의 단자 영역(20)과 제2 포일 부분(A2)에서 배열된 전자 디바이스(13) 사이의 높이에서의 이 차이 ΔH를 보상하도록, 포일-기반 패키지(10)에서 배열된다.
일부 실시예들에서, 주조 화합물(19)은 적어도 하나의 패키지 단자 패드(17a, 17b)의 단자 영역(20)과 동일평면(flush)일 수 있거나, 복수의 패키지 단자 패드들(17a, 17b)의 개개의 복수의 단자 영역들(20)과 동일평면일 수 있다. 이 경우의 동일평면은 주조 화합물(19) 및 패키지 단자 패드들(17a, 17b)이 동일한 수평 높이 레벨 상에서 위치된다는 것을 의미한다.
실제의 기술적 구현예는 제조-기술적 상황들로 인해, 패키지 단자 패드들(17a, 17b)로부터 떨어진 영역에서 이러한 정밀한 동일평면성(flushness)을 나타내지 않을 수 있다.
도 4a, 도 4b, 및 도 4c는 포일-기반 패키지(10)의 추가의 실시예들을 도시하고, 이 실시예들은 매체들 접근 개구부를 각각 포함한다.
기본적으로, 센서 신호들을 검출하기 위한 매체들 접촉을 요구하지 않는 그 센서 기능들 및 매체들 접촉이 요구되는 그 센서 기능들로 대략적으로 하위 분할될 수 있는 센서 칩들의 상이한 형태들이 알려져 있다. 가속도 센서는 매체들 접촉이 없는 센서 기능의 예이다.
매체들 접촉이 있는 센서 기능의 예는 센서 신호를 생성하기 위하여 칩 표면 상의 센서들에 의해 검사되어야 할 혈청(serum)(매체)과 접촉하는 의학적 분석 센서일 수 있다.
플렉스-포일 패키지들의 맥락에서는, 포일 재료의 광학적 투명도에 따라, "광학적 방사" 매체와의 접촉이 포일 재료에서의 매체들 접근 개구부로, 또는 매체들 접근 개구부 없이 가능할 수 있으므로, 광학적 센서들은 매체들 접촉을 갖는 센서들인 것으로 또한 고려될 수 있다.
도 4a 내지 도 4c는 검사되어야 할 매체(분석물)가 매체와 칩(13) 사이의 상호작용이 센서 신호들을 생성하기 위하여 적당한 그러한 방법으로 칩 표면에 대한 접촉을 허용하도록, 포일-기반 패키지(10)에서의 이러한 매체들 접근 개구부(40)를 도시한다.
도 4a 내지 도 4c는 층들의 개념적인 배열의 개략적인 단면도를 도시한다. 횡방향 기하학적 관계들(치수들)은 층 두께들에 대해 스케일링하기 위하여 예시되지 않는다는 것이 특히 고려되어야 한다. 균일한 스케일의 경우에는, 초박형 패키지들(10)의 층 두께들은 칩(13) 또는 패키지(10)의 횡방향 치수에 비해 너무 작아서 총 시퀀스가 더 이상 이해 될 수 없다.
반대로, 도 4a 내지 도 4c에서는, 칩 표면이 매체와 접촉할 수 있는 영역이 횡방향으로 너무 작게 보인다. 그러나, 개념적인 배열은 상세하게 이해될 수 있다.
먼저, 도 4a는 개구부(40)를 포함하는 포일-기반 패키지(10)를 도시한다. 개구부(40)는 검사되어야 할 매체 또는 분석물과 전자 디바이스(13) 사이의 접촉을 허용하므로, 개구부(40)는 또한, 매체들 접근 개구부로서 지칭된다.
포일-기반 패키지(10)는 결과적으로, 전자 디바이스(13)가 적어도 부분적으로, 이 개구부(40)를 통해 환경과 접촉하게 될 수 있도록, 포일 기판(11)을 통해 전자 디바이스(13)로 완전히 연장될 수 있는 개구부(40)를 포함한다.
개구부(40)는 바람직하게는, 포일 기판(11)의 연장의 주 방향에 대해 수직으로, 또는 포일 평면(그 중에서도, 도 1 참조)에 대해 수직으로 연장된다. 개구부(40)가 가능한 가장 짧은 방식으로 포일 기판(11)을 통해 전자 디바이스(13)로 연장되는 것이 또한 유리하다. 여기서, 개구부(40)는 예를 들어, 전자 디바이스(13)와 대향하는 포일 기판(11)의 영역에서 배열될 수 있다. 개구부(40)는 추가적으로, 중단 없이 그리고 기본적으로 선형으로 포일 기판(11)을 통해 연장될 수 있다.
포일-기반 패키지(10)가 전자 디바이스로부터 멀어지는 포일 기판(11)의 면 상의 임의적인 재료 층(21)을 포함할 경우에, 개구부(40)는 또한, 이 재료 층(21)을 통해 연장될 수 있다. 포일 기판(11) 내의 개구부(40)의 직경은 재료 층(21)에서의 개구부(40)의 직경 이하일 수 있다.
이것은 포일 기판(11)의 제2(외부) 표면 상의 임의적인 재료 층(21)이 예시적으로, 포일 기판(11)에서의 개구부(40) 및 임의적인 재료 층(21)에서의 리세스(40)의 제조 방법에 따라, 포일 기판(11)의 개구부(40)에서의 임의적인 재료 층(21)의 에지 커버리지(edge coverage)가 없을 수 있다는 것을 시각화하기 위하여, 포일 기판(11)에서의 개구부(40)보다 적당하게 더 크다는 것을 의미한다.
임의적인 재료 층(21)과 포일 기판(11)에서의 개구부(40)의 에지 사이의 이 횡방향 거리는 오직 비-제한적인 예인 것으로 이해되어야 한다. 3D 포일 패키지(10)에서, 임의적인 재료 층(21)은 바람직하게는, 매체들 개구부(40)를 생성하기 전에 제조될 수 있고, 예시된 횡방향 거리가 생략될 수 있도록 적당하게 패턴화될 수 있다.
포일-기반 패키지(40)가 장착 재료(23)를 포함할 경우에, 개구부(40)는 또한, 이 장착 재료(23)를 통해 연장될 수 있다. 예시된 세부사항은 박형 전자 디바이스(13)(칩)를 에지에서 포일-기판 개구부(40)에 장착할 때, 장착 재료(23)는 이에 대응하여 끼워질 수 있다는 것을 도시한다.
도 4a에서 인식될 수 있는 바와 같이, 전자 디바이스(13)는 센서 부분(41)으로서 또한 지칭되는 센서 영역을 포함할 수 있다. 센서 부분(41)은 환경에서 존재하는 매체와 접촉하는 것에 기초하여 센서 기능성을 제공하도록 구현되고, 여기서, 개구부(40)는 센서 부분(41)이 이 개구부(40)를 통해 환경에서 존재하는 매체와 접촉하게 될 수 있도록, 적어도 센서 부분(41)을 노출시킨다.
매체들 접촉을 갖는 센서 기능들의 예들은 습도 센서 패키지 또는 가스 센서 또는 유체 센서(액체 분석) 또는 의학적 센서일 수 있다.
포일 기판(11)에서의 개구부(40)는 칩 표면 상의 센서 영역(41)에 대응하는 것보다 적당하게 더 큰 치수들을 포함할 수 있다.
바람직하게는, 개구부(40)는 패키지 단자 면(16)과 대향하도록 포일-기반 패키지(10)의 면 상에서 배열된다. 이에 따라, 포일-기반 패키지(10)는 그 패키지 단자 면(16)으로, 개구부(40)가 지지체와 대향하게 배열되도록, 예를 들어, 기판 또는 엘리먼트와 같은 또 다른 지지체(여기에서 예시되지 않음)에 접속될 수 있고 또 다른 지지체 상에서 접촉될 수 있다. 이것은 개구부(40)가 지지체 상에서 장착되고 접촉될 때에 포일-기반 패키지(10)의 상단 면 상에서 위치될 것이라는 것을 의미한다. 이에 따라, 전자 디바이스(13)의 센서 부분(41)에 대해, 측정되어야 할 매체 또는 분석물의 자유로운 접근가능성이 보장될 수 있다. 상이하게 표현되면, 포일-기반 패키지(10)의 전기적 접촉은 매체들 접촉을 가지는 면으로부터 멀어지는 그 패키지 면(16) 상에서 발생한다.
이전에 설명된 3-차원 형상화, 즉, 마이크로미터 범위에서의 리세스(18)의 생성은, 시스템의 장착 상황에 따라, 매체에서의 흐름 패턴들이 직사각형 패키지들에서의 경우보다 아주 약간 작은(little less than) 패키지 지형에 의해 교란된다는 사실에 기여할 수 있다.
도 4b는 포일-기반 패키지(10)의 또 다른 예를 도시한다. 이 실시예는 그 중에서도, 개구부(40)가 재료 층(43)과 라이닝(line)된다는 점에서, 도 4a를 참조하여 설명된 실시예와는 상이하다.
재료 층(43)은 특히, 포일 기판(11)을 통해 연장되는 개구부(40)의 횡방향 측벽들(44)에서 배열될 수 있다. 대안적으로 또는 추가적으로, 재료 층(43)은 전자 디바이스(13)로부터 멀어지는 포일 기판(11)의 면 상에서 배열될 수 있다. 임의적인 재료 층(21)이 존재할 경우에, 재료 층(43)은 또한, 이 임의적인 재료 층(21) 상에서 배열될 수 있다.
재료 층(43)은 특히, 측정되어야 할 매체와의 화학적 반응들(용매)로부터 칩 장착 재료(23)를 보호하기 위한 보호 코팅의 기능을 표현할 수 있다. 이것은 측정되어야 할 매체와의 화학적 반응들(용매)로부터 칩 장착 재료(23)를 보호하기 위하여, 재료 층(43)에 의해 포일 개구부(40)의 칩 표면에 도달하는 라이닝(lining)에 의해 도 4b에서 예시되는, 매체와 칩 장착 재료(23) 사이의 분리가 있을 수 있다는 것을 의미한다. 반대로, 칩 장착 재료(23)의 화학적 특성은 예를 들어, 재료 층(43)의 형태인 보호 층이 장점일 수 있도록, (혈액 혈청에서의 항체(antibody)들과 같은) 매체에서의 민감한 물질들에 대해 해로운 효과를 가질 수 있다.
재료 층(43)은 이에 따라, 매체들 보호 재료로서 또한 지칭될 수 있고, 여기서, 여기에서의 매체들 보호 재료(43)의 형태는 복수의 구상가능한 구현예들의 예로서 오직 예시된다. 그러나, 매체들 보호 재료(43)는 매체들이 칩 장착 재료(23)에 대해 효과를 가지는 것을 방지하는 것이 필수적이다.
도 4c는 포일-기반 패키지(10)의 또 다른 예를 도시하고, 여기서, 칩 표면에 이르기까지 포일 개구부(40)를 라이닝하기 위한 재료 층(43)은 패키지 표면을 형상화하기 위하여 동시에 작용한다. 이것은 재료 층(43)이 도 3을 참조하여 이전에 설명된 재료 층(25)과 동일한 기능성을 가질 수 있다는 것을 의미한다. 재료 층(25)은 개구부(40)를 라이닝하기 위하여 이용되는 것이 또한 구상가능하다.
도 5는 포일-기반 패키지(10) 내의 예시적인 토폴로지의 개략적인 상면도를 도시하고, 포일-기반 패키지(10)의 외곽선(outline)들은 참조 번호(50)에 의해 표현된다. 복수의 패키지 단자 패드들은 패키지 외곽선들(50)을 따라 배열되고, 여기서, 2 개의 참조 번호들(17a, 17b)은 복수의 패키지 단자 패드들을 표현하기 위하여 제공된다.
여기에서의 전자 디바이스(13)는 반도체 칩(13)으로서 예시적으로 나타낸다. 적어도 하나의 박형화된 반도체 칩(13)은 패키지(10)의 중심 영역에서 배열될 수 있다. 하나 초과의 반도체 칩(13)이 있을 경우에, 하나의 반도체 칩으로부터 또 다른 반도체 칩으로의 직접적인 접속들(패키지 패드들(17a, 17b)로의 접속 없음)이 있을 수 있다.
반도체 칩(13)은 복수의 디바이스 단자 패드들(14)을 포함하고, 여기서, 참조 번호(14)는 복수의 디바이스 단자 패드들을 표현하기 위하여 제공된다. 여기에서의 3D 포일 패키지(10)에서의 디바이스 단자 패드들(14)의 배열은 반도체 칩(13)의 횡방향 에지 영역들로 엄격하게 제한되지는 않는다.
3D 포일 패키지(10)에서의 디바이스 단자 패드들(14)의 배열은 패키지 단자 패드들(17a, 17b)의 어느 하나와 대향하는 반도체 칩(13)의 그 횡방향 영역들로 엄격하게 제한되지는 않는다. 도 5로부터 개략적으로 보여질 수 있는 바와 같이, 패키지 단자 패드들(17a, 17b)로의 디바이스 단자 패드들(14)의 평면형 와이어링(wiring)이 가능한 한, 디바이스 단자 패드들(14)을 배치하기 위한 자유도들이 있다.
복수의 디바이스 단자 패드들(14) 및 복수의 패키지 단자 패드들(17a, 17b)은 전도성 트레이스(trace) 패턴들(21)에 의해 서로 접속될 수 있다. 전도성 트레이스 패턴들(21)은 예를 들어, 전기적 전도성 층(21)을 적당하게 패턴화함으로써 생성될 수 있다. 접속 전도성 트레이스들의 형상은 (전류 밀도와 같은) 기술적 기준들에 따라 구현될 수 있거나 자유롭게 설계될 수 있다.
디바이스 단자 패드들(14)의 영역에서의 전도성 트레이스 패턴들(21)의 기하학적 형상은 디바이스 단자 패드들(14)의 영역과 중첩할 수 있거나(즉, ≥ 디바이스 단자 패드(14)로서의 영역), 디바이스 단자 패드들(14)의 오직 서브-영역(sub-area)을 커버할 수 있다. 특히, 디바이스 단자 패드들(14) 사이의 거리가 매우 작을 때(예를 들어, 15 ㎛), 하나의 유리한 실시예는 디바이스 단자 패드들(14)의 영역에서의 전도성 트레이스 패턴들(21)이 디바이스 단자 패드들(14)의 영역의 오직 일부를 소비하는 것이다.
디바이스 단자 패드들(14)은 칩 에지까지의 상대적으로 작은 거리에서 배열되고, 여기서, 다음의 경우들이 발생할 수 있다:
a) 디바이스 단자 패드(14)의 수는 패키지 단자 패드(14a, 14b)의 수보다 더 많다. 결과는 어떤 디바이스 단자 패드들(14)의 어느 하나가 패키지 단자 패드들(17a, 17b)로의 접속을 가지지 않거나, 또는 그렇지 않으면, 때때로 하나 초과의 디바이스 단자 패드(14)가 공통 패키지 단자 패드(17a, 17b)로의 접속(21)을 가진다는 것이다.
b) 디바이스 단자 패드(14)의 수는 패키지 단자 패드들(17a, 17b)의 수와 동일하다. 패키지 단자 패드들(17a, 17b)에 대한 디바이스 단자 패드들(14)의 일대일 연관성이 있을 수 있다.
c) 디바이스 단자 패드(14)의 수는 패키지 단자 패드(17a, 17b)의 수보다 더 적다. 결과는 패키지 단자 패드들(17a, 17b)이 디바이스 단자 패드들(14)로의 접속 없이 유지되거나, 하나 초과의 패키지 단자 패드(17a, 17b)가 공통 디바이스 단자 패드(14)로의 접속을 가진다는 것이다.
패키지 단자 패드들(17a, 17b)은 패키지 단자 패드들(17a, 17b)의 크기 및 패키지 단자 패드들(17a, 17b) 사이의 거리가 기술적 표준화들을 준수할 수 있도록 기하학적으로 배열된다. 예시적으로, 포일-기반 패키지는 쿼드 평판 무도선 - QFN - 패키지 또는 표면 장착 디바이스 - SMD - 패키지가 되도록 구현될 수 있다.
도 5에서 보여질 수 있는 바와 같이, 복수의 패키지 단자 패드들(17a, 17b)은 전자 디바이스(13)로부터 횡방향으로 떨어져서 이격될 수 있고, 여기서, 복수의 패키지 단자 패드들의 개별적인 패키지 단자 패드들(17a, 17b)은 듀얼-인-라인 구성의 의미에서, 정밀하게 2 개의 행(row)들(51, 52)을 따라 배열되고, 여기서, 정밀하게 2 개의 행들(51, 52)은 전자 디바이스(13) 주위에서 횡방향으로 통과하는, 전자 디바이스(13)의 2 개의 대향하는 면들(53, 54)을 따라 배열된다. 정밀하게 2 개의 행들(51, 52)은 바람직하게는, 전자 디바이스(13)의 횡방향 둘레 면들(53, 54)에 대해 평행하다. 듀얼-인-라인 배열은 결과적으로, 패키지(10)의 대향하는 윤곽 영역들(50)에서의 패키지 단자 패드들(17a, 17b)의 정밀하게 2 개의 행들(51, 52)을 포함한다.
도 5에서 도시된 이 실시예는 이전에 설명된 3 차원 리세스(18)를 또한 포함하고, 3 차원 리세스(18) 내에서, 전자 디바이스(13)가 배열된다. 그러나, 도 5는 상면도이므로, 이 리세스(18)는 도 5에서 직접적으로 보여지지 않을 것이다.
3 차원 리세스(18)는 패키지 단자 패드들(17a, 17b) 영역과 전자 디바이스(13) 영역 사이의 영역에 위치된다. 바람직하게는, 오직 직선 절곡 라인들, 바람직하게는, 평행 절곡 라인들이 있다.
도 6은 포일-기반 패키지(10)를 제조하기 위한 발명의 방법의 개략적인 블록도를 도시한다.
블록(601)에서는, 포일 기판(11)이 제공되고, 전기적 전도성 층(12)은 포일 기판(11)의 하나의 면(111) 상에서 배열된다.
블록(602)에서는, 적어도 하나의 디바이스 단자 패드(14)를 포함하는 디바이스 단자 면(15)을 포함하는 전자 디바이스(13)가 제공된다.
블록(603)에서는, 전자 디바이스(13)가 전자 디바이스(13)의 디바이스 단자 면(15)이 전기적 전도성 층(21)과 대향하게 배열되도록, 비-본드-와이어 플립-칩 장착 기술로 전기적 전도성 층(21) 상에서 장착된다.
블록(604)에서는, 전기적 전도성 층(21)이 결과가 적어도 하나의 패키지 단자 패드(17a, 17b)와 전기적 전도성 층(21) 사이의 신호 경로(31)가 되도록, 그리고 전자 디바이스(13)가 적어도 하나의 패키지 단자 패드(17a, 17b)에 의해 전자 디바이스(13)와 대면하는 포일 기판(11)의 면으로부터 전기적으로 접촉가능하게 되도록 패키지(10)와 전기적으로 접촉하기 위하여, 패키지 단자 면(16) 상에서 배열된 복수의 패키지 단자 패드들(17a, 17b)의 적어도 하나의 패키지 단자 패드(14)에 의해 접촉되고, 여기서, 포일 기판(11)은 제1 포일 평면(E1)을 따라 연장되고 적어도 하나의 패키지 단자 패드(17a, 17b)가 배열되는 제1 포일 부분(A1)을 포함하고, 여기서, 포일 기판(11)은 제1 포일 평면(E1)에 대해 평행한 제2 포일 평면(E2)을 따라 연장되고 전자 디바이스(13)가 배열되는 제2 포일 부분(A2)을 포함한다.
블록(605)에서는, 제1 포일 부분(A1) 및 제2 포일 부분(A2)이 서로에 대해 오프셋되고 적어도 하나의 전자 디바이스(13)가 리세스(18) 내에서 배열되는 리세스(18)를 형성하도록, 영구적인 변형이 포일 기판(11)으로 도입된다.
블록(606)에서는, 주조 화합물(19)이 복수의 패키지 단자 패드들(17a, 17b)을 포위하고 적어도 하나의 전자 디바이스(13)를 커버하고 환경으로부터 전자 디바이스(13)를 분할하도록, 주조 화합물(19)은 제1 포일 부분(A1)과 제2 포일 부분(A2) 사이에서 적용된다.
바람직하게는, 이 방법은 롤-투-롤(roll-to-roll) 방법으로서 실행될 수 있고, 여기서, 포일 기판(11)은 롤 상으로 감겨지고, 감기지 않고 구비되고 완성된 포일-기반 패키지(10)는 구비된 후에, 롤을 형성하기 위하여 다시 감긴다.
여기에서 설명된 플렉서블 포일-기반 패키지(10)는 기존의, 특히, 강성 패키지 형태들에 비해 수 많은 장점들을 나타낸다.
포일-기반 패키지(10)는 포일-기반 패키지(10)가 야기되는 파괴 없이, 그리고 특히, 전자 디바이스(13)에 대한 손상 없이 절곡가능하댜는 점에서 신축적이고, 여기서, 절곡 반경 RB은 포일-기반 패키지(10)의 두께 DP보다 적어도 100 배만큼 더 크다. 대체로, 예를 들어, 대략 50 ㎛의 두께를 가지는 초박형 반도체 칩들과 같은 초박형 전자 디바이스들(13)은 파괴 없이 이러한 절곡을 견딜 수 있으므로, 초박형 3D 플렉스-포일 패키지(10)는 중간의 절곡을 허용한다.
초박형 3D 플렉스-포일 패키지를 이용하면, 예를 들어, 50 ㎛ 내지 150 ㎛의 범위인 전체적인 높이가 달성될 수 있고, 즉, 포일-기반 패키지(10)의 두께 DP는 50 ㎛ 내지 150 ㎛ 사이일 수 있다.
전자 디바이스(13)(칩)는 환경적 영향들이 한편으로 오직 강력하게 감소된 방식으로, 칩(13)에 대해 작용하고, 다른 한편으로, 기능적으로 중간의 절곡 응력으로, 칩(13)에 작용하는 기계적 응력이 칩 파괴가 없을 정도로 아주 작도록, 포일 기판(11)과 내장 층(19)(주조 화합물) 사이에서 통합될 수 있다.
3D 플렉스-포일 패키지(10)에서는, 예를 들어, 칩들과 같은 몇몇 전자 디바이스들(13)이 전도성 트레이스들에 의해 패키지(10) 내에서 서로 사이에 접속될 수 있다. 모든 디바이스 단자 패드들(14)(IC 패드들)의 적어도 일부는 또한, 외부 패키지 단자 패드들(17a, 17b)에 접속될 수 있다.
제조 시퀀스는 내장 재료(19)의 외부 표면 상에서 임의의 화학적 프로세스 단계들을 요구하지 않고, 이것은 산 또는 염기 프로세스 화학물질들을 함유하는 프로세스 화학물질들이 내장 재료(19)에 대해 작용할 때에 특정한 장점이 있다.
여기에서 개시된 포일-기반 패키지는 다음의 실시예들에서 추가적으로 실현될 수 있고, 여기서, 이하에서 언급된 예들은 본원에서 설명된 포일-기반 패키지의 다른 실시예들과 모두 조합될 수 있다:
제1 실시예에 따르면, 표면 장착을 위한 포일-기반 패키지가 제안되고, 포일-기반 패키지는 적어도 하나의 포일 기판, 적어도 하나의 전자 디바이스, 및 전자 디바이스와 포일 기판 사이에서 배열된 제1 전기적 전도성 층을 포함하고, 제1 전기적 전도성 층은 전자 디바이스와 대면하는 포일 기판의 면에 도포되고, 전자 디바이스가 전자 디바이스와 대면하는 포일 기판의 면으로부터 전기적으로 접촉가능하도록 포일-기반 패키지를 표면 장착하기 위하여, 전자 디바이스를 전기적 전도 방식으로, 패키지 단자 면의 외부로 안내된 적어도 하나의 단자 패드에 접속시킨다.
제2 실시예에 따르면, 본원에서 설명된 실시예들 중의 임의의 것에 따른 포일-기* 패키지가 제안되고, 여기서, 전자 디바이스는 포일 재료를 포함하는 박형 유리 또는 전자 칩, 또는 반도체 재료를 포함하는 반도체 칩이거나, 전자 디바이스는 센서 기능을 제공하도록 구현된 포일 엘리먼트이다.
제3 실시예에 따르면, 본원에서 설명된 실시예들 중의 임의의 것에 따른 포일-기* 패키지가 제안되고, 여기서, 전자 디바이스는 인터디지털 커패시터 패턴들, 전류계측 전극들, 저항 미앤더들, 광-감지 및/또는 습도-감지 및/또는 가스-감지 및/또는 pH-감지 층들, 및/또는 바이오분석 층들의 그룹으로부터의 적어도 하나의 엘리먼트를 포함한다.
제4 실시예에 따르면, 본원에서 설명된 실시예들 중의 임의의 것에 따른 포일-기* 패키지가 제안되고, 여기서, 적어도 하나의 단자 패드는 표면 코팅 층을 포함한다.
제5 실시예에 따르면, 본원에서 설명된 실시예들 중의 임의의 것에 따른 포일-기* 패키지가 제안되고, 여기서, 포일 기판은 폴리이미드 층, 폴리에틸렌 나프탈레이트 층, 폴리에틸렌 테레프탈레이트 층, 및/또는 폴리카보네이트 층을 포함한다.
제6 실시예에 따르면, 본원에서 설명된 실시예들 중의 임의의 것에 따른 포일-기* 패키지가 제안되고, 여기서, 전자 디바이스는 전기적 전도성 솔더 접속에 의해, 또는 이방성 전기적 전도성 접착제를 포함하는 접착제 접속에 의해 제1 전기적 전도성 층에 전기적으로 접속된다.
제7 실시예에 따르면, 이전에 설명된 실시예들 중의 임의의 것에 따른 포일-기* 패키지가 제안되고, 여기서, 제1 포일 부분 및 제2 포일 부분은 서로에 대해 평행하다.
제8 실시예에 따르면, 본원에서 설명된 실시예들 중의 임의의 것에 따른 포일-기* 패키지가 제안되고, 여기서, 포일-기반은 전자 디바이스가 적어도 부분적으로 이 개구부를 통해 환경과 접촉하게 될 수 있도록, 포일 기판을 통해 전자 디바이스로 완전히 연장되는 개구부를 포함하고, 그리고 여기서, 전자 디바이스는 환경에서 존재하는 매체와의 접촉에 기초한 센서 기능성을 제공하도록 구현된 센서 부분을 포함하고, 여기서, 개구부는 센서 부분이 이 개구부를 통해 환경에서 존재하는 매체와 접촉하게 될 수 있도록, 적어도 센서 부분을 노출시킨다.
제9 실시예에 따르면, 제8 실시예에 따른 포일-기반 패키지가 제안되고, 여기서, 센서 층은 액체 또는 가스를 검출하거나 입사 광을 검출하기 위한 적어도 하나의 센서를 포함한다.
제10 실시예에 따르면, 제8 또는 제9 실시예에 따른 포일-기반 패키지가 제안되고, 여기서, 개구부는 제1 및/또는 제2 포일 평면에 대해 수직으로 포일 기판을 통해 연장된다.
제11 실시예에 따르면, 제8, 제9, 또는 제10 실시예에 따른 포일-기반 패키지가 제안되고, 여기서, 개구부는 전자 디바이스의 풋프린트(footprint) 내에서 배열된다. 예를 들어, 상면도에서 가시적인 전자 디바이스의 외부 윤곽들은 풋프린트로서 지칭된다.
위에서 설명된 실시예들은 본 발명의 원리들의 예시를 단지 표현한다. 본원에서 설명된 배열들 및 세부사항들의 수정들 및 변동들은 당해 분야의 통상의 기술자들에게 자명할 것이라는 것이 이해되어야 한다. 그러므로, 발명은 실시예들의 설명 및 논의를 이용하여 제시되고 있는 특정 세부사항들이 아니라, 뒤따르는 청구항들의 범위에 의해 전적으로 제한되도록 의도된다.

Claims (20)

  1. 플렉서블 포일-기반 패키지(flexible foil-based package)(10)로서,
    플렉서블 포일 기판(11) 상에서 배열된 전기적 전도성 층(12)을 가지는 적어도 하나의 상기 플렉서블 포일 기판(11) - 상기 플렉서블 포일 기판(11)은 130 ㎛ 미만의 포일 층 두께 DF를 포함함 -,
    적어도 하나의 디바이스 단자 패드(14)를 포함하는 디바이스 단자 면(device terminal side)(15)을 가지는 적어도 하나의 전자 디바이스(13),
    플렉서블 포일-기반 패키지(10)와 전기적으로 접촉하기 위하여 패키지 단자 면(package terminal side)(16) 상에 배열된 복수의 패키지 단자 패드들(17a, 17b), 및
    적어도 부분적으로 상기 복수의 패키지 단자 패드들(17a, 17b)을 밀봉하고, 상기 적어도 하나의 전자 디바이스(13)를 커버하고, 환경으로부터 상기 적어도 하나의 전자 디바이스(13)를 분할하는, 제1 포일 부분(A1)과 제2 포일 부분(A2) 사이에서 배열된 주조 화합물(casting compound)(19)을 포함하며,
    상기 전자 디바이스(13)는 상기 전자 디바이스(13)의 상기 디바이스 단자 면(15)이 상기 전기적 전도성 층(12)과 대향하게 배열되도록, 플립-칩 장착 기술에서 본드 와이어 없이 상기 전기적 전도성 층(12) 상에서 장착되고,
    적어도 하나의 패키지 단자 패드(17a, 17b) 및 상기 전기적 전도성 층(12) 및 상기 적어도 하나의 디바이스 단자 패드(14) 사이의 신호 경로(31)가 되도록, 그리고 상기 전자 디바이스(13)가 상기 적어도 하나의 패키지 단자 패드(17a, 17b)에 의해 상기 전자 디바이스(13)와 대면하는 상기 플렉서블 포일 기판(11)의 면(side)(111)으로부터 전기적으로 접촉가능하게 되도록, 상기 적어도 하나의 패키지 단자 패드(17a, 17b)가 상기 전기적 전도성 층(12)과 접촉하며,
    상기 플렉서블 포일 기판(11)은 상기 적어도 하나의 패키지 단자 패드(17a, 17b)가 위치되는 제1 포일 부분(A1)을 포함하고, 상기 플렉서블 포일 기판(11)은 상기 전자 디바이스(13)가 배열되는 제2 포일 부분(A2)을 포함하고, 상기 제1 포일 부분(A1)은 제1 포일 평면(E1)을 따라 연장되고, 상기 제2 포일 부분(A2)은 상기 제1 포일 평면(E1)에 대해 평행한 제2 포일 평면(E2)을 따라 연장되고, 상기 제1 포일 평면(E1) 및 상기 제2 포일 평면(E2)은 상기 플렉서블 포일 기판(11)이 상기 적어도 하나의 전자 디바이스(13)가 리세스(18) 내에서 배열되는 상기 리세스(18)를 형성하도록 서로에 대해 오프셋되는, 플렉서블 포일-기반 패키지(10).
  2. 제1항에 있어서,
    상기 전기적 전도성 층(12)은 20 ㎛ 미만의 층 두께 DL를 포함하는, 플렉서블 포일-기반 패키지(10).
  3. 제1항에 있어서,
    상기 플렉서블 포일 기판(11)의 상기 제1 포일 부분(A1) 및 상기 제2 포일 부분(A2), 및 상기 제1 및 제2 포일 부분들(A1, A2)을 접속하는 상기 플렉서블 포일 기판(11)의 접속 부분(A3)은 필수적으로 일정한 층 두께를 포함하거나, 상기 제1 포일 부분(A1) 및 상기 제2 포일 부분(A2)은 각각 상이한 층 두께들을 포함하는, 플렉서블 포일-기반 패키지(10).
  4. 제1항에 있어서,
    상기 리세스(18)는, 상기 전자 디바이스(13)로부터 관측될 때, 결과가 상기 전자 디바이스(13)와 대면하는 상기 플렉서블 포일 기판(11)의 면(side)(111) 상에서 3 차원 압입부(indentation)가 되도록, 상기 플렉서블 포일 기판(11)을 향하는 방향으로 연장되고, 상기 전자 디바이스(13)는 상기 압입부에서 배열되는, 플렉서블 포일-기반 패키지(10).
  5. 제1항에 있어서,
    상기 전자 디바이스(13)는 상기 디바이스 단자 면(15)과 대향하도록 배열된 디바이스 표면(131)을 포함하고, 상기 디바이스 표면(131)은 상기 적어도 하나의 패키지 단자 패드(17a, 17b)의 패키지 단자-면 접촉 영역(20)에 의해 정의된 레벨(33)에서 또는 그 레벨(33) 아래에서 배열되는, 플렉서블 포일-기반 패키지(10).
  6. 제1항에 있어서,
    상기 적어도 하나의 패키지 단자 패드(17a, 17b)는 상기 플렉서블 포일 기판(11)으로부터 멀어지는 단자 영역(20)을 포함하고, 상기 주조 화합물(19)은 상기 제1 포일 부분(A1)에서 배열된 상기 적어도 하나의 패키지 단자 패드(17a, 17b)의 상기 단자 영역(20)과 상기 제2 포일 부분(A2)에서 배열된 상기 전자 디바이스(13) 사이의 높이에서의 차이 ΔH를 보상하도록 구성되는, 플렉서블 포일-기반 패키지(10).
  7. 제6항에 있어서,
    상기 주조 화합물(19)은 상기 적어도 하나의 패키지 단자 패드(17a, 17b)의 상기 단자 영역(20)과 동일평면(flush)이거나, 상기 복수의 패키지 단자 패드들의 개개의 복수의 단자 영역들과 동일평면(flush)인, 플렉서블 포일-기반 패키지(10).
  8. 제1항에 있어서,
    습도에 대하여 또는 전자기적 방사에 대하여 보호하기 위한 장벽 코팅(21)은 상기 전자 디바이스(13)로부터 멀어지는 상기 플렉서블 포일 기판(11)의 면(112) 상에서 배열되는, 플렉서블 포일-기반 패키지(10).
  9. 제1항에 있어서,
    재료 층(25)이 상기 전자 디바이스로부터 멀어지는 상기 플렉서블 포일 기판(11)의 면(112) 상에서 배열되고, 상기 재료 층(25)은 상기 전자 디바이스(13)로부터 멀어지는 상기 플렉서블 포일 기판(11)의 면(112)과 대면하는 제1 면(251)을 포함하고, 상기 재료 층(25)은 상기 전자 디바이스(13)로부터 멀어지는 상기 플렉서블 포일 기판(11)의 면(112)으로부터 멀어지는 제2 면(252)을 포함하고, 상기 재료 층(25)의 상기 제2 면(252)은 평면형 표면을 포함하는, 플렉서블 포일-기반 패키지(10).
  10. 제1항에 있어서,
    상기 플렉서블 포일-기반 패키지(10)는 상기 전자 디바이스(13)가 적어도 부분적으로, 개구부(40)를 통해 환경과 접촉하게 될 수 있도록, 상기 플렉서블 포일 기판(11)을 통해 상기 전자 디바이스(13)로 완전히 연장되는 상기 개구부(40)를 포함하는, 플렉서블 포일-기반 패키지(10).
  11. 제10항에 있어서,
    상기 전자 디바이스(13)는 환경에서 존재하는 매체로 접촉하는 것에 기초하여 센서 기능성을 제공하도록 구성된 센서 부분(41)을 포함하고, 상기 개구부(40)는 상기 센서 부분(41)이 이 개구부(40)를 통해 상기 환경에서 존재하는 매체와 접촉하게 될 수 있도록, 적어도 상기 센서 부분(41)을 노출시키는, 플렉서블 포일-기반 패키지(10).
  12. 제10항에 있어서,
    상기 개구부(40)는 상기 패키지 단자 면(16)과 대향하도록 상기 플렉서블 포일-기반 패키지(10)의 면 상에서 배열되는, 플렉서블 포일-기반 패키지(10).
  13. 제10항에 있어서,
    재료 층(43)이 상기 플렉서블 포일 기판(11)을 통해 연장되는 상기 개구부(40)의 횡방향 측벽들(44)에서 배열되는, 플렉서블 포일-기반 패키지(10).
  14. 제1항에 있어서,
    상기 플렉서블 포일-기반 패키지(10)는 상기 플렉서블 포일-기반 패키지(10)가 파괴가 야기되지 않고 상기 전자 디바이스(13)에 대한 손상 없이 절곡가능하도록(bendable) 신축적(flexible)이고,
    절곡 반경(bending radius) RB는 상기 플렉서블 포일-기반 패키지(10)의 두께 DP보다 적어도 100 배만큼 더 큰 것인, 플렉서블 포일-기반 패키지(10).
  15. 제1항에 있어서,
    상기 플렉서블 포일-기반 패키지(10)는 쿼드 평판 무도선(Quad Flat No Leads) - QFN - 패키지 또는 표면 장착 디바이스(Surface Mount Device) - SMD - 패키지로서 구현되는, 플렉서블 포일-기반 패키지(10).
  16. 제1항에 있어서,
    상기 복수의 패키지 단자 패드들(17a, 17b)은 상기 전자 디바이스(13)로부터 횡방향으로 떨어져서 이격되고, 상기 복수의 패키지 단자 패드들(17a, 17b)의 개별적인 패키지 단자 패드들(17a, 17b)은 듀얼-인-라인 구성의 의미에서, 정밀하게 2 개의 행(row)들(51, 52)을 따라 배열되고, 상기 정밀한 2 개의 행들(51, 52)은 상기 전자 디바이스(13)를 횡방향으로 두르는 상기 전자 디바이스(13)의 2 개의 대향하는 면들(sides)(53, 54)을 따라 배열되는,플렉서블 포일-기반 패키지(10).
  17. 플렉서블 포일-기반 패키지(10)를 제조하는 방법으로서,
    130 ㎛ 미만의 전체적인 두께 DP를 가지는 플렉서블 포일 기판(flexible foil substrate)(11)을 제공하고, 상기 플렉서블 포일 기판(11)의 제1 면(111) 상에서 전기적 전도성 층(12)을 배열하는 단계,
    적어도 하나의 디바이스 단자 패드(14)를 포함하는 디바이스 단자 면(15)을 가지는 전자 디바이스(13)를 제공하는 단계,
    상기 전자 디바이스(13)의 상기 디바이스 단자 패드(15)가 상기 전기적 전도성 층(12)과 대향하게 배열되도록, 플립-칩 장착 기술에서 본드 와이어 없이 상기 전기적 전도성 층(12) 상에 상기 전자 디바이스(13)를 장착하는 단계,
    결과가 적어도 하나의 패키지 단자 패드(17a, 17b) 및 상기 전기적 전도성 층(10) 및 상기 적어도 하나의 디바이스 단자 패드(14) 사이의 신호 경로(31)가 되도록, 그리고 상기 전자 디바이스(13)가 상기 적어도 하나의 패키지 단자 패드(17a, 17b)에 의해 상기 전자 디바이스(13)와 대면하는 상기 플렉서블 포일 기판(11)의 면(111)으로부터 전기적으로 접촉가능하게 되도록, 상기 플렉서블 포일-기반 패키지(10)와 전기적으로 접촉하기 위하여, 패키지 단자 면(16) 상에서 배열된 복수의 패키지 단자 패드들로부터의 상기 적어도 하나의 패키지 단자 패드(17a, 17b)에 의해 상기 전기적 전도성 층(12)과 접촉시키는 단계 - 상기 플렉서블 포일 기판(11)은, 제1 포일 평면(E1)을 따라 연장되고 상기 적어도 하나의 패키지 단자 패드(17a, 17b)가 위치는 제1 포일 부분(A1)과, 상기 제1 포일 평면(E1)에 평행한 제2 포일 평면(E2)을 따라 연장되고 상기 전자 디바이스(13)가 위치되는 제2 포일 부분(A2)을 포함함-,
    상기 제1 포일 부분(A1) 및 제2 포일 부분(A2)이 서로에 대해 오프셋되고 상기 적어도 하나의 전자 디바이스(13)가 리세스(18) 내에서 배열되는 상기 리세스(18)를 형성하도록, 영구적인 변형을 상기 플렉서블 포일 기판(11)에 도입하는 단계, 및
    주조 화합물(19)이 상기 복수의 패키지 단자 패드들(17a, 17b)을 밀봉하고, 상기 적어도 하나의 전자 디바이스(13)를 커버하고, 환경으로부터 상기 적어도 하나의 전자 디바이스(13)를 분할하도록, 상기 주조 화합물(19)을 상기 제1 포일 부분(A1)과 상기 제2 포일 부분(A2) 사이에서 적용하는 단계를 포함하는, 플렉서블 포일-기* 패키지(10)의 제조방법.
  18. 제17항에 있어서,
    상기 방법은 롤-투-롤(roll-to-roll) 방법으로서 구현되는, 플렉서블 포일-기* 패키지(10)의 제조방법.
  19. 제1항에 있어서,
    상기 전자 디바이스(13)는 60 ㎛ 미만의 엘리먼트 두께 DC를 포함하는, 플렉서블 포일-기반 패키지(10).
  20. 제1항에 있어서,
    상기 플렉서블 포일-기반 패키지(10)는 300 ㎛ 미만의 전체적인 두께 DP를 포함하는, 플렉서블 포일-기반 패키지(10).
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