CN111627884A - 3d柔性箔封装 - Google Patents

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Abstract

本发明涉及一种箔基封装件(10)，包括在其上布置有导电层(12)的至少一个箔基底(11)，具有包括至少一个器件端子焊盘(14)的器件端子焊盘(15)的至少一个电子器件(13)，以及被布置在封装端子侧(16)上的多个封装端子焊盘(17a，17b)。箔基底(11)包括第一箔部分(A1)和第二箔部分(A2)，第一箔部分(A1)沿着第一箔平面(E1)延伸，以及第二箔部分(A2)沿着平行于第一箔平面(E1)的第二箔平面(E2)延伸，第一箔平面(E1)和第二箔平面(E2)相对于彼此偏移，使得箔基底(11)形成至少一个电子器件(13)被布置在其内的凹部(18)。

Description

3D柔性箔封装
技术领域
本发明涉及一种用于电子器件的箔基封装，以及具体地涉及一种包括凹部的超薄3D柔性箔封装，其中电子器件至少部分地被布置在该凹部中。
背景技术
如今，在市场上可以获得大量具有标准化封装的电子器件。其中例如SMD(表面安装器件)封装或QFN(四方扁平无引线)封装、以及许多其他标准化形式。例如，对于SMD封装，存在用于关于宽度、长度和高度限定封装件的几何形状的标准化。另外，限定电接触焊盘(SMD焊盘)的几何形状，例如，其中信号路径从系统环境(如印刷电路板)经过到达内部半导体器件(如芯片)。
为了确保信号路径的兼容性，在不同制造商的SMD器件的功能相同的情况下，SMD焊盘的顺序和几何位置应符合标准化的限定。
半导体器件(如芯片)的第二个演变是增加IC(集成电路)接触焊盘的数量，部分增加到超过每个芯片数百个，其中IC焊盘的几何尺寸和IC焊盘之间的距离减小。IC焊盘尺寸和它们之间的距离的总和被称为焊盘间距。
即使利用最现代化的引线键合技术，在非常小的空间中包括IC焊盘的这种半导体芯片的电接触也变得越来越困难。同时，必须散掉大量的热量并且传送更高的电流。附加地，随着信号带宽的增加，键合线部分地与相邻的键合线相互作用而导致信号形状的衰减或改变，彼此之间的相互定位由于精密键合机器并非没有公差。
在高级封装的情况下，应满足由工业和市场施加的要求，这些要求是不断减小电子组装件的尺寸，尤其是减小其结构高度，并且同时还要提高其性能、降低成本。
如今，例如在市场上可以获得带端子引脚或不带端子引脚的SMD类型。不带端子引脚的SMD封装的特征在于，电接触焊盘不会明显突出封装本体之外。
这种标准化封装的共同特征是封装高度经常大于300μm，并且封装没有展现出任何可观的柔性。
在现有技术中，对于晶圆级封装形式的SMD(如晶圆级芯片规模封装WL-CSP或扇出晶圆级封装)，存在可替换方法，否则通过倒装芯片组装增加集成密度。倒装芯片是一个总称，用于表示芯片表面与面对基底表面的IC焊盘组装在一起。在标准SMD封装中，例如，Si芯片表面被组装以便背对引线框架基底。在CSP中，器件被形成，其顶视图与Si芯片区域很大程度上相同。
在用于倒装芯片组装的最新方法和技术中，存在专门针对安装(倒装芯片键合机)和如ACA(各向异性导电胶)或ACF(各向异性导电胶膜)的材料进行优化的机器。
附加地，现有技术包含诸如BGA(球栅阵列)的术语，从球到球的网格尺寸在500μm的范围内。这种封装的厚度(高度)大于300μm。
发明内容
因此，期望提供一种封装，其封装高度被降低到迄今为止使用标准化封装(例如SMD或QFN封装)尚未提供的水平，并且仍保持与其他标准化参数(如常规SMD标准参数)的兼容性。
附加地，期望提供一种薄封装，使得包括在其上安装有封装的系统基底展现出一定的柔性或弯曲特性，这与印刷电路板上的具有标准化封装(例如，SMD或QFN封装)的系统中目前所实现的相比有所改善。术语柔性是指形状从平面区域朝向圆柱曲面的变化，而不是圆顶状的变形。例如，该圆柱曲面发生在智能卡的柔性规格中。
为了追求超薄封装(总厚度<150μm)的目标以及关于制造成本与已建立的封装制造竞争的附加方法要求，期望的是更少的加工步骤、使成本降低的加工步骤的有效排序和材料。
另一个目的是在整个制造工艺中避免在制造技术方面高度专业化的层和结构。
因此，提出一种包括权利要求1的特征的箔基封装。该箔基封装的实施例和其他有利方面是各个从属权利要求的主题。
本发明的箔基封装包括至少一个箔基底，箔基底包括被布置在其上的导电层。附加地，箔基封装包括至少一个电子器件，电子器件包括器件端子侧，器件端子侧包括至少一个器件端子焊盘。电子器件以倒装芯片安装技术在没有键合线的情况下被安装在导电层上，使得电子器件的器件端子侧被布置为与导电层相对。另外，箔基封装包括被布置在封装端子侧上的多个封装端子焊盘，用于电接触封装，其中至少一个封装端子焊盘与导电层接触，使得结果是在至少一个封装端子焊盘和导电层以及至少一个器件端子焊盘之间形成信号路径，从而使得电子器件从箔基底的面对电子器件的那侧通过至少一个封装端子焊盘是可电接触的。根据本发明，箔基底包括至少一个封装端子焊盘所布置于的第一箔部分。另外，箔基底包括电子器件所布置于的第二箔部分，第一箔部分沿着第一箔平面延伸，第二箔部分沿着平行于第一箔平面的第二箔平面延伸。第一箔平面和第二箔平面相对于彼此偏移，使得结果是在箔基底中形成至少一个电子器件位于其内的凹部。铸造复合物被布置在第一箔部分和第二箔部分之间，铸造复合物包围多个封装端子焊盘，并且覆盖至少一个电子器件而将其与环境分开。
这意味着提供一种封装，该封装符合常规标准，并且同时与目前可用的封装相比包括显著降低的结构高度。这可以由于封装的层设置中的减小的层厚度而实现，并且特别地由于箔形式的特殊基底得以实现，从而附加地使整个封装是柔性的。
实施例提供包括小于130μm的箔层厚度DF的箔基底。可替换地或附加地，其他实施例提供包括小于20μm的层厚度DL的第一导电层。可替换地或附加地，其他实施例提供包括小于60μm的元件厚度DC的电子器件。可替换地或附加地，其他实施例提供包括小于300μm的总厚度DP的箔基封装。
附图说明
一些实施例在附图中示例性地示出并且将在下面进行讨论，其中：
图1是根据实施例的箔基封装的示意性截面侧视图，
图2A-图2G是根据实施例的用于示出箔基封装的制造方法的示意性截面侧视图，
图3是根据实施例的箔基封装的示意性截面侧视图，
图4A-4C是根据实施例的包括介质进入开口的箔基封装的示意性截面侧视图，
图5是根据实施例的箔基封装的形貌的实施例的顶视图，以及
图6是根据实施例的用于制造箔基封装的方法的框图。
具体实施方式
下面将参考附图更详细地描述实施例，其中具有相同或相似功能的元件具有相同的附图标记。
框图中示出的方法步骤以及结合框图讨论的方法步骤也可以以与所示出或描述的顺序不同的顺序执行。附加地，与装置的某个特征有关的方法步骤与该装置的该特征可互换，反之亦然。
附加地，这里使用SMD封装或QFN封装的示例示例性地描述标准化封装。但是，本发明还涉及符合其他标准化的封装形式。
本发明的箔基封装也称为箔封装、柔性箔封装或3D柔性箔封装。另外，术语“封装”和“外壳”被用作同义词。当涉及箔基封装时，术语“超薄”指的是小于300μm的厚度，优选小于200μm的厚度，甚至更优选小于150μm的厚度。该厚度对应于垂直于箔基底的延伸的主要方向或垂直于箔平面的箔基封装的层厚度设置。就本发明而言，层厚度小于130μm的基底也称为箔基底。
芯片或半导体芯片被提及为电子器件13的非限制性示例。说明书文本示例性地提及嵌入到柔性箔封装中的芯片。术语“芯片”涵盖包括硅材料、其他半导体基底、薄玻璃或箔材料的实施方式。特别地，不可忽视的是，箔器件可以代替“芯片”存在，箔器件可选地还可以提供传感器功能。
箔基底上的传感器功能的非限制性示例可以是交叉指型电容器图案、电流型电极、蜿蜒状电阻、光敏层、湿度敏感层、气体敏感层、pH敏感层或生物分析层。
例如为25μm的箔厚度是在被称为“薄芯片”的限定范围内。由于箔芯片上的图案的制造要求可能与封装制造的制造要求不同，因此将箔芯片嵌入到柔性封装中确实是明智的。
图1示出根据第一实施例的箔基封装10的示意性截面图。箔基封装10包括至少一个箔基底11。箔基底包括第一侧111和相对布置的第二侧112。导电层12被布置在箔基底11上，更准确地在箔基底11的第一侧111上。导电层12包括导电材料。导电层12可以示例性地是金属化层。
术语“导电层”和“金属化层”不同在于，金属化层由金属材料(如铝、铜、铬、镍、金)组成，而导电层可以包含材料复合物的电有限低电阻颗粒(如膏体材料的银颗粒或由具有导电表面涂层的不导电或导电差的材料制成的μm范围内的球体)。在本公开的意义上，术语“导电层”形成用于两种变型的通用术语，即，既用于导电层和金属化层两者。
箔基封装10包括至少一个电子器件13。电子器件13可以例如是有源或无源电子器件。示例性地，电子器件13可以是半导体芯片。电子器件13包括器件端子侧15。器件端子侧15包括至少一个器件端子焊盘14用于电接触电子器件13。
电子器件13以倒装芯片安装技术在没有键合线的情况下被安装在导电层12上，使得电子器件13的器件端子侧15被布置为与导电层12相对。
箔基封装10包括封装端子侧16，箔基封装10从封装端子侧16是可电接触的。多个封装端子焊盘17a、17b被布置在封装端子侧16上。封装端子焊盘17a、17b用于电接触封装10和/或电子器件13。这里，至少一个封装端子焊盘17a与导电层12接触，结果是在至少一个封装端子焊盘17a和导电层12以及至少一个器件端子焊盘14之间形成信号路径。因此，电子器件13从箔基底11的面对电子器件13的第一侧111通过至少一个封装端子焊盘17a是可电接触的。
封装端子焊盘17a、17b包括端侧端子或接触区域20。为了改善接触，对这些接触区域20进行表面处理是可想到的。
箔基底11包括至少一个封装端子焊盘17a所布置于的第一箔部分A1。箔基底11包括电子器件13所布置于的第二箔部分A2。在这里示出的示例中，箔基底11包括两个第一箔部分A1，这两个第一箔部分A1分别位于箔基底11的相对的横向外侧。至少一个封装端子焊盘17a、17b被布置在两个第一箔部分A1中的每个处。第二箔部分A2在空间上被布置在两个第一箔部分A1之间。
第一箔部分A1沿着第一箔平面E1延伸。第二箔部分A2沿着平行于第一箔平面E1的第二箔平面E2延伸。因此，第一箔平面E1和第二箔平面E2相对于彼此偏移并平行地间隔开。这意味着箔基底11形成至少一个电子器件13被布置在其内的凹部18。
可以认识到的是，箔基底11的第一箔部分A1和第二箔部分A2以及箔基底11的连接第一箔部分A1和第二箔部分A2的连接部分A3包括基本不变的层厚度。例如当第二箔部分A2由于变形而变薄时，可替换的实施例提供第一箔部分A1和第二箔部分A2包括不同的层厚度。
另外，箔基封装10包括被布置在第一箔部分A1和第二箔部分A2之间的铸造复合物19。铸造复合物19至少部分地包围多个封装端子焊盘17a、17b。优选地，除了在封装端子侧16上的表面或端子或接触区域20之外，铸造复合物19在横向上完全地包围封装端子焊盘17a、17b。另外，铸造复合物19覆盖至少一个电子器件13，优选完全地覆盖，以及将电子器件13与环境分开。
可以以薄层技术执行的设置导致超薄的箔基封装10，超薄的箔基封装10是柔性的并且符合常规的标准化。
根据优选实施例，整个箔基封装10可以包括小于300μm的总厚度DP。这提供了整个封装10包括柔性性能并以可弹性变形的方式弯曲的可能性。这里的柔性指的是平面区域的形状朝着圆柱曲面的变化，而不是圆顶状的变形。例如，圆柱曲面包括在智能卡的柔性规格中。
另外，箔基底11可以优选地包括小于130μm的箔层厚度DF。
第一导电层12可以优选地包括小于20μm的层厚度DL。
电子器件13可以优选地包括小于60μm的元件厚度DC。
整个箔基封装10可以包括小于300μm的总厚度DP。
图2A-图2G示出描述如何生产箔基封装10的示例性工艺流程。图2A-图2G仅是示意性的、而不是按比例绘制的，即图并不是如真正的实施方式中那样按几何比例缩放的。为了使层顺序和层彼此之间的边界清楚，以放大的方式示出层厚度。横向尺寸以缩短的方式部分地示出。
图2A示出箔基底11。箔基底11包括第一主侧111和相对布置的第二主侧112。第一导电层12例如通过沉积被施加到第一主侧111的表面上。可以对导电层12进行图案化，从而形成具有电低电阻特性的部分，例如导电迹线图案。在本公开的意义上，“电低电阻”意味着最多在每平方一位数欧姆范围内的数量级，该平方对应于作为导电层的一部分的平方。
可以对导电层12进行图案化，使得结果是信号路径与器件端子焊盘14(IC焊盘)分开(即彼此之间电隔离)，信号路径向外指向箔封装10的边缘。略图的顺序示例性地示出信号路径到达封装边缘的布置。不一定是这种情况，这意味着导电层12可以与封装边缘相距一定距离。
导电层12可以由尺寸范围可能不同的若干层部分组成，其中到箔基底11的边界层可以展现出对导电层12的良好粘附的特性。这里在尺寸范围上不同示例性地意味着40nm的粘合层相对于厚度为400nm或4.000nm的导电层12的关系。这种关系可能经常发生在导电层12的层部分中。
可选地，可以将材料层21施加到箔基底11的相对第二主侧111的表面上。示例性地，可以将具有材料层21的外部涂层施加到箔基底11的与导电层12相对的第二主侧112上，外部涂层由其不受外部影响(如湿度或电磁辐射，如光)的阻隔特性表征。这意味着材料层21可以示例性地被实施为用于防潮或防电磁辐射的阻隔涂层。如果阻隔特性是低电阻电导性，则涂层21可以用作电屏蔽。与电源电压电位无连接的屏蔽仅用作等电位区域或磁屏蔽，而与电源电压电位连接的屏蔽表示交流电场屏蔽。
然而，这里未明确示出的另一示例性实施例在涂层21和导电层12之间提供电连接(通过接触或通孔)。可以存在一个或多个通孔，其中几何位置可以以在导电层12中形成到图案化区域的期望电连接的方式来选择。外部涂层21可以由多个层部分组成，其中可以存在导电层部分和非导电层部分。
总之，图2A示出可以将第一保护层21施加到箔基底11的表面112上(例如，上侧)，并且可以在箔基底11的另一表面111(如下侧)上产生第一导电图案层12(例如金属化层)。这意味着在箔基底11上生成具有数量级大约10μm的值的相对较薄的导电图案层12。在特定的实施例中，大约10μm的数量级示例性地指4μm、或5μm、或6μm、或7μm或8μm、或9μm、或≤12μm。
图2B示出可想到的另一方法步骤，该方法步骤产生多个(在这种情况下示例性地为两个)封装端子焊盘17a、17b。这里，第二导电层可以如沉积那样被布置在第一导电层上。可以相应地对第二导电层进行图案化，使得示出的封装端子焊盘17a、17b将形成。封装端子焊盘17a、17b被布置在第一导电层12上并且与第一导电层12流电连接。
总之，图2B示出将第二导电层施加在第一导电层12或箔基底11上。第二导电层可以通过图案化方法来进行图案化，使得结果是形成将承担封装端子焊盘17a、17b的功能的图案化层。该图案化的第二导电层或封装端子焊盘17a、17b的几何布置可以符合标准化要求。这意味着，在芯片厚度和超薄柔性封装10的整体布置之间的相互作用中，产生可以采用封装端子焊盘17a、17b的几何形状的另一种导电图案化层。该其他导电层可以例如以添加剂电镀或电镀技术生成。
与封装中的常规引线框架的显著不同在于，芯片13未被布置在引线框架上。这是超薄柔性封装10的总厚度低的解决方案的一部分。
与常规封装结构的另一个显著差异是，根据本发明包括导电层12的箔基底11的柔性被利用，以便生成三维配置(3D柔性封装)。形貌成形可以在符合双列直插式(DIL)标准的封装的简单实施方式中实现。由于箔基底11的形貌弯曲仅在一维上发生(理论上可与波纹铁皮相当)，因此可以确保不发生圆顶状变形。例如，一种更复杂的解决方案(其符合四方扁平封装(QFP、QFN)标准并且同时避免圆顶状变形)是从一个或几个半导体芯片13所被布置在的中心区域的角区域开始，每个角区域执行箔基底11的至少一部分，该至少一部分到达封装10的外部角区域。结果是(理论上可与折叠盒的侧面部分相当)各自在一个维度上是柔性的箔基底11的子区域，但是其中一个维度在x方向上实施而另一维度在y方向上实施。
另一个显著差异是电子器件13的柔性。例如，当将硅材料薄化到大约50μm的数量级时，硅材料将获得一定的弯曲特性。例如，当减小半导体芯片13的硅基底的厚度时，弯曲应力和弯曲半径可以彼此匹配，使得不会发生Si芯片断裂，但是仍然可以获得使用刚性器件不能实现的功能。例如，在具有集成电子器件的智能卡的应用中，此功能可能非常重要。
结合薄化硅所提及的短语“约50μm”例如可以是60μm、或50μm、或40μm、或30μm、或15μm、或类似值。
图2C示出电子器件13在箔基底11上的布置。电子器件13可以例如包括集成电路(IC)或半导体芯片。电子器件13以导电方式耦合到第一导电层12。这例如可以通过适当的金属化来执行。示例性地，在形貌上突出电子器件13的钝化表面之外的凸块金属化层22可以位于器件端子焊盘14(如IC焊盘)上。
在形貌上从器件端子焊盘14(IC焊盘)的金属化层突出IC钝化层的表面之外的导电图案被称为凸块22，使得数量级为2μm、或3μm、或4μm的凸块22例如表示IC焊盘侧表面的形貌。
凸块22在形貌上突出的几何量测量取决于所使用的生成凸块22的技术。在所谓的UBM技术中，形貌例如小于10μm，在柱状物技术中大于10μm，或者在柱形凸块技术中例如大于20μm。为了实现薄箔封装的目的，当将小的形貌尺寸技术用于凸块22时将产生优点。
因此，在IC凸块22和箔封装10中的导电涂层(如金属化层)12之间存在电信号连接，其优选地通过以下以低电阻的方式实现：在将电子器件13安装在箔基底11上的工艺中，通过在凸块22的表面与导电涂层12的表面之间提供一个或若干个导电元件，或者在凸块22与导电涂层12之间提供直接低电阻接触。这种导电元件存在于例如安装材料(如各向异性导电胶或各向异性导电胶箔)中，例如，如图2C中的附图标记23所示出的。当设置箔封装10时，电子器件13的包括凸块22的该表面面对箔基底11的包括导电层12的表面(所谓的倒装芯片朝向)。不存在键合线。
所提及的凸块22与导电层12之间存在直接低电阻接触的变型没有其自身的具体附图，因为仅图2C中的位于凸块22与导电层12之间的附加安装材料23(例如)被低电阻接触路径、或柱状物例如和导电层12之间的直接接触所代替。
这里，柱状物指的是金属结构，其横向尺寸小于器件端子焊盘14(IC焊盘)的区域，并且其高度可以例如在10μm、或15μm、或20μm、25μm或30μm的数量级。
同样如图2C中所示，例如电子器件13可以以倒装芯片安装技术在没有键合线的情况下被安装在第一导电层12上。在倒装芯片组装的最新方法和技术中，存在专门针对安装(倒装芯片键合机)和如ACA(各向异性导电胶)或ACF(各向异性导电胶膜)的材料进行优化的机器。这样的安装材料23(如ACA或ACF)可以被布置在电子器件13和导电层12之间。
在ACA或ACF技术的情况下，芯片安装材料23和芯片接触材料是常见的材料系统。在柱形凸块22或柱状物技术的情况下，这些是单独的材料。
附加地，在图2C中可以认识到的是，箔基底11基本上沿着箔平面E延伸。
出于完整性的原因，这里将要提到的是，在示出的附图顺序中，尽管真正的半导体芯片可能包含若干个金属化层，但在器件端子焊盘14(IC焊盘)的区域中仅示出一个金属化层。
图2D示出另一方法步骤，其中生成电子器件13被布置在其中的凹部18。这里，箔基底18可以塑性变形。这意味着，从电子器件13观察时，箔基底11可以在朝向箔基底11的第二主侧112(背对电子器件13的那侧)的方向上变形。这可以示例性地通过以下实现：将直到那时的半成品布置(即仍未完成的箔基封装10)放置在轮廓模制部分24中并执行嵌入工艺。在交联嵌入材料之后，可以再次移除模制部分24。
在图2D中，仅示例性地通过轮廓模制部分24(所谓的卡盘)来实现3D柔性布置的成形，轮廓模制部分24在理论上用作将柔性箔半成品放置在其中用于进行嵌入工艺的模板。实施没有尖锐边缘但弯曲半径的轮廓模制部分25是有利的。
通过弯曲工艺将微机械力施加到柔性箔半成品上，微机械力在确定3D柔性箔封装10的几何尺寸时可以考虑。当弯曲半径足够大时，可以将微机械力保持较小。
通过使半成品或箔基底11变形，箔基底11形成电子器件13被布置在其内的凹部18。从图2D中可以认识到的是，箔基底11不再仅沿着单个箔平面延伸，而是沿着两个相互平行的、偏移的箔平面E1、E2延伸。如从电子器件13所看到的，凹部18在指向箔基底11的方向上延伸，使得结果是形成三维压痕，在该三维压痕处电子器件13被布置在箔基底11的面对电子器件的那侧111上。凹部18或压痕在箔基底11中形成三维形貌。为此，本发明的箔基封装10也被称为3D柔性箔封装。
图2E示出用于在系统环境中组装3D柔性箔封装10的典型安装位置。此封装10的引脚布置可以优选地地被配置为与标准封装的引脚布置兼容，而不需要任何重新布线。这符合前面所提及的对象的几个方面。另外，图2E示出在变形18之后的每个步骤中施加的铸造复合物19。铸造复合物19优选地完全覆盖电子器件13。
因此，图2E示出完成的箔基封装10。箔封装10被形成在箔基底11上，其中箔基底11的厚度可以例如为125μm、或50μm、或25μm、或小于25μm。聚酰亚胺(Pi)或聚萘二甲酸乙二醇酯(PEN)或聚对苯二甲酸乙二酯(PET)或聚碳酸酯(PC)或不同材料都是可能的箔材料。选择材料优选取决于当制造箔封装10时以及在系统中箔封装10的安装工艺中作用在箔基底11上的温度。由于箔封装10的工作状态(工作温度)，温度在应用中将继续起作用。
图2F示出可选的附加步骤，其中将另一材料层25施加到第二主侧112的表面(背对电子器件13的那侧)。其他材料层25可以例如是铸造复合物。其他材料层25例如可以被布置在阻隔涂层21上。其他材料层25可以补偿由三维变形18引起的箔基底11的高度差。另外，其他材料层25在其背对箔基底11的侧252上可以包括平坦表面。换句话说，材料层25可以被布置在箔基底11的背对电子器件13的那侧112上，材料层25包括面对箔基底11的背对电子器件13的那侧112的第一侧251，并且材料层25包括背对箔基底11的背对电子器件13的那侧112的第二侧252，其中材料层25的第二侧252包括平坦表面。可选地，如图2F示出的，可以执行第二嵌入工艺，其中相应的形貌与第一嵌入(图2D)相似。通过第二嵌入可以实现防止环境影响的保护功能。
图2G示出另一可选的附加步骤，其中另一层26被布置在材料层25上。另一层26可以例如是其他保护层或标记。可选地，如图2G示出的，可以施加示例性地对应于器件的标记的其他层26。
图3示出箔基封装10的实施例的示意图，其包括示例性示出的信号路径31。如前所提及的，第一材料层21、第二材料层25和其他层26是可选的。
首先信号路径31将被描述。当从芯片电子器件(即从电子器件13)开始时，信号经过包括凸块22的器件端子焊盘14(IC焊盘)，凸块22在形貌上突出芯片表面的钝化平面之外。代表不同的可能连接技术(ACA、ACF、柱状物、柱形凸块、SLID(固液互扩散))等，电子器件13和箔基底11的第一表面111上的导电层12之间的连接元件(如金属化层)是可以想到的。
随后，信号路径31沿着导电层12经过并进一步到达封装端子焊盘17b。可选地，从箔基底11的第二表面112上的导电的外部覆盖层21到导电层12可以存在至少一个信号路径。为简单起见，特定的贯通接触或通孔没有作为单独的附图示出。该电连接优选地被连接到电源电压电位，使得外部层21可以对应于交流电场屏蔽。
在箔基底11的第二表面112上的外部覆盖层21可以由若干层组成，其中导电或不导电层部分是可能的。
虽然没有在单独的附图中示出，当可选的第二嵌入材料25在形貌上位于与三维隆起的覆盖层21相同的高度时，可以得到另一实施例，其优点是封装10的整体结构高度较小。
根据本发明，电子器件13被布置在凹部18中。因此，电子器件13可以完全地或至少部分地被布置在凹部18中。
从图3中可以认识到的是，箔基底11在第一箔部分A1中包括面对封装端子焊盘17a、17b的箔表面。该箔表面限定使用线33表示的水平面。
电子器件13包括被布置为与器件端子侧相对的器件表面131。该器件表面131位于该水平面33的高度(即，第一箔部分A1的面对封装端子焊盘17a、17b的表面的高度)处或在其之下。在两种情况下，电子器件将完全被布置在凹部18内。
封装端子焊盘17a、17b在其背对箔基底11的侧上包括用于电接触的端子区域20。如图3可以认识到的，在封装端子焊盘17a、17b的端子区域20和电子器件13或上面提及的器件表面131之间存在高度差ΔH。这里，铸造复合物19被布置在箔基封装10处，使得其补偿被布置在第一箔部分A1中的至少一个封装端子焊盘17a、17b的端子区域20与被布置在第二箔部分A2中的电子器件13之间的高度差ΔH。
在一些实施例中，铸造复合物19可以与至少一个封装端子焊盘17a、17b的端子区域20齐平、或者与多个封装端子焊盘17a、17b中的相应多个端子区域20齐平。在这种情况下的齐平意味着铸造复合物19和封装端子焊盘17a、17b位于相同的水平高度水平面上。
由于制造技术环境，真正的技术实施方式在远离封装端子焊盘17a、17b的区域中可能不会展现如此准确的齐平。
图4A、图4B和图4C示出箔基封装10的其他实施例，这些实施例均包括介质进入开口。
基本上，已知不同形式的传感器芯片，其可以大致细分为不需要介质接触用于检测传感器信号的那些传感器功能，以及需要介质接触的那些传感器功能。加速度传感器是无介质接触的传感器功能的示例。
具有介质接触的传感器功能的示例可以是医学分析传感器，该医学分析传感器通过芯片表面上的传感器接触待检查的血清(介质)以生成传感器信号。
在柔性箔封装的上下文中，光学传感器也可以被认为是具有介质接触的传感器，因为根据箔材料的光学透明度，可以在箔材料中有或没有介质进入开口的情况下与“光辐射”介质接触是可能的。
图4A-图4C示出箔基封装10中的这种介质进入开口40，使得待检查的介质(分析物)允许以这样的方式接触芯片表面：该介质与芯片13之间的相互作用适于生成传感器信号。
图4A-图4C示出层的概念布置的示意性截面图。特别要考虑的是，横向几何关系(尺寸)未示出为相对于层厚度成比例。在均匀成比例的情况下，超薄封装10中的层厚度相对于芯片13或封装10的横向尺寸将是如此小，以至于层顺序不再是可理解的。
相反地，在图4A-图4C中，芯片表面可以与介质接触的区域在横向上显得太小。但是，概念布置是详尽可理解的。
首先，图4A示出包括开口40的箔基封装10。由于开口40允许待检查的介质或分析物与电子器件13之间的接触，因此开口40也被称为介质进入开口。
因此，箔基封装10包括开口40，开口40可以完全通过箔基底11延伸到电子器件13，使得电子器件13可以至少部分地通过该开口40与环境接触。
开口40优选地垂直于箔基底11的延伸的主方向或垂直于箔平面(尤其参见图1)延伸。开口40以可能的最短方式通过箔基底11延伸到电子器件13也是有利的。这里，开口40可以被布置在例如箔基底11的与电子器件13相对的区域中。开口40可以附加地无中断并且基本上线性地延伸通过箔基底11。
如果箔基封装10在箔基底11的背对电子器件的侧上包括可选材料层21，则开口40也可以延伸通过该材料层21。开口40在箔基底11内的直径可以小于或等于材料层21中开口40的直径。
这意味着，根据箔基底11中的开口40和可选材料层21中的凹部40的制造方法，在箔基底11的第二(外部)表面上的可选材料层21中的凹部或开口40示例性地适当大于箔基底11中的开口40，以便使其可视化，在箔基底11的开口40处可能没有可选材料层21的边缘覆盖。
可选材料层21与箔基底11中的开口40的边缘之间的横向距离应理解为仅是非限制性的示例。在3D箔封装10中，可选材料层21可以优选地在制造介质开口40之前被制造，并且被适当图案化，使得示出的横向距离可以被省略。
如果箔基封装10包括安装材料23，则开口40也可以延伸通过该安装材料23。图示的细节示出，当将薄电子器件13(芯片)在边缘处安装到箔基底开口40时，可以相应地装配安装材料23。
如在图4A中可以认识到的，电子器件13可以包括也被称为传感器部分41的传感器区域。传感器部分41被实施为基于接触环境中存在的介质来提供传感器功能，其中开口40至少暴露传感器部分41，使得传感器部分41可以通过该开口40与环境中存在的介质接触。
具有介质接触的传感器功能的示例可以是湿度传感器封装、气体传感器或流体传感器(液体分析)或医疗传感器。
箔基底11中的开口40可以适当地包括比对应于芯片表面上的传感器区域41更大的尺寸。
优选地，开口40被布置在箔基封装10的与封装端子侧16相对的侧上。因此，箔基封装10及其封装端子侧16可以连接到另一支撑件(如基底或元件)并与其接触(这里未示出)，使得开口40被布置成与支撑件相对。这意味着，当将开口40安装在支撑件上并与其接触时，开口40将位于箔基封装10的上侧。因此，可以确保待测介质或分析物自由地进入电子器件13的传感器部分41。换言之，箔基封装10的电接触发生在背对具有介质接触的侧的封装侧16上。
前面描述的3D成形，即在微米范围内产生凹部18，可能会导致以下事实：根据系统的安装情况，介质的流动方式受到封装印刷的干扰比在矩形封装中的情况更少些。
图4B示出箔基封装10的另一示例。该实施例与参考图4A描述的实施例的不同之处在于，除了其他方面，开口40衬有材料层43。
材料层43可以特别地被布置在延伸通过箔基底11的开口40的横向侧壁44处。可替换地或附加地，材料层43可以被布置在箔基底11的背对电子器件13的那侧上。如果存在可选材料层21，则材料层43也可以被布置在该可选材料层21上。
材料层43可以特别地表示保护涂层的功能，该保护涂层用于保护芯片安装材料23免于与待测介质的化学反应(溶解)。这意味着，为了保护芯片安装材料23免于与待测介质的化学反应(溶解)，在介质和芯片安装材料23之间可能存在分离，其在图4B中通过箔开口40的借助于材料层43到达芯片表面的内衬来示出。相反，芯片安装材料23的化学特性可能对介质中的敏感物质(如血清中的抗体)产生不利影响，使得例如以材料层43的形式的保护层可能是有利的。
材料层43因此也可以被称为介质保护材料，其中介质保护材料43的形式在这里仅作为多种可想到的实施方式的示例示出。但是，必不可少的是介质保护材料43防止介质对芯片安装材料23产生影响。
图4C示出箔基封装10的另一示例，其中用于将箔开口40内衬到芯片表面的材料层43同时用于使封装表面成形。这意味着材料层43可以具有与之前参考图3所述的材料层25相同的功能。也可以想到的是，材料层25用于内衬开口40。
图5示出箔基封装10内的示例性形貌的示意性顶视图，其轮廓由附图标记50表示。多个封装端子焊盘沿着封装轮廓50布置，其中提供两个附图标记图17a、17b以表示多个封装端子焊盘。
这里示例性地将电子器件13示出为半导体芯片13。可以将至少一个薄化的半导体芯片13布置在封装10的中心区域中。如果存在超过一个的半导体芯片13，则可以存在从一个半导体芯片到另一个半导体芯片(不连接到封装焊盘17a、17b)的直接连接。
半导体芯片13包括多个器件端子焊盘14，其中提供附图标记14以表示多个器件端子焊盘。3D箔封装10中的器件端子焊盘14的布置这里不严格限于半导体芯片13的横向边缘区域。
3D箔封装10中的器件端子焊盘14的布置也不严格限于半导体芯片13的与封装端子焊盘17a、17b相对的那些横向区域。如图5示意性地所看到的，只要可以将器件端子焊盘14平面布线到封装端子焊盘17a、17b，则存在放置器件端子焊盘14的自由度。
多个器件端子焊盘14和多个封装端子焊盘17a、17b可以通过导电迹线图案21彼此连接。例如，可以通过适当地图案化导电层12来制造导电迹线图案21。可以根据技术标准(如电流密度)来实施连接导电迹线的形状，或者可以自由设计连接导电迹线的形状。
在器件端子焊盘14的区域中导电迹线图案21的几何形状可以与器件端子焊盘14的区域重叠(即大于等于如器件端子焊盘14的区域)，或者可以仅覆盖器件端子焊盘14的子区域。尤其是当器件端子焊盘14之间的距离很小(例如15μm)时，一种有利的实施例是，器件端子焊盘14的区域中的导电迹线图案21损耗器件端子焊盘14的区域的仅部分。
器件端子焊盘14被布置在距芯片边缘的相对较小距离处，其中可能出现以下情况：
a)器件端子焊盘14的数量大于封装端子焊盘17a、17b的数量。结果是，某些器件子端焊盘14不与封装端子焊盘17a、17b连接，或者有时超过一个器件端子焊盘14具有与公共封装端子焊盘17a、17b的连接21。
b)器件端子焊盘14的数量等于封装端子焊盘17a、17b的数量。器件端子焊盘14与封装端子焊盘17a、17b可以存在一对一的关联。
c)器件端子焊盘14的数量小于封装端子焊盘17a、17b的数量。结果是，封装端子焊盘17a、17b保持不与器件端子焊盘14连接，或者超过一个封装端子焊盘17a、17b具有与公共器件端子焊盘14的连接。
封装端子焊盘17a、17b在几何上被布置为使得封装端子焊盘17a、17b的尺寸以及封装端子焊盘17a、17b之间的距离可以符合技术标准。示例性地，箔基封装可以被实施为四方扁平无引线(QFN)封装或表面安装器件(SMD)封装。
如图5所示，多个封装端子焊盘17a、17b可以与电子器件13横向间隔开，其中多个封装端子焊盘中的各个封装端子焊盘17a、17b以沿着恰好两排51、52的双列直插式配置的方式布置，其中恰好两排51、52被布置为沿着电子器件13的两个相对侧53、54，两个相对侧53、54横向地围绕电子器件13。恰好两排51、52优选地平行于电子器件13的横向周向侧53、54。双列直插式布置因此在封装10的相对轮廓区域50处包括恰好两排51、52的封装端子焊盘17a、17b。
图5所示的实施例还包括前面描述的电子器件13被布置在其内的三维凹部18。然而，该凹部18在图5中不能直接看到，因为这是顶视图。
三维凹部18位于封装端子焊盘17a、17b区域和电子器件13区域之间的区域中。优选地，仅存在直的弯曲线，优选地平行的弯曲线。
图6示出用于制造箔基封装10的发明方法的示意性框图。
在方框601中，提供箔基底11，并且在箔基底11的侧111上布置导电层12。
在方框602中，提供电子器件13，该电子器件13包括具有至少一个器件端焊盘14的器件端子侧15。
在方框603中，以无键合线的倒装芯片安装技术将电子器件13安装在导电层21上，使得电子器件13的器件端子侧15与导电层21相对布置。
在方框604中，通过被布置在封装端子侧16上的多个封装端子焊盘17a、17b中的至少一个封装端子焊盘14接触接触导电层12，用于电接触封装10，使得结果是在至少一个封装端子焊盘17a、17b和导电层12以及至少一个器件端子焊盘14之间形成信号路径31，以及使得电子器件13从箔基底11的面对电子器件的那侧通过至少一个封装端子焊盘17a、17b是可电接触的，其中箔基底11包括沿着第一箔平面E1延伸并且至少一个封装端子焊盘17a、17b所布置于的第一箔部分A1，并且其中箔基底11包括沿着平行于第一箔平面E1的第二箔平面E2延伸并且电子器件13所布置于的第二箔部分A2。
在方框605中，将永久变形引入到箔基底11中，使得第一箔部分A1和第二箔部分A2相对于彼此偏移，并且形成至少一个电子器件13被布置在其中的凹部18。
在方框606中，在第一箔部分A1和第二箔部分A2之间施加铸造复合物19，使得铸造复合物19围绕多个封装端子焊盘17a、17b，并且覆盖至少一个电子器件13而将其与环境分开。
优选地，该方法可以执行为卷到卷方法，其中将箔基底11卷绕到卷上，展开并装配，并且在装配后将完成的箔基封装10再次卷绕以形成卷。
与常规的、特别是刚性的封装形式相比，这里描述的柔性箔基封装10展现许多优点。
箔基封装10是柔性的，因为箔基封装10是可弯曲的而不会引起破坏，特别是不损坏电子器件13，其中弯曲半径RB至少比箔基封装10的厚度DP大至少100倍。总体而言，超薄3D柔性箔封装10允许适度弯曲，因为超薄电子器件13(如厚度大约为50μm的超薄半导体芯片)例如可以抵抗这种弯曲而不会破裂。
使用超薄3D柔性箔封装，可以实现例如在50μm至150μm范围内的总高度，即箔基封装10的厚度DP可以在50μm至150μm之间。
电子器件13(芯片)可以集成在箔基底11和嵌入层19(铸造复合物)之间，使得一方面，环境影响仅以强烈减少的方式作用在芯片13上，另一方面，在功能上适度的弯曲应力下，作用在芯片13上的机械应力如此小以至于芯片没有破裂。
在3D柔性箔封装10中，若干电子器件13(如芯片)例如可以通过导电迹线在封装10内彼此连接。所有器件端子焊盘14(IC焊盘)的至少一部分也可以连接到外部封装端子焊盘17a、17b。
制造顺序不需要在嵌入材料19的外部表面上进行任何化学处理步骤，这在包含酸或碱性处理化学物的处理化学物将作用于嵌入材料19上时特别有利。
这里公开的箔基封装可以在以下实施例中附加地实现，其中以下提及的示例可以全部与本文描述的箔基封装的其他实施例组合：
根据第一其他实施例，提出一种用于表面安装的箔基封装，箔基封装包括至少一个箔基底、至少一个电子器件以及被布置在电子器件与箔基底之间的第一导电层，第一导电层被施加到箔基底的面对电子器件的侧，并且以导电方式将电子器件连接到向外引导到封装端子侧的至少一个端子焊盘，用于表面安装箔基封装件，使得电子器件从箔基底的面对电子器件的那侧是可电接触的。
根据第二其他实施例，提出根据本文描述的任何实施例的箔基封装，其中电子器件是包括箔材料的薄玻璃或电子芯片或包括半导体材料的半导体芯片、或者电子器件是被实施以提供传感器功能的箔元件。
根据第三其他实施例，提出根据本文描述的任何实施例的箔基封装，其中电子器件包括选自交叉指型电容器图案、电流型电极、蜿蜒状电阻、光敏层和/或湿度敏感层和/或气体敏感层和/或pH敏感层和/或生物分析层的组中的至少一个元件。
根据第四其他实施例，提出根据本文描述的任何实施例的箔基封装，其中至少一个端子焊盘包括表面涂层。
根据第五其他实施例，提出根据本文描述的任何实施例的箔基封装，其中箔基底包括聚酰亚胺层、聚萘二甲酸乙二醇酯层、聚对苯二甲酸乙二醇酯层和/或聚碳酸酯层。
根据第六其他实施例，提出根据本文描述的任何实施例的箔基封装，其中电子器件通过导电焊料连接或通过包括各向异性导电胶的胶连接而电连接到第一导电层。
根据第七其他实施例，提出根据前述任何实施例的箔基封装，其中第一箔部分和第二箔部分彼此平行。
根据第八其他实施例，提出根据本文描述的任何实施例的箔基封装，其中箔基封装包括完全延伸通过箔基底到达电子器件的开口，使得电子器件可以至少部分地通过该开口与环境接触，并且其中电子器件包括传感器部分，该传感器部分被实施为基于与环境中存在的介质的接触而提供传感器功能，其中开口至少暴露传感器部分，使得传感器部分可以通过该开口与环境中存在的介质接触。
根据第九其他实施例，提出根据第八实施例的箔基封装，其中传感器层包括用于检测液体、气体或用于检测入射光的至少一个传感器。
根据第十其他实施例，提出根据第八或第九实施例的箔基封装，其中开口垂直于第一箔平面和/或第二箔平面延伸通过箔基底。
根据第十一其他实施例，提出根据第八、第九或第十实施例的箔基封装，其中开口被布置在电子器件的足迹内。在顶视图中可见的电子器件的外部轮廓例如称为足迹。
上面描述的实施例仅表示本发明原理的说明。应当理解的是，本文描述的布置和细节的修改和变化对于本领域的其他技术人员将是显而易见的。因此，本发明旨在仅由所附权利要求书的范围来限制，而不是通过使用实施例的描述和讨论所已经呈现的具体细节来限制。

Claims (18)

1.一种箔基封装(10)，包括：
至少一个箔基底(11)，在其上布置有导电层(12)，
至少一个电子器件(13)，具有包括至少一个器件端子焊盘(14)的器件端子侧(15)，
其中，电子器件(13)以倒装芯片安装技术在没有键合线的情况下被安装在导电层(12)上，使得电子器件(13)的器件端子侧(15)被布置为与导电层(12)相对，
多个封装端子焊盘(17a，17b)，被布置在封装端子侧(16)上，用于电接触封装(10)，其中至少一个封装端子焊盘(17a，17b)与导电层(12)接触，使得结果是在至少一个封装端子焊盘(17a，17b)和导电层(12)以及至少一个器件端子焊盘(14)之间的信号路径(31)，以及使得电子器件(13)从箔基底(11)的面对电子器件(13)的那侧(111)通过至少一个封装端子焊盘(17a，17b)是可电接触的，
其中，箔基底(11)包括至少一个封装端子焊盘(17a，17b)所位于的第一箔部分(A1)，并且其中箔基底(11)包括电子器件(13)所布置于的第二箔部分(A2)，其中第一箔部分(A1)沿着第一箔平面(E1)延伸，并且其中第二箔部分(A2)沿着平行于第一箔平面(E1)的第二箔平面(E2)延伸，其中第一箔平面(E1)和第二箔平面(E2)相对于彼此偏移，使得箔基底(11)形成至少一个电子器件(13)被布置在其内的凹部(18)，以及
铸造复合物(19)，被布置在第一箔部分(A1)和第二箔部分(A2)之间，铸造复合物(19)至少部分地包围多个封装端子焊盘(17a，17b)，并且覆盖至少一个电子器件(13)以及将至少一个电子器件(13)与环境分开。
2.根据权利要求1所述的箔基封装(10)，
其中，箔基底(11)包括小于130μm的箔层厚度DF，和/或
其中，第一导电层(12)包括小于20μm的层厚度DL，和/或
其中，电子器件(13)包括小于60μm的元件厚度DC，和/或
其中，箔基封装(10)包括小于300μm的总厚度DP。
3.根据权利要求1所述的箔基封装(10)，其中，箔基底(11)的第一箔部分(A1)和第二箔部分(A2)以及箔基底(11)的连接第一箔部分和第二箔部分(A1，A2)的连接部分(A3)包括基本不变的层厚度，或者其中第一箔部分(A1)和第二箔部分(A2)各自包括不同的层厚度。
4.根据权利要求1所述的箔基封装(10)，其中，当从电子器件(13)观察时，凹部(18)在朝向箔基底(11)的方向延伸，使得结果是在箔基底(11)的面对电子器件(13)的那侧(111)上的三维压痕，电子器件(13)被布置在所述压痕中。
5.根据权利要求1所述的箔基封装(10)，其中，电子器件(13)包括被布置为与器件端子侧(15)相对的器件表面(131)，其中器件表面(131)被布置在由至少一个封装端子焊盘(17a，17b)的封装端侧接触区域(20)限定的水平面(33)处或之下。
6.根据权利要求1所述的箔基封装(10)，其中，至少一个封装端子焊盘(17a，17b)包括背对箔基底(11)的端子区域(20)，并且其中铸造复合物(19)被配置为补偿被布置在第一箔部分(A1)中的至少一个封装端子焊盘(17a，17b)的端子区域(20)与被布置在第二箔部分(A2)中的电子器件(13)之间的高度差ΔH。
7.根据权利要求6所述的箔基封装(10)，其中，铸造复合物(19)与至少一个封装端子焊盘(17a，17b)的端子区域(20)齐平、或者与多个封装端子焊盘的相应多个端子区域齐平。
8.根据权利要求1所述的箔基封装(10)，其中，用于防潮或防电磁辐射的阻隔涂层(21)被布置在箔基底(11)的背对电子器件(13)的侧(112)上。
9.根据权利要求1所述的箔基封装(10)，其中，材料层(25)被布置在箔基底(11)的背对电子器件的那侧(112)上，材料层(25)包括面对箔基底(11)的背对电子器件(13)的那侧(112)的第一侧(251)，并且材料层(25)包括背对箔基底(11)的背对电子器件(13)的那侧(112)的第二侧(252)，并且材料层(25)的第二侧(252)包括平坦表面。
10.根据权利要求1所述的箔基封装(10)，箔基封装(10)包括完全延伸通过箔基底(11)至电子器件(13)的开口(40)，使得电子器件(13)能够至少部分地通过所述开口(40)与环境接触。
11.根据权利要求10所述的箔基封装(10)，其中，电子器件(13)包括传感器部分(41)，传感器部分(41)被配置为基于与环境中存在的介质的接触而提供传感器功能，其中开口(40)至少暴露传感器部分(41)，使得传感器部分(41)能够通过所述开口(40)与环境中存在的介质接触。
12.根据权利要求10所述的箔基封装(10)，其中，开口(40)被布置在箔基封装(10)的与封装端子侧(16)相对的侧上。
13.根据权利要求10所述的箔基封装(10)，其中，材料层(43)被布置在延伸通过箔基底(11)的开口(40)的横向侧壁(44)处。
14.根据权利要求1所述的箔基封装(10)，箔基封装(10)是柔性的，使得箔基封装(10)是可弯曲的而不会引起破坏，特别是不损坏电子器件(13)，其中弯曲半径RB比箔基封装(10)的厚度DP大至少100倍。
15.根据权利要求1所述的箔基封装(10)，箔基封装(10)被实施为四方扁平无引线QFN封装或表面安装器件SMD封装。
16.根据权利要求1所述的箔基封装(10)，其中，多个封装端子焊盘(17a，17b)与电子器件(13)横向地间隔开，并且其中来自多个封装端子焊盘(17a，17b)中的各个封装端子焊盘(17a，17b)以沿着恰好两排(51、52)的双列直插式配置的方式布置，其中恰好两排(51、52)被布置为沿着电子器件(13)的横向地环绕电子器件(13)的两个相对侧(53、54)。
17.一种用于制造箔基封装(10)的方法，所述方法包括以下步骤：
提供箔基底(11)并且将导电层(12)布置在箔基底(11)的第一侧(111)上，
提供具有包括至少一个器件端子焊盘(14)的器件端子侧(15)的电子器件(13)，
以倒装芯片安装技术在没有键合线的情况下将电子器件(13)安装在导电层(12)上，使得电子器件(13)的器件端子焊盘(15)被布置为与导电层(12)相对，
通过被布置在封装端子侧(16)上的多个封装端子焊盘中的至少一个封装端子焊盘(17a，17b)接触导电层(12)，用于电接触封装(10)，使得结果是在至少一个封装端子焊盘(17a，17b)和导电层(12)以及至少一个器件端子焊盘(14)之间的信号路径(31)，以及使得电子器件(13)从箔基底(11)的面对电子器件(13)的那侧(111)通过至少一个封装端子焊盘(17a，17b)是可电接触的，
其中，箔基底(11)包括沿着第一箔平面(E1)延伸并且至少一个封装端子焊盘(17a，17b)所位于的第一箔部分(A1)，并且其中箔基底(11)包括沿着平行于第一箔平面(E1)的第二箔平面(E2)延伸并且电子器件(13)所位于的第二箔部分(A2)，
将永久变形引入到箔基底(11)中，使得第一箔部分(A1)和第二箔部分(A2)相对于彼此偏移，并且形成至少一个电子器件(13)被布置在其内的凹部(18)，以及
在第一箔部分(A1)和第二箔部分(A2)之间应用铸造复合物(19)，使得铸造复合物(19)包围多个封装端子焊盘(17a，17b)，并且覆盖至少一个电子器件(13)而将至少一个电子器件(13)与环境分开。
18.根据权利要求17所述的方法，所述方法被实施为卷到卷方法。
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