KR101032546B1 - 집적 회로 장치용 무캐리어 칩 패키지 및 그 제조 방법 - Google Patents

집적 회로 장치용 무캐리어 칩 패키지 및 그 제조 방법 Download PDF

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KR101032546B1
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데이빗 제이. 코리시스
리 춘 콴
총 친 후이
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마이크론 테크놀로지, 인크
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Abstract

집적 회로 장치용 무캐리어 칩 패키지 및 다양한 그 제조 방법이 개시된다. 하나의 예시적인 실시예에서, 장치는, 평면을 규정하는 노출된 후면(110)을 포함하는 집적 회로 칩(102), 상기 집적 회로 칩(102)에 통전 가능하게 연결되는 복수의 와이어 본드(106)로서, 상기 복수의 와이어 본드(106)의 각각이 전도성 노출부(108)에 통전 가능하게 연결되고, 상기 전도성 노출부(108)의 일부는 상기 후면(110)에 의해 규정되는 상기 평면에 위치되는, 복수의 와이어 본드(106), 및 상기 집적 회로 칩(102)과 상기 복수의 와이어 본드(106)에 인접하여 위치되는 캡슐 재료(105)를 포함한다.

Description

집적 회로 장치용 무캐리어 칩 패키지 및 그 제조 방법 {CARRIERLESS CHIP PACKAGE FOR INTEGRATED CIRCUIT DEVICES, AND METHODS OF MAKING SAME}
본 발명은 일반적으로 집적 회로 장치를 패키징(packaging)하는 분야에 관한 것으로, 보다 상세하게는 집적 회로 장치용 무캐리어(carrierless) 칩 패키지 및 다양한 그 제조 방법에 관한 것이다.
마이크로일렉트로닉(microelectronic) 장치는 일반적으로, 고밀도의 매우 작은 구성 요소를 갖는 집적 회로를 포함하는 다이(die)(즉, 칩)를 갖는다. 일반적인 공정에서, 다수의 다이는 다양한 스테이지(stage)로 반복될 수 있는 많은 상이한 공정들(예컨대, 주입, 도핑, 포토리소그래피(photolithography), 화학적 증착, 플라즈마 증착, 도금, 평탄화, 에칭, 등)을 이용하여 단일 웨이퍼 상에 제조된다. 다이는 일반적으로, 집적 회로에 전기적으로 연결된 매우 작은 본드 패드(bond pad)의 어레이를 포함한다. 본드 패드는, 공급 전압, 신호 등이 집적 회로에 그리고 집적 회로로부터 전송되는 다이 상의 외부 전기 접점이다. 그 다음, 웨이퍼를 이면연삭(backgrinding)하고 절단하는 것에 의해 다이가 서로 분리된다(즉, 싱귤레이트된다). 웨이퍼가 싱귤레이트(singulate)된 후에는, 다양한 전력 공급 라인, 신호 라인, 및 그라운드 라인에 더욱 용이하게 연결될 수 있는 전기 단자의 더 큰 어레이에 본드 패드를 연결하기 위해, 개개의 다이가 일반적으로 “패키지화(packaged)”된다.
전자 제품들은, 매우 제한된 공간에서 극도로 고밀도의 구성 요소들을 갖기 위해서 패키지화된 마이크로일렉트로닉 장치들을 필요로 한다. 예를 들어, 휴대 전화기, PDA, 휴대형 컴퓨터, 및 여타의 많은 제품들에서는, 메모리 장치, 프로세서, 디스플레이, 및 여타 마이크로일렉트로닉 구성 요소용으로 사용할 수 있는 공간이 매우 제한된다. 그러한 것으로서, 패키지화된 마이크로일렉트로닉 장치의 높이 및 인쇄 회로 기판 상의 마이크로일렉트로닉 장치의 표면적 또는 “밑넓이(footprint)”를 감소시키고 싶은 강력한 의욕이 있다. 고성능 마이크로일렉트로닉 장치는 일반적으로 더 큰 볼-격자(ball-grid) 어레이를 초래하고 따라서 더 큰 밑넓이를 초래하는 더 많은 본드 패드를 갖기 때문에, 마이크로일렉트로닉 장치의 크기를 감소시키는 것이 어렵다.
도 1A 내지 1B는, 각기, 예시적인 패키지화된 집적 회로(IC) 장치(10)의 단면도 및 평면도이다. 패키지화된 IC 장치(10)는 접착 재료(18)로 캐리어(carrier)(14)에 첨부된 집적 회로 칩(12)으로 구성된다. 칩(12)과 캐리어(14)는 복수의 본드 패드(20, 22)를 각각 포함한다. 복수의 와이어 본드(wire bond)(24)는 칩(12) 상의 본드 패드(20)를 캐리어(14) 상의 본드 패드(22)와 통전 가능하게(conductively) 연결한다. 또한, 도 1A에 묘사된 것은 인쇄 회로 기판, 머더보드(motherboard), 메모리 모듈 등과 같은 전도성 구조물(28)이다. 전도성 구조물(28)은 일반적으로 복수의 절연 트레이스(insulated trace)(도시되지 않음) 와 복수의 본드 패드(30)를 포함한다. 하나의 예시적인 실시예에 있어서, 칩(12)은 복수의 땝납 볼(solder ball)(30)에 의해 전도성 구조물(28)에 통전 가능하게 연결된다. 칩(12)은 몰딩(molding) 또는 에폭시 컴파운드(epoxy compound)(16)에 의해 캡슐화된다(encapsulated).
도 1B는 에폭시 컴파운드(16)가 제거된 장치(10)의 평면도이다. 도 1B에 도시된 바와 같이, 캐리어(14) 상의 본드 패드(22)는 많은 공간을 차지한다. 본드 패드(22)의 존재는 몇몇의 경우에서 캐리어(14)로 하여금 층간 박리되게 할 수 있다. 상기 층간 박리(delamination)는 칩(12)으로 하여금 기능하지 않게 하거나 적어도 그 완전한 성능을 다하지 못하게 할 수 있다. 더욱이, 패키지화된 IC 장치(10)는 그 기본 구조, 포함된 구성 요소, 및 그 제조된 방식으로 인해서 비교적 클 수 있다. 예를 들어, 칩(12)의 에지(edge)와 에폭시 컴파운드(16)의 에지 사이의 거리(11)는 대략 0.5에서 1.0mm까지 범위를 둘 수 있다. 캐리어(14)는 어플리케이션 및 캐리어(14)의 구성물에 따라, 대략 125에서 450㎛까지 변화하는 두께를 가질 수 있다. 유사하게, 에폭시 컴파운드(16)의 두께도, 예컨대, 대략 0.5에서 1.2mm까지 변화할 수 있다. 따라서, 캐리어(14)와 에폭시 컴파운드(16)의 전체 높이(13)는 대략 0.40에서 1.65mm까지 범위를 둘 수 있다.
본 발명은 상술한 문제점들의 일부 또는 전부를 해결하거나 적어도 감소시키는 장치 및 다양한 방법에 대한 것이다.
다음에 본 발명의 몇몇 양태의 기본 이해를 제공하기 위해서 본 발명의 간략화된 개요를 제공한다. 이 개요는 본 발명의 총망라한 개관은 아니다. 본 발명의 중요 또는 중대한 요소를 밝히거나 본 발명의 권리 범위를 기술할 것을 의도한 것은 아니다. 그 유일한 목적은 몇몇의 개념을 후술되는 보다 상세한 설명의 전조로서 간략화된 형태로 제공하는 것이다.
본 발명은 일반적으로 집적 회로 장치용 무캐리어 칩 패키지 및 다양한 그 제조 방법에 대한 것이다. 하나의 예시적인 실시예에 있어서, 장치는, 평면을 규정하는 노출된 후면을 포함하는 집적 회로 칩, 상기 집적 회로 칩에 통전 가능하게 연결되는 복수의 와이어 본드로서, 상기 복수의 와이어 본드의 각각이 전도성 노출부에 통전 가능하게 연결되고, 상기 전도성 노출부의 일부는 상기 후면에 의해 규정되는 상기 평면에 위치되는, 복수의 와이어 본드, 및 상기 집적 회로 칩과 상기 복수의 와이어 본드에 인접하여 위치되는 캡슐 재료를 포함한다.
다른 예시적인 실시예에 있어서, 장치는, 평면을 규정하는 노출된 후면을 포함하는 집적 회로 칩, 상기 집적 회로 칩에 통전 가능하게 연결되는 복수의 와이어 본드로서, 상기 복수의 와이어 본드의 각각이 전도성 노출부에 통전 가능하게 연결되고, 상기 전도성 노출부의 일부는 상기 후면에 의해 규정되는 상기 평면에 위치되는, 복수의 와이어 본드, 및 상기 집적 회로 칩과 상기 복수의 와이어 본드에 인접하여 위치되는 캡슐 재료를 포함하며, 상기 캡슐 재료는 실제적으로 상기 평면에 위치되는 바닥면을 포함하고, 상기 집적 회로 칩의 일측으로부터 상기 캡슐 재료의 일측까지의 거리는 대략 0.1에서 0.4mm까지 범위를 둔다.
또 다른 예시적인 실시예에 있어서, 장치는, 평면을 규정하는 노출된 후면을 포함하는 집적 회로 칩, 및 상기 집적 회로 칩에 통전 가능하게 연결되는 복수의 와이어 본드로서, 상기 복수의 와이어 본드의 각각이 전도성 노출부에 통전 가능하게 연결되고, 상기 전도성 노출부의 일부는 상기 후면에 의해 규정되는 상기 평면에 위치되는, 복수의 와이어 본드를 포함하고, 상기 평면에 놓인 상기 노출된 전도성부는 실제적으로 둥근 구조를 갖는다. 장치는, 상기 집적 회로 칩과 상기 복수의 와이어 본드 및 상기 노출된 전도성부에 통전 가능하게 연결되는 전도성 구조물의 인근에 위치되는 캡슐 재료를 더 포함한다.
하나의 예시적인 실시예에 있어서, 방법은, 집적 회로 칩을 전도성부를 포함하는 희생 구조물의 인근에 위치시키는 단계로서, 상기 집적 회로 칩이 후면을 포함하는 단계, 복수의 와이어 본드를 상기 집적 회로 칩에 부착시키는 단계, 상기 복수의 와이어 본드를 상기 희생 구조물의 상기 전도성부에 부착시켜 상기 와이어 본드의 각각에 연결된 전도성부를 규정하는 단계, 캡슐 재료를 상기 집적 회로 칩, 상기 와이어 본드, 및 상기 희생 구조물의 인근에 형성하는 단계, 및 상기 희생 구조물을 제거하여 상기 집적 회로 칩의 상기 후면 및 상기 복수의 와이어 본드의 각각에 통전 가능하게 연결된 상기 전도성부의 적어도 일부를 노출시키는 단계를 포함한다.
다른 예시적인 실시예에 있어서, 방법은, 집적 회로 칩을 전도성층을 포함하는 희생 구조물의 인근에 위치시키는 단계로서, 상기 집적 회로 칩이 후면을 포함하는 단계, 복수의 와이어 본드를 상기 집적 회로 칩에 부착시키고 상기 희생 구조물의 상기 전도성층에 부착시켜 상기 와이어 본드의 각각에 연결된 전도성부를 규정하는 단계, 캡슐 재료를 상기 집적 회로 칩, 상기 와이어 본드, 및 상기 희생 구조물의 상기 전도성층의 인근에 형성하는 단계, 및 상기 희생 구조물을 제거하기 위해 평탄화 처리를 실행하여 상기 집적 회로 칩의 상기 후면 및 상기 복수의 와이어 본드의 각각에 통전 가능하게 연결된 상기 전도성부의 적어도 일부를 노출시키는 단계를 포함한다.
또 다른 예시적인 실시예에 있어서, 방법은, 집적 회로 칩을, 복수의 이격된 전도성 구조물을 포함하는 희생 구조물의 인근에 위치시키는 단계로서, 상기 집적 회로 칩이 후면을 포함하는 단계, 복수의 와이어 본드의 각각을 상기 집적 회로 칩과 상기 희생 구조물의 상기 이격된 전도성 구조물 중 하나에 부착시켜 상기 와이어 본드의 각각에 연결된 전도성부를 규정하는 단계, 상기 집적 회로 칩, 상기 와이어 본드, 및 상기 희생 구조물의 인근에 캡슐 재료를 형성하는 단계, 및 상기 희생 구조물을 제거하기 위해 평탄화 처리를 실행하여 상기 집적 회로 칩의 상기 후면 및 상기 복수의 와이어 본드의 각각에 통전 가능하게 연결된 상기 전도성부의 적어도 일부를 노출시키는 단계를 포함한다.
본 발명은 동일 참조 번호가 동일 요소를 나타내는 첨부 도면과 결합된 하기의 상세한 설명을 참조하는 것에 의해 이해될 것이다.
도 1A 내지 1B는 예시적인 종래 기술의 패키지화된 집적 회로 장치를 묘사한다.
도 2A 내지 2C는 본 발명의 다양한 양태에 따른 패키지화된 집적 회로 장치 의 다양한 도(view)이다.
도 3A 내지 3E는 도 2A 내지 2C에 도시된 장치를 형성하는 하나의 예시적인 방법의 다양한 도이다.
도 4는 희생 구조물(sacrificial structure)의 전도성부(conductive portion)의 대안적인 실시예를 묘사한다.suceptible
본 발명이 다양한 변형들과 대안적인 형태들이 될 수 있지만, 그 특정 실시예들이 도면에 예시로서 도시되었고 이 명세서에서 상세히 기술되었다. 하지만, 이 명세서에서의 특정 실시예들의 기술이 본 발명을 개시된 특정 형태로 한정할 것을 의도하지 않았고, 도리어, 본 발명은 첨부된 청구 범위에 의해 규정되는 본 발명의 사상 및 권리 범위에 속하는 모든 변형들, 등가들, 및 대안들을 커버(cover)하는 것이라는 점을 이해해야 한다.
본 발명의 예시적인 실시예들이 하기에 기술된다. 명료성을 위하여, 실제 구현의 모든 특징들이 이 명세서에 기술되지는 않았다. 물론, 어느 그러한 실제 실시예의 개발에 있어서도, 하나의 구현으로부터 다른 구현으로 변화할 것인, 시스템 관련 및 비즈니스 관련 구속을 준수하는 것과 같은, 개발자의 특정 목적을 달성하기 위해 다수의 구현시의 특유한 결정들이 이루어져야한다는 것이 이해될 것이다. 또한, 상기 개발 노력이 복잡하고 시간을 소비하는 것일 수 있지만, 그럼에도 불구하고 이 개시의 이익을 갖는 당업자들로서는 일상적인 사업일 것이라는 것이 이해될 것이다.
이제 본 발명이 첨부된 도면을 참조하여 기술될 것이다. 패키지화된 집적 회로 장치의 다양한 영역 및 구조가 도면에 묘사되었다. 명료성 및 설명의 목적을 위해, 도면에 묘사된 다양한 특징물들의 상대 크기가 실세계의 패키지화된 장치들의 특징물들 또는 구조물의 크기에 비해 과장되거나 축소될 수 있다. 그럼에도 불구하고, 첨부된 도면은 본 발명의 예시적인 예들을 기술하고 설명하는데 포함된다. 이 명세서에 사용된 단어와 구절들은 당업자에 의한 이들 단어와 구절들의 이해와의 의미 일치를 갖도록 이해되고 해석되어야 한다. 용어나 구절의 특별한 정의 즉, 당업자에 의해 이해되는 것과 같은 보통의 그리고 관례적인 의미와는 상이한 정의가 없는 것은, 이 명세서의 용어나 구절의 일치된 용법에 의해 함축되는 것으로 의도된다. 용어나 구절이 특정 의미, 즉 당업자에 의해 이해되는 것 이외의 의미를 갖도록 의도된 한도에 대해서는, 그러한 특별한 정의가 용어나 구절에 대한 특별한 정의를 직접적으로 그리고 명료하게 제공하는 명확한 방식으로 명세서에 명백히 언급될 것이다.
도 2A 내지 2C는 본 발명의 일 양태에 따른 패키지화된 집적 회로(IC) 장치(100)의 하나의 예시적인 실시예를 묘사한다. 도 2A에 도시된 바와 같이, 장치(100)는, 그 각각이, 노출된 전도성부(conductive portion)(108)에 통전 가능하게 연결되는 집적 회로 칩(IC 칩)(102), 복수의 본드 패드(104), 복수의 와이어 본드(106)를 포함한다. 또한, 도 2A에는 IC 칩(102)의 노출된 후부(backside)(110)가 묘사된다. 캡슐 재료(encapsulant material)(105), 예컨대, 에폭시 또는 몰딩 재료는, 노출된 후면(backside surface)(110)을 제외하고 IC 칩(102)을 캡슐화한 다. 도 2B는 장치(100)의 바닥면도이다. 도 2B에 도시된 바와 같이, 전도성부(108)는 IC 칩(102) 둘레 주위의 캡슐 재료(105)에 위치된다. 도 2A 내지 2C에 묘사된 예시적인 실시예에 있어서, 노출된 전도성부(108)는 IC 칩(102)의 노출된 후부(110)와 실제적으로 동일한 평면상에 있다. 또한, 하나의 예시적인 실시예에서는, 노출된 전도성부(108)가 대체로 원형의 단면 구조와 대략 16~80㎛의 직경(109)을 가질 수 있다.
도 2C는 장치(100)가 전도성 구조물(28)에 통전 가능하게 연결될 수 있는 방식을 묘사하는 하나의 예시적인 예이다. 전도성 구조물(28)은 집적 회로 장치를 동작 가능하게 연결하기에 바람직한 어떠한 타입의 구조물, 예컨대, 인쇄 회로 기판, 실리콘 인터포저(interposer), 머더보드, 플렉스 테이프(flex tape), 메모리 모듈 등일 수 있다. 도 2C에 도시된 바와 같이, 장치(100)는 노출된 전도성부(108)와 전도성 구조물(28) 상의 본드 패드(30)에 통전 가능하게 연결되는 복수의 땜납 볼(32)에 의해 전도성 구조물(28)에 동작 가능하게 연결될 수 있다. 본 출원의 완독(complete reading) 후에 당업자에 의해 인식될 바와 같이, 장치(100)는 다양한 주지의 기술에 의해 전도성 구조물(28)에 통전 가능하게 연결될 수 있다.
본 출원의 완독 후에 당업자에 의해 인식될 바와 같이, 패키지화된 장치(100)는 어떠한 타입의 IC 칩(102), 예컨대, 메모리 칩, 마이크로프로세서, ASIC 등과 더불어 채용될 수 있다. 추가적으로, 예시적인 본드 패드(104)와 와이어 본드(106)의 정밀한 형태, 위치, 및 재료는 특정 어플리케이션에 따라 변화할 수 있 다. 따라서, 이 명세서에 묘사된 예시적인 실시예는 본 발명의 한정으로 간주되어서는 안된다.
도 3A 내지 3E는 패키지화된 IC 장치(100)를 형성하는 하나의 예시적인 방법을 묘사한다. 도 3A는 패키지화되도록 준비된 복수의 싱귤레이트된 IC 칩(102)을 묘사한다. IC 칩(102)은 여느 다양한 주지의 처리 기술을 이용하여 제조 및 싱귤레이트되었다. 초기에, 도 3B에 나타난 바와 같이, IC 칩(102)은, 예컨대, 접착 재료(103) 또는 접착 테이프를 이용하여 희생 구조물(sacrificial structure)(120)에 부착될 것이다. 희생 구조물(120)은, 더욱 충분하게 후술되는 바와 같이, 와이어 본드(106)가 부착될 적어도 일부의 전도성 재료를 포함한다. 도 3A에 묘사된 예시적인 실시예에 있어서, 희생 구조물(120)은 기판(122) 및 전도성 재료(124), 예컨대, 알루미늄과 같은 금속의 층을 포함한다. 일 실시예에 있어서, 기판(122)은 세라믹 재료로 이루어지고 대략 0.135~0.5mm의 두께를 가질 수 있다. 기판(122)은 오가닉 래미네이트(organic laminate), 폴리머, 폴리에스터, 실리콘 등과 같은 다른 재료로도 이루어질 수 있다. 전도성 재료(124)의 층은, 다양한 주지의 처리, 예컨대, 스퍼터 증착(sputter deposition)에 의해 증착될 수 있고, 대략 0.1~30㎛의 두께를 가질 수 있다. 도 3A에 묘사된 예시적인 실시예에 있어서, 희생 구조물(120)의 전도성부는 예시적인 전도성층(124)의 형태를 취할 수 있다. 하지만, 다른 형태도 가능하다. 예를 들어, 도 4에 도시된 바와 같이, 희생 구조물(120)의 전도성부는, 장치(100)의 전도성 단부(conductive end portion)(108)에 위치상으로 대응하는 복수의 이격된 전도성 구조물(124A)의 형태를 취할 수 있다. 이격된 전도성 영역(124A)은 어떠한 소망하는 형태도, 즉, 직사각형, 둥근, 등의 형태도 될 수 있다. 다른 구조도 가능하다.
다음, 도 3B에 나타난 바와 같이, 와이어 본드(106)는 IC 칩(102)과 희생 구조물(120)의 전도성부, 예컨대, 예시적인 전도성층(124)에 부착된다. 와이어 본드(106)는 다양한 재료, 예컨대, 금, 알루미늄, 구리 등으로 이루어질 수 있고, 그것들은 다양한 주지의 기술을 이용하여 IC 칩(102)과 전도성층(124)에 부착될 수 있다. 와이어 본드(106)를 희생 구조물(120)의 전도성부에 부착시키는 것은 전도성 단부(108)의 형성을 초래한다. 따라서, 희생 구조물(120)의 전도성부, 예컨대, 전도성층(124)과 와이어 본드(106)의 구성의 특정 재료들에 따라, 전도성 단부(108)는 상기 재료들의 조합을 포함할 수 있다.
그 다음, 도 3C에 도시된 바와 같이, 캡슐재(encapsulant)(105), 예컨대, 에폭시 재료 또는 몰딩 컴파운드는 IC 칩(102) 주위에 형성된다. 캡슐재(105)는, 에폭시, 액상 캡슐재, 에폭시 몰드 컴파운드, 파우더(powder) 등과 같은 다양한 주지의 재료로 이루어질 수 있고, 다양한 주지의 기술을 이용하여 IC 칩(102) 주위에 붙여지거나 형성될 수 있다.
도 3D에 도시된 바와 같이, 그 다음, 희생 구조물(120)을 제거하기 위해 하나 이상의 처리 작업이 실행되어, IC 칩(102)의 후부(110)와 노출된 전도성부(108)를 노출시킨다. 희생 구조물(120)은 다양한 기술에 의해 제거될 수 있다. 하나의 예시적인 실시예에 있어서, 희생 구조물(120)은 평탄화 처리를 실행하는 것에 의해 제거될 수 있다. 예를 들어, 희생 구조물(120)은 하나 이상의 화학 기계적 연 마(polishing) 처리를 실행하는 것에 의해서나, 연삭 처리를 실행하는 것에 의해서, 또는 에칭 처리나 상기 처리들의 조합을 실행하는 것에 의해서 제거될 수 있다. 이들 작업의 최종 결과는 IC 칩(102)의 후부(110)와 노출된 전도성부(108)를 노출시키는 실제적인 평면(105A)이다. 도 3E는, 장치들이 싱귤레이트되고 난 후 그리고 캡슐 재료(105)가 트리밍되고 난 후의 3개 각각의 패키지화된 장치(100)를 묘사한다.
본 발명의 이용을 통해서, 패키지화된 IC 장치(100)에 의해 점유되는 물리적인 공간은 종래 기술의 패키지화된 IC 장치에 비해 감소될 수 있다. 본 발명이, 도 1A에 도시된 바와 같은, 캐리어(14) 상의 상대적으로 큰 전도성 본드 패드(22)의 형성을 포함하지 않으므로, 전반적인 패키지화된 IC 장치(100)의 길이 및 폭이 감소될 수 있다. 예를 들어, 도 2A에 도시된 바와 같이, IC 칩(102)의 에지로부터 캡슐 재료(105)의 에지까지의 수평 치수(111)가 대략 0.1~0.4mm일 수 있다. 대조적으로, 도 1A에 도시된 장치(10)에 대한 대응 치수(11)는 대략 0.5~1.0mm일 수 있다. 따라서, 본 발명의 이용을 통해서, 패키지화된 IC 장치(100)의 “밑넓이”가 감소될 수 있다. 추가적으로, 이 명세서에 기술된 예시적인 패키지화된 IC 장치(100)는 도 1A에 묘사된 캐리어(14)와 같은 캐리어 구조물을 포함하지 않으므로, 종래 기술의 패키지화된 IC 장치에 비해 더 적은 수직 공간을 차지한다, 즉, 더 짧다. 예를 들어, 하나의 예시적인 실시예에 있어서, 패키지화된 IC 장치(100)의 전체 높이(113)(도 2A 참조)는 대략 0.1에서 0.5mm까지 범위를 둘 수 있다.
본 발명이 이 명세서의 가르침의 이익을 갖는 당업자에게 명백한 상이하지만 등가인 방식으로 변형 및 실시될 수 있으므로, 상술한 특정 실시예들은 예시일 뿐이다. 예를 들어, 앞서 언급된 처리 단계들은 상이한 순서로 실행될 수 있다. 또한, 하기의 청구 범위에 기술된 것 이외의, 이 명세서에 도시된 구성 또는 설계의 세부로의 한정이 의도되지는 않았다. 따라서, 상술한 특정 실시예들이 변경되거나 변형될 수 있고 그러한 모든 변화들이 본 발명의 권리 범위 및 사상에 속하는 것으로 간주된다는 것이 명백하다. 따라서, 이 명세서에서 청구하는 보호는 하기의 청구 범위에 언급되는 바와 같다.

Claims (24)

  1. 평면을 규정하는 후부면(backside surface) 및 복수의 본드 패드를 갖는 전부면(front side surface)을 포함하는 집적 회로 칩;
    상기 집적 회로 칩의 대응하는 본드 패드에 통전 가능하게(conductively) 연결되는 일단 및 상기 집적 회로 칩으로부터 이격된 타단을 갖는 복수의 와이어 본드(wire bond)로서, 상기 와이어 본드의 상기 일단 및 상기 타단은 동일한 단면 치수를 갖는, 복수의 와이어 본드; 및
    상기 집적 회로 칩과 상기 복수의 와이어 본드를 감싸는 캡슐 재료(encapsulant material)로서, 상기 집적 회로 칩의 상기 후부면 및 상기 와이어 본드의 상기 타단이 상기 평면에서 노출되도록, 상기 캡슐 재료는, 상기 집적 회로 칩의 상기 후부면에 의해 규정되는 상기 평면과 동일한 평면상에 있는 후면(back surface)을 갖는, 캡슐 재료를 포함하는 장치.
  2. 청구항 1에 있어서, 상기 집적 회로 칩은, 메모리 소자, 마이크로프로세서, 및 주문형 반도체(application specific integrated circuit) 중 적어도 하나를 포함하는, 장치.
  3. 청구항 1에 있어서, 상기 와이어 본드는 금, 알루미늄, 또는 구리로 이루어진, 장치.
  4. 청구항 1에 있어서, 상기 전도성 노출부는 알루미늄으로 이루어진, 장치.
  5. 청구항 1에 있어서, 상기 캡슐 재료는, 에폭시 컴파운드(epoxy compound), 몰딩 컴파운드(molding compound), 또는 액상 캡슐재(liquid encapsulant)를 포함하는, 장치.
  6. 청구항 1에 있어서, 상기 캡슐 재료는, 상기 평면에 위치되는 바닥면을 갖는, 장치.
  7. 청구항 1에 있어서, 상기 후면은, 상기 캡슐 재료가 형성된 후에 적어도 하나의 처리 작업을 받은 면인, 장치.
  8. 청구항 1에 있어서, 상기 전도성 노출부에 통전 가능하게 연결되는 전도성 구조물을 더 포함하는, 장치.
  9. 청구항 8에 있어서, 상기 전도성 구조물은, 인쇄 회로 기판, 실리콘 인터포저(silicon interposer), 머더보드(motherboard), 플렉스 테이프(flex tape), 또는 메모리 모듈(memory module)을 포함하는, 장치.
  10. 청구항 8에 있어서, 상기 집적 회로 칩은 복수의 전도성 볼(ball)에 의해 상기 전도성 구조물에 통전 가능하게 연결되는, 장치.
  11. 청구항 1에 있어서, 상기 와이어 본드의 상기 타단은 상기 와이어 본드의 평평한 최저 노출면을 포함하는, 장치.
  12. 청구항 1에 있어서, 상기 와이어 본드의 상기 타단은 상기 평면 내에서 원형 단면 영역을 갖는, 장치.
  13. 평면을 규정하는 후부면을 포함하는 집적 회로 칩;
    상기 집적 회로 칩에 대한 전도성 커플링을 포함하는 복수의 와이어 본드로서, 상기 복수의 와이어 본드 각각은 노출된 상기 후부면에 의해 규정되는 상기 평면과 동일한 평면상에 있는 전도성부를 갖는 말단에서 끝나는, 복수의 와이어 본드;
    캡슐 재료로서, 상기 집적 회로 칩의 상기 후부면과 상기 와이어 본드의 상기 말단의 상기 전도성부가 상기 집적 회로 칩의 상기 후부면에 의해 규정되는 상기 평면에서 상기 캡슐 재료를 통해 노출되도록, 상기 복수의 와이어 본드 및 상기 집적 회로 칩의 일부를 감싸고, 각각의 와이어 본드는 상기 전도성 커플링으로부터 상기 캡슐 재료의 후면에서 노출된 상기 전도성부까지 일정한 단면 크기를 갖는, 캡슐 재료; 및
    상기 와이어 본드의 노출된 상기 전도성부에 통전 가능하게 연결된 전도성 구조물을 포함하는 장치.
  14. 청구항 13에 있어서, 상기 집적 회로 칩은, 메모리 소자, 마이크로프로세서 및 주문형 반도체 중 적어도 하나를 포함하는, 장치.
  15. 청구항 13에 있어서, 상기 와이어 본드는 금, 알루미늄, 또는 구리로 이루어진, 장치.
  16. 청구항 13에 있어서, 상기 전도성 구조물은, 인쇄 회로 기판, 실리콘 인터포저, 머더보드, 플렉스 테이프, 또는 메모리 모듈을 포함하는, 장치.
  17. 청구항 13에 있어서, 상기 집적 회로 칩은 복수의 솔더 볼(solder ball)에 의해 상기 전도성 구조물에 통전 가능하게 연결되는, 장치.
  18. 평면을 규정하는 후부면을 갖는 집적 회로 칩을 전도성부를 갖는 희생 구조물(sacrificial structure)의 인근에 위치시키는 단계;
    복수의 와이어 본드의 제1 단부를 상기 집적 회로 칩에 부착시키는 단계;
    상기 복수의 와이어 본드의 제2 단부를 상기 희생 구조물의 상기 전도성부에 부착시키는 단계;
    캡슐 재료를 상기 집적 회로 칩, 상기 와이어 본드, 및 상기 희생 구조물의 인근에 형성하는 단계; 및
    상기 희생 구조물을 제거하여 상기 집적 회로 칩의 상기 후부면을 노출시키고, 상기 평면의 적어도 하나의 와이어 본드의 섹션(section)을 노출시키는 단계로서, 각각의 와이어 본드는 상기 평면의 상기 섹션 및 상기 제1 단부에서 동일한 단면 치수를 갖는, 단계를 포함하는 방법.
  19. 청구항 18에 있어서, 상기 희생 구조물의 제거 후에 상기 캡슐 재료의 여분을 트리밍하는 단계를 더 포함하는, 방법.
  20. 청구항 18에 있어서, 상기 희생 구조물의 상기 전도성부는 기판 위에 형성되는 전도성 재료의 층을 포함하고, 상기 복수의 와이어 본드의 상기 제2 단부는 상기 전도성 재료의 층에 부착되는, 방법.
  21. 청구항 18에 있어서, 상기 희생 구조물의 상기 전도성부는 복수의 이격된 전도성 구조물을 포함하고, 상기 복수의 와이어 본드의 제2 단부의 각각은 상기 이격된 전도성 구조물들 중 하나에 부착되는, 방법.
  22. 청구항 18에 있어서, 상기 희생 구조물을 제거하는 단계는, 상기 희생 구조물을 제거하기 위해 평탄화 처리를 실행하는 단계, 상기 희생 구조물을 제거하기 위해 적어도 하나의 화학 기계적 연마(polishing) 처리를 실행하는 단계, 상기 희생 구조물을 제거하기 위해 적어도 하나의 연삭(grinding) 처리를 실행하는 단계, 또는 상기 희생 구조물을 제거하기 위해 적어도 하나의 에칭 처리를 실행하는 단계를 포함하는, 방법.
  23. 청구항 18에 있어서, 전도성 구조물을 상기 평면의 상기 노출된 섹션에 통전 가능하게 연결하는 단계를 더 포함하는, 방법.
  24. 청구항 18에 있어서, 상기 희생 구조물을 제거하는 단계는, 또한 상기 캡슐 재료의 면을 노출시키는, 방법.
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