JP2018026475A - 半導体装置 - Google Patents

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慎一 内田
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康▲隆▼ 中柴
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Abstract

【課題】半導体装置に備わるインダクタの特性を向上する。【解決手段】半導体基板ＳＢ、半導体基板ＳＢ上のＢＯＸ層ＢＸおよびＢＯＸ層ＢＸ上の半導体層ＳＬから構成されるＳＯＩ基板と、ＳＯＩ基板の主面の上方に形成された多層配線と、多層配線から構成されるインダクタＩＮと、を備える。そして、インダクタＩＮの下方に位置する領域では、ＢＯＸ層ＢＸおよび半導体層ＳＬが、素子分離部ＳＴＩによって複数の領域に仕切られており、複数の領域のそれぞれの半導体層ＳＬ上に、ダミーゲート電極ＤＧがダミーゲート絶縁膜ＤＩを介して設けられている。【選択図】図１

Description

本発明は半導体装置に関し、例えばＳＯＩ（Silicon on Insulator）基板に形成され、インダクタを備えた半導体装置に好適に利用できるものである。
インダクタの下方に位置する素子分離膜に開口を設けてその開口内に半導体基板を残しつつ、インダクタの下方に位置する半導体基板に渦電流が発生することを抑制する技術が特開２０１３−１１０３５１号公報（特許文献１）に記載されている。
特開２０１３−１１０３５１号公報
半導体装置に備わるインダクタでは、Ｑ（Quality Factor）が高いことが求められる。インダクタのＱを高くするためには、インダクタの下方に位置する半導体基板で生じる渦電流を小さくする必要がある。
例えば前記特許文献１には、インダクタの下方に位置する領域において、ウェルを複数に分断することによって、渦電流の発生を抑制する技術が記載されている。しかし、ダミーゲート電極が半導体基板に形成されたダミー拡散層と接続しているため、ウェルに渦電流が発生すると、ダミーゲート電極およびダミー拡散層のインピーダンスによって逆起電力が大きくなり、インダクタの特性が劣化することが懸念された。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、半導体基板、半導体基板上のＢＯＸ層およびＢＯＸ層上の半導体層から構成されるＳＯＩ基板と、ＳＯＩ基板の主面の上方に形成された多層配線と、多層配線から構成されるインダクタと、を備える。そして、インダクタの下方に位置する領域では、ＢＯＸ層および半導体層が、素子分離部によって複数の領域に仕切られており、複数の領域のそれぞれの半導体層上に、ダミーゲート電極がダミーゲート絶縁膜を介して設けられている。
一実施の形態によれば、半導体装置に備わるインダクタの特性を向上することができる。
実施の形態１による半導体装置の断面図である。 実施の形態１によるインダクタの平面図である。 実施の形態１によるインダクタの下方に位置するダミー素子領域の平面図である。 実施の形態１による半導体装置の製造工程を示す断面図である。 図４に続く、半導体装置の製造工程中の断面図である。 図５に続く、半導体装置の製造工程中の断面図である。 図６に続く、半導体装置の製造工程中の断面図である。 図７に続く、半導体装置の製造工程中の断面図である。 実施の形態２によるインダクタの平面図である。 実施の形態２によるインダクタの下方に位置するダミー素子領域の平面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図とが対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図であっても図面を見易くするためにハッチングを省略する場合もあり、平面図であっても図面を見易くするためにハッチングを付す場合もある。
以下、本実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
≪半導体装置の構成≫
本実施の形態１による半導体装置の構成について図１〜図３を用いて説明する。図１は、本実施の形態１による半導体装置の断面図である。図２は、本実施の形態１によるインダクタの平面図である。図３は、本実施の形態１によるインダクタの下方に位置するダミー素子領域の平面図である。
本実施の形態１による半導体装置ＳＭ１では、回路形成領域に形成されたＳＯＩトランジスタ、バルクトランジスタおよびインダクタを例示する。
本実施の形態１では、ＭＯＳ（Metal Oxide Semiconductor）構造のＳＯＩトランジスタ（ｎチャネル型ＳＯＩトランジスタＳＮおよびｐチャネル型ＳＯＩトランジスタＳＰ）が形成される領域をＳＯＩ領域１Ａと呼び、ＭＯＳ構造のバルクトランジスタ（ｎチャネル型バルクトランジスタＢＮおよびｐチャネル型バルクトランジスタＢＰ）が形成される領域をバルク領域１Ｂと呼ぶ。また、インダクタＩＮが形成される領域をインダクタ領域１Ｃと呼ぶ。
また、本実施の形態１による半導体装置ＳＭ１では、５層の多層配線を例示するが、層数はこれに限定されるものではない。
（１）ＳＯＩトランジスタの構成について
以下の説明では、ＭＯＳ構造のｎチャネル型ＳＯＩトランジスタをｎ型ＳＯＩトランジスタと略し、ＭＯＳ構造のｐチャネル型ＳＯＩトランジスタをｐ型ＳＯＩトランジスタと略して、記載する。
図１に示すように、ｎ型ＳＯＩトランジスタＳＮおよびｐ型ＳＯＩトランジスタＳＰは、ｐ型の単結晶シリコンからなる半導体基板ＳＢと、半導体基板ＳＢ上に形成された、例えば酸化シリコンからなるＢＯＸ（Buried Oxide）層（埋め込み絶縁層とも言う。）ＢＸと、ＢＯＸ層ＢＸ上に形成された単結晶シリコンからなる半導体層（ＳＯＩ層またはシリコン層とも言う。）ＳＬと、からなるＳＯＩ基板の主面に形成されている。ＢＯＸ層ＢＸの厚さは、例えば１０〜２０ｎｍ程度、半導体層ＳＬの厚さは、例えば１０〜２０ｎｍ程度である。
まず、ｎ型ＳＯＩトランジスタＳＮについて説明する。ｎ型ＳＯＩトランジスタＳＮは、半導体基板ＳＢに形成された素子分離部ＳＴＩによって隣り合う素子形成領域（活性領域とも言う。）と分離（絶縁）されており、ｎ型ＳＯＩトランジスタＳＮが形成される半導体基板ＳＢには、ｐ型ウェルＰＷＳが形成されている。また、ｎ型ＳＯＩトランジスタＳＮが形成される半導体層ＳＬにはｐ型不純物が導入されて、ｐ型半導体層ＰＳＬが形成されている。
ｐ型半導体層ＰＳＬ上にゲート絶縁膜ＧＩＳｎが形成され、ゲート絶縁膜ＧＩＳｎ上にゲート電極ＧＥＳｎが形成されている。ゲート絶縁膜ＧＩＳｎは、例えば酸化シリコンまたは酸窒化シリコンからなり、ゲート電極ＧＥＳｎは、例えば多結晶シリコンからなる。ゲート電極ＧＥＳｎの下方のｐ型半導体層ＰＳＬが、ｎ型ＳＯＩトランジスタＳＮのチャネルとなる。
ゲート電極ＧＥＳｎの側壁には、絶縁材料から構成されるサイドウォールスペーサＳＷＳが形成されており、図示は省略するが、ｐ型半導体層ＰＳＬのうち、ゲート電極ＧＥＳｎおよびサイドウォールスペーサＳＷＳで覆われていない領域上に、エピタキシャル層が選択的に形成されている。
ゲート電極ＧＥＳｎの両側（ゲート長方向の両側）のｐ型半導体層ＰＳＬおよびエピタキシャル層には、ｎ型ＳＯＩトランジスタＳＮのｎ型導電性のソース・ドレイン用半導体領域ＮＳが形成されている。
ゲート電極ＧＥＳｎの上部およびソース・ドレイン用半導体領域ＮＳの上部（表層部）には、金属と半導体との反応層（化合物層）であるシリサイド層ＭＳが形成されている。
ＳＯＩ基板上には、ゲート電極ＧＥＳｎ、サイドウォールスペーサＳＷＳおよびシリサイド層ＭＳなどを覆うように、第１層間絶縁膜ＩＬ１が形成されている。第１層間絶縁膜ＩＬ１上には、第１層目の配線Ｍ１が形成されており、第１層間絶縁膜ＩＬ１に形成された接続孔ＣＮの内部に埋め込まれたプラグ電極ＰＬによって、配線Ｍ１は、ゲート電極ＧＥＳｎ、ソース・ドレイン用半導体領域ＮＳなどと電気的に接続されている。配線Ｍ１は、例えば銅またはアルミニウムなどからなり、プラグ電極ＰＬは、例えばタングステンなどからなる。
さらに、配線Ｍ１の上方には、第２層目の配線Ｍ２、第３層目の配線Ｍ３、第４層目の配線Ｍ４および第５層目の配線Ｍ５が、それぞれ第２層間絶縁膜ＩＬ２、第３層間絶縁膜ＩＬ３、第４層間絶縁膜ＩＬ４および第５層間絶縁膜ＩＬ５を介して形成されている。さらに、最上層の第５層目の配線Ｍ５は、絶縁膜ＰＳＮおよび保護膜ＲＦにより覆われている。絶縁膜ＰＳＮは、例えば窒化シリコンなどからなり、保護膜ＲＦは、例えば感光性ポリイミドなどからなる。
次に、ｐ型ＳＯＩトランジスタＳＰについて説明する。ｐ型ＳＯＩトランジスタＳＰは、半導体基板ＳＢに形成された素子分離部ＳＴＩによって隣り合う素子形成領域と分離されており、ｐ型ＳＯＩトランジスタＳＰが形成される半導体基板ＳＢには、ｎ型ウェルＮＷＳが形成されている。また、ｐ型ＳＯＩトランジスタＳＰが形成される半導体層ＳＬにはｎ型不純物が導入されて、ｎ型半導体層ＮＳＬが形成されている。
ｎ型半導体層ＮＳＬ上にゲート絶縁膜ＧＩＳｐが形成され、ゲート絶縁膜ＧＩＳｐ上にゲート電極ＧＥＳｐが形成されている。ゲート絶縁膜ＧＩＳｐは、例えば酸化シリコンまたは酸窒化シリコンからなり、ゲート電極ＧＥＳｐは、例えば多結晶シリコンからなる。ゲート電極ＧＥＳｐの下方のｎ型半導体層ＮＳＬが、ｐ型ＳＯＩトランジスタＳＰのチャネルとなる。
ゲート電極ＧＥＳｐの側壁には、絶縁材料から構成されるサイドウォールスペーサＳＷＳが形成されており、図示は省略するが、ｎ型半導体層ＮＳＬのうち、ゲート電極ＧＥＳｐおよびサイドウォールスペーサＳＷＳで覆われていない領域上に、エピタキシャル層が選択的に形成されている。
ゲート電極ＧＥＳｐの両側（ゲート長方向の両側）のｎ型半導体層ＮＳＬおよびエピタキシャル層には、ｐ型ＳＯＩトランジスタＳＰのｐ型導電性のソース・ドレイン用半導体領域ＰＳが形成されている。
ゲート電極ＧＥＳｐの上部およびソース・ドレイン用半導体領域ＰＳの上部（表層部）には、金属と半導体との反応層であるシリサイド層ＭＳが形成されている。
ＳＯＩ基板上には、前述のｎ型ＳＯＩトランジスタＳＮと同様に、ゲート電極ＧＥＳｐ、サイドウォールスペーサＳＷＳおよびシリサイド層ＭＳなどを覆うように、第１層間絶縁膜ＩＬ１が形成されている。さらに、第２層間絶縁膜ＩＬ２〜第５層間絶縁膜ＩＬ５および第１層目の配線Ｍ１〜第５層目の配線Ｍ５が形成されており、最上層の第５層目の配線Ｍ５は、絶縁膜ＰＳＮおよび保護膜ＲＦにより覆われている。
（２）バルクトランジスタの構成について
以下の説明では、ＭＯＳ構造のｎチャネル型バルクトランジスタをｎ型バルクトランジスタと略し、ＭＯＳ構造のｐチャネル型バルクトランジスタをｐ型バルクトランジスタと略して、記載する。
図１に示すように、ｎ型バルクトランジスタＢＮおよびｐ型バルクトランジスタＢＰは、ｐ型の単結晶シリコンからなる半導体基板ＳＢの主面に形成されている。
まず、ｎ型バルクトランジスタＢＮについて説明する。ｎ型バルクトランジスタＢＮは、半導体基板ＳＢに形成された素子分離部ＳＴＩによって隣り合う素子形成領域と分離されており、ｎ型バルクトランジスタＢＮが形成される半導体基板ＳＢには、ｐ型ウェルＰＷＢが形成されている。
半導体基板ＳＢ（ｐ型ウェルＰＷＢ）上にゲート絶縁膜ＧＩＢｎが形成され、ゲート絶縁膜ＧＩＢｎ上にゲート電極ＧＥＢｎが形成されている。ゲート絶縁膜ＧＩＢｎは、例えば酸化シリコンまたは酸窒化シリコンからなり、ゲート電極ＧＥＢｎは、例えば多結晶シリコンからなる。ゲート電極ＧＥＢｎの下方の半導体基板ＳＢが、ｎ型バルクトランジスタＢＮのチャネルとなる。
ゲート電極ＧＥＢｎの側壁には、絶縁材料から構成されるサイドウォールスペーサＳＷＢが形成されている。
ゲート電極ＧＥＢｎの両側（ゲート長方向の両側）の半導体基板ＳＢには、ｎ型バルクトランジスタＢＮのｎ型導電性のソース・ドレイン用半導体領域ＮＢが形成されている。ソース・ドレイン用半導体領域ＮＢは、相対的に低濃度のｎ型エクステンション層と相対的に高濃度のｎ型拡散層により構成される、いわゆるＬＤＤ（Lightly Doped Drain）構造を有している。
ゲート電極ＧＥＢｎの上部およびソース・ドレイン用半導体領域ＮＢの上部（表層部）には、金属と半導体との反応層であるシリサイド層ＭＳが形成されている。
半導体基板ＳＢ上には、前述のｎ型ＳＯＩトランジスタＮＳと同様に、ゲート電極ＧＥＢｎ、サイドウォールスペーサＳＷＢおよびシリサイド層ＭＳなどを覆うように、第１層間絶縁膜ＩＬ１が形成されている。さらに、第２層間絶縁膜ＩＬ２〜第５層間絶縁膜ＩＬ５および第１層目の配線Ｍ１〜第５層目の配線Ｍ５が形成されており、最上層の第５層目の配線Ｍ５は、絶縁膜ＰＳＮおよび保護膜ＲＦにより覆われている。
次に、ｐ型バルクトランジスタＢＰについて説明する。ｐ型バルクトランジスタＢＰは、半導体基板ＳＢに形成された素子分離部ＳＴＩによって隣り合う素子形成領域と分離されており、ｐ型バルクトランジスタＢＰが形成される半導体基板ＳＢには、ｎ型ウェルＮＷＢが形成されている。
半導体基板ＳＢ（ｎ型ウェルＮＷＢ）上にゲート絶縁膜ＧＩＢｐが形成され、ゲート絶縁膜ＧＩＢｐ上にゲート電極ＧＥＢｐが形成されている。ゲート絶縁膜ＧＩＢｐは、例えば酸化シリコンまたは酸窒化シリコンからなり、ゲート電極ＧＥＢｐは、例えば多結晶シリコンからなる。ゲート電極ＧＥＢｐの下方の半導体基板ＳＢが、ｐ型バルクトランジスタＢＰのチャネルとなる。
ゲート電極ＧＥＢｐの側壁には、絶縁材料から構成されるサイドウォールスペーサＳＷＢが形成されている。
ゲート電極ＧＥＢｐの両側（ゲート長方向の両側）の半導体基板ＳＢには、ｐ型バルクトランジスタＢＰのｐ型導電性のソース・ドレイン用半導体領域ＰＢが形成されている。ソース・ドライン用半導体領域ＰＢは、相対的に低濃度のｐ型エクステンション層と相対的に高濃度のｐ型拡散層により構成される、いわゆるＬＤＤ構造を有している。
ゲート電極ＧＥＢｐの上部およびソース・ドレイン用半導体領域ＰＢの上部（表層部）には、金属と半導体との反応層であるシリサイド層ＭＳが形成されている。
半導体基板ＳＢ上には、前述のｎ型ＳＯＩトランジスタＮＳと同様に、ゲート電極ＧＥＢｐ、サイドウォールスペーサＳＷＢおよびシリサイド層ＭＳなどを覆うように、第１層間絶縁膜ＩＬ１が形成されている。さらに、第２層間絶縁膜ＩＬ２〜第５層間絶縁膜ＩＬ５および第１層目の配線Ｍ１〜第５層目の配線Ｍ５が形成されており、最上層の第５層目の配線Ｍ５は、絶縁膜ＰＳＮおよび保護膜ＲＦにより覆われている。
なお、図１に示すように、最上層の第５層目の配線Ｍ５によって、外部との接続部分となるパッド電極ＰＥが形成されている。図１では、バルク領域１Ｂにパッド電極ＰＥを配置したが、これに限定されるものではない。
（３）インダクタ領域の構成について
図１および図２に示すように、インダクタＩＮは、主として最上層の第５層目の配線Ｍ５と同一層の配線によって形成されており、インダクタＩＮの巻軸は、半導体基板ＳＢの主面に対して垂直方向を向いている。
インダクタＩＮは、例えばアンテナまたはアナログ素子（例えばコイル）として使用される。本実施の形態１によるインダクタＩＮを構成する各スパイラルは、正八角形を有している。そして、最外周のスパイラルが最も大きな正八角形となっており、内側のスパイラルになるにつれて徐々に正八角形が小さくなっている。なお、スパイラルは正八角形に限定されるものではなく、矩形、例えば正方形であってもよい。
インダクタＩＮの一方の端子となる第１接続端子ＣＴ１は、インダクタＩＮと同一層に位置しており、インダクタＩＮの外周側の端部に繋がっているため、インダクタＩＮと一体になっている。一方、インダクタＩＮの他方の端子となる第２接続端子ＣＴ２は、インダクタＩＮと同一層に位置しているが、インダクタＩＮとは異なる層の配線（例えば第４層目の配線Ｍ４と同一層の配線）からなる中継配線ＣＭを経由して、インダクタＩＮの内周側の端部に繋がっている。
インダクタ領域１Ｃでは、平面視においてインダクタＩＮの下方のＳＯＩ基板の主面に、複数のダミー素子が形成されたダミー素子領域ＤＥ１が設けられている。本実施の形態１では、ダミー素子領域ＤＥ１の平面形状は矩形となっているが、これに限定されるものではなく、例えば八角形であってもよい。
以下、ダミー素子領域ＤＥ１の構成を具体的に説明する。
ダミー素子領域ＤＥ１には、複数のダミーゲート電極ＤＧが形成されている。ダミーゲート電極ＤＧは、ｐ型の単結晶シリコンからなる半導体基板ＳＢと、半導体基板ＳＢ上に形成されたＢＯＸ層ＢＸと、ＢＯＸ層ＢＸ上に形成された単結晶シリコンからなる半導体層ＳＬと、からなるＳＯＩ基板の主面に、ダミーゲート絶縁膜ＤＩを介して形成されている。ダミーゲート電極ＤＥは、例えばゲート電極ＧＥＢｎ，ＧＥＢｐ，ＧＥＳｎ，ＧＥＳｐと同一層の材料（例えば多結晶シリコン膜）により形成され、ダミーゲート絶縁膜ＤＩは、例えばゲート絶縁膜ＧＩＳｎ，ＧＩＳｐと同一層の材料（例えば酸化シリコン膜または酸窒化シリコン膜）により形成されている。
ダミーゲート電極ＤＧの側壁には、絶縁材料から構成されるサイドウォールスペーサＳＷＲが形成されており、ダミーゲート電極ＤＧの上部には、金属と半導体との反応層であるシリサイド層ＭＳが形成されている。なお、ＢＯＸ層ＢＸ下の半導体基板ＳＢ（図１に点線で示す領域）には、ＳＯＩ領域１Ａに形成されたｐ型ウェルＰＷＳまたはｎ型ウェルＮＷＳあるいはバルク領域１Ｂに形成されたｐ型ウェルＰＷＢまたはｎ型ウェルＮＷＢのようなウェルは形成されていない。
また、図１および図３に示すように、複数のダミーゲート電極ＤＧのそれぞれが形成される領域は、素子分離部ＳＴＩによって囲まれている。言い換えれば、ダミー素子領域ＤＥ１においては、ＢＯＸ層ＢＸおよび半導体層ＳＬは素子分離部ＳＴＩによって複数の領域に仕切られており、複数の領域のそれぞれの半導体層ＳＬ上に、ダミーゲート電極ＤＧがダミーゲート絶縁膜ＤＩを介して形成されている。
複数のダミーゲート電極ＤＧは、２次元マトリクスを構成するように配置されており、複数の格子点のそれぞれにダミーゲート電極ＤＧが設けられている。ダミーゲート電極ＤＧの平面形状は矩形となっており、例えば正方形である。また、ダミーゲート電極ＤＧは孤立したパターンである。
ダミー素子領域ＤＥ１上には、ダミーゲート電極ＤＧ、サイドウォールスペーサＳＷＲおよびシリサイド層ＭＳなどを覆うように、第１層間絶縁膜ＩＬ１が形成されている。さらに、第２層間絶縁膜ＩＬ２〜第５層間絶縁膜ＩＬ５および第１層目のダミー配線ＭＤ１〜第４層目のダミー配線ＭＤ４が形成されている。前述したように、第４層目の配線Ｍ１と同一層の配線により中継配線ＣＭが構成され、最上層の第５層目の配線Ｍ５と同一層の配線によりインダクタＩＮが構成されている。インダクタＩＮは、絶縁膜ＰＳＮおよび保護膜ＲＦにより覆われている。
（４）インダクタ領域の特徴および効果について
本実施の形態１によるインダクタ領域１Ｃでは、平面視においてインダクタＩＮの下方に、素子分離部ＳＴＩによって区画された複数の領域の一つ一つにダミーゲート電極ＤＧが配置されたダミー素子領域ＤＥ１が設けられている。具体的には、素子分離部ＳＴＩによって区画された複数の領域のそれぞれには、半導体基板ＳＢ、半導体基板ＳＢ上に形成されたＢＯＸ層ＢＸおよびＢＯＸ層ＢＸ上に形成された半導体層ＳＬが形成されており、ダミーゲート電極ＤＧが、ダミーゲート絶縁膜ＤＩを介して。素子分離部ＳＴＩによって区画された複数の領域のそれぞれの半導体層ＳＬ上に形成されている。
このように、インダクタＩＮの下方に位置するダミー素子領域ＤＥ１に、複数のダミーゲート電極ＤＧを配置しているが、素子分離部ＳＴＩによって区画された複数の領域のそれぞれにダミーゲート電極ＤＧを配置しているので、平面視における複数のダミーゲート電極ＤＧの全面積は、インダクタ領域１Ｃの面積よりも小さくなる。さらに、ダミーゲート電極ＤＧと半導体基板ＳＢとの間に、ダミーゲート絶縁膜ＤＩおよびＢＯＸ層ＢＸが配置され、また、インダクタ領域１Ｃの半導体基板ＳＢにウェルを形成しないことから、ダミーゲート電極ＤＧと半導体基板ＳＢとの間のインピーダンスは大きくなる。
これらにより、インダクタＩＮの下方に位置するダミー素子領域ＤＥ１では、ダミーゲート電極ＤＧにおいて渦電流は発生するが、ダミーゲート電極ＤＧと半導体基板ＳＢとの間のインピーダンスは大きいことから、渦電流はダミーゲート電極ＤＧから半導体基板ＳＢへ流れ難くなるので、渦電流の発生による逆起電力を小さくすることができる。
なお、平面視において、本実施の形態１による複数のダミーゲート電極ＤＧの全面積と前記特許文献１による素子分離膜に形成された複数の開口部の全面積とが同じであっても、本実施の形態１のインダクタ領域１Ｃの構造の方が、前記特許文献１のインダクタ領域の構造よりも渦電流の発生を低減することができる。すなわち、断面で見た場合、本実施の形態１のインダクタ領域１Ｃの構造では、ダミーゲート電極ＤＧのみに渦電流が発生するが、前記特許文献１の構造では、ダミーゲート電極、ダミー拡散層およびウェルに渦電流が発生する。従って、本実施の形態１のインダクタ領域１Ｃの構造によれば、前記特許文献１のインダクタ領域の構造よりも渦電流が発生する領域を小さくできるので、渦電流の発生を低減することができる。
また、インダクタ領域１Ｃに複数のダミーゲート電極ＤＧを形成したことにより、多結晶シリコン膜を加工して、ＳＯＩ領域１Ａにゲート電極ＧＥＳｎ，ＧＥＳｐを形成し、バルク領域１Ｂにゲート電極ＧＥＢｎ，ＧＥＢｐを形成するときのエッチングの均一性を高めることができる。さらに、第１層間絶縁膜ＩＬ１の平坦性を高めることができる。
≪半導体装置の製造方法≫
本実施の形態１による半導体装置の製造方法について図４〜図８を用いて説明する。図４〜図８は、本実施の形態１による半導体装置の製造工程を説明する断面図である。
まず、図４に示すように、半導体基板ＳＢ、半導体基板ＳＢ上に形成されたＢＯＸ層ＢＸおよびＢＯＸ層ＢＸ上に形成された半導体層ＳＬからなるＳＯＩ基板を用意する。半導体基板ＳＢは単結晶Ｓｉ（シリコン）からなる支持基板であり、ＢＯＸ層ＢＸは酸化シリコンからなり、半導体層ＳＬは１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンからなる。ＢＯＸ層ＢＸの厚さは、例えば１０〜２０ｎｍ程度であり、半導体層ＳＬの厚さは、例えば１０〜２０ｎｍ程度である。
次に、ＳＯＩ基板に、ＳＴＩ（Shallow Trench Isolation）構造を有する絶縁膜からなる素子分離部ＳＴＩを形成する。素子分離部ＳＴＩは、ＳＯＩ基板の複数の活性領域同士を分離する不活性領域である。つまり、活性領域の平面視における形状は、素子分離部ＳＴＩに囲まれることで規定されている。また、ＳＯＩ領域１Ａと、バルク領域１Ｂと、インダクタ領域１Ｃとの間を互いに分離するように複数の素子分離部ＳＴＩが形成されている。さらに、ＳＯＩ領域１Ａおよびバルク領域１Ｂのそれぞれにおいては、隣り合う素子形成領域の間を分離するように複数の素子分離部ＳＴＩが形成され、インダクタ領域１Ｃにおいては、後述する複数のダミーゲート電極ＤＧを形成する領域を区画するように素子分離部ＳＴＩが形成される。
次に、ｎ型ＳＯＩトランジスタＳＮを形成するＳＯＩ領域１Ａの半導体基板ＳＢにｐ型不純物をイオン注入することにより、選択的にｐ型ウェルＰＷＳを形成する。この際、図示は省略するが、ｎ型ＳＯＩトランジスタＳＮのしきい電圧制御拡散領域を形成する。同様に、ｐ型ＳＯＩトランジスタＳＰを形成するＳＯＩ領域１Ａの半導体基板ＳＢにｎ型不純物をイオン注入することにより、選択的にｎ型ウェルＮＷＳを形成する。この際、図示は省略するが、ｐ型ＳＯＩトランジスタＳＰのしきい電圧制御拡散領域を形成する。
次に、ｎ型バルクトランジスタＢＮを形成するバルク領域１Ｂの半導体基板ＳＢにｐ型不純物をイオン注入することにより、選択的にｐ型ウェルＰＷＢを形成する。この際、図示は省略するが、ｎ型バルクトランジスタＢＮのしきい電圧制御拡散領域を形成する。同様に、ｐ型バルクトランジスタＢＰを形成するバルク領域１Ｂの半導体基板ＳＢにｎ型不純物をイオン注入することにより、選択的にｎ型ウェルＮＷＢを形成する。この際、図示は省略するが、ｐ型バルクトランジスタＢＰのしきい電圧制御拡散領域を形成する。
次に、ＳＯＩ領域１Ａおよびインダクタ領域１Ｃにレジストパターンを形成した後、例えばドライエッチング法によりＢＯＸ層ＢＸをストッパーとしてバルク領域１Ｂの半導体層ＳＬを選択的に除去する。その後、レジストパターンを除去し、例えばフッ酸洗浄によりバルク領域１ＢのＢＯＸ層ＢＸを除去する。
以上の工程を経て形成されたＳＯＩ領域１Ａ、バルク領域１Ｂおよびインダクタ領域１Ｃにおいては、ＳＯＩ領域１Ａおよびインダクタ領域１Ｃの半導体層ＳＬ表面と、バルク領域１Ｂの半導体基板ＳＢの表面との間に段差が生じる。しかし、その段差は２０ｎｍ程度であり、後の製造工程において、段差部分における加工残りまたは断線を防止することができるので、ＳＯＩトランジスタとバルクトランジスタとを同一の製造工程で形成することが可能となる。
次に、ｎ型ＳＯＩトランジスタＳＮを形成するＳＯＩ領域１Ａの半導体層ＳＬにｐ型不純物をイオン注入することにより、選択的にｐ型半導体層ＰＳＬを形成する。同様に、ｐ型ＳＯＩトランジスタＳＰを形成するＳＯＩ領域１Ａの半導体層ＳＬにｎ型不純物をイオン注入することにより、選択的にｎ型半導体層ＮＳＬを形成する。
次に、図５に示すように、ＳＯＩ領域１Ａにｎ型ＳＯＩトランジスタＳＮのゲート絶縁膜ＧＩＳｎおよびｐ型ＳＯＩトランジスタＳＰのゲート絶縁膜ＧＩＳｐを形成し、バルク領域１Ｂにｎ型バルクトランジスタＢＮのゲート絶縁膜ＧＩＢｎおよびｐ型バルクトランジスタＢＰのゲート絶縁膜ＧＩＢｐを形成する。さらに、インダクタ領域１Ｃにダミーゲート絶縁膜ＤＩを形成する。ゲート絶縁膜ＧＩＳｎ，ＧＩＳｐおよびダミーゲート絶縁膜ＤＩの厚さは、例えば２〜３ｎｍ程度、ゲート絶縁膜ＧＩＢｎ，ＧＩＢｐの厚さは、例えば７〜８ｎｍ程度である。
その後、例えばＣＶＤ（Chemical Vapor Deposition）法によりゲート絶縁膜ＧＩＢｎ，ＧＩＢｐ，ＧＩＳｎ，ＧＩＳｐ上およびダミーゲート絶縁膜ＤＩ上に、多結晶シリコン膜ＰＯおよび窒化シリコン膜（図示は省略）を順に積層する。多結晶シリコン膜ＰＯの厚さは、例えば４０ｎｍ程度、窒化シリコン膜の厚さは、例えば３０ｎｍ程度である。
次に、レジストパターンをマスクとした異方性ドライエッチング法により窒化シリコン膜および多結晶シリコン膜ＰＯを順に加工する。これにより、ＳＯＩ領域１Ａにｎ型ＳＯＩトランジスタＳＮの多結晶シリコン膜ＰＯからなるゲート電極ＧＥＳｎを形成し、ｐ型ＳＯＩトランジスタＳＰの多結晶シリコン膜ＰＯからなるゲート電極ＧＥＳｐを形成する。同時に、バルク領域１Ｂにｎ型バルクトランジスタＢＮの多結晶シリコン膜ＰＯからなるゲート電極ＧＥＢｎを形成し、ｐ型バルクトランジスタＢＰの多結晶シリコン膜ＰＯからなるゲート電極ＧＥＢｐを形成する。同時に、インダクタ領域１Ｃに多結晶シリコン膜ＰＯからなるダミーゲート電極ＤＧを形成する。
次に、バルク領域１Ｂのｎ型バルクトランジスタＢＮを形成する領域の半導体基板ＳＢにｎ型不純物、例えばＡｓ（ヒ素）をイオン注入する。これにより、自己整合的にｎ型バルクトランジスタＢＮのｎ型エクステンション層ＮＢ１を形成する。この際、ｎ型エクステンション層ＮＢ１のチャネル側にｐ型ハロー領域を形成してもよい。ｎ型バルクトランジスタＢＮでは、ｐ型ハロー領域を設けることにより、ｎ型エクステンション層ＮＢ１のチャネル方向への拡散を抑制することができる。
次に、バルク領域１Ｂのｐ型バルクトランジスタＢＰを形成する領域の半導体基板ＳＢにｐ型不純物、例えばＢＦ２（フッ化ボロン）をイオン注入する。これにより、自己整合的にｐ型バルクトランジスタＢＰのｐ型エクステンション層ＰＢ１を形成する。この際、ｐ型エクステンション層ＰＢ１のチャネル側にｎ型ハロー領域を形成してもよい。ｐ型バルクトランジスタＢＰでは、ｎ型ハロー領域を設けることにより、ｐ型エクステンション層ＰＢ１のチャネル方向への拡散を抑制することができる。
次に、ｎ型ＳＯＩトランジスタＳＮのゲート電極ＧＥＳｎの側壁およびｐ型ＳＯＩトランジスタＳＰのゲート電極ＧＥＳｐの側壁並びにダミーゲート電極ＤＧの側壁にサイドウォールスペーサ（図示は省略）を形成する。続いて、ＳＯＩ領域１Ａの露出したｐ型半導体層ＰＳＬ上およびｎ型半導体層ＮＳＬ上に、例えば選択エピタキシャル成長法により、Ｓｉ（シリコン）またはＳｉＧｅ（シリコンゲルマニウム）からなる積み上げ単結晶層、すなわちエピタキシャル層ＥＰを選択的に形成する。
その後、上記サイドウォールスペーサ、並びにゲート電極ＧＥＢｎ，ＧＥＢｐ，ＧＥＳｎ，ＧＥＳｐ上およびダミーゲート電極ＤＧ上の窒化シリコン膜を選択的に除去する。
次に、図６に示すように、ＳＯＩ領域１Ａのｎ型ＳＯＩトランジスタＳＮを形成する領域のｐ型半導体層ＰＳＬにｎ型不純物、例えばＡｓ（ヒ素）をイオン注入する。これにより、自己整合的にｎ型ＳＯＩトランジスタＳＮのｎ型エクステンション層ＮＳ１を形成する。
次に、ＳＯＩ領域１Ａのｐ型ＳＯＩトランジスタＳＰを形成する領域のｎ型半導体層ＮＳＬにｐ型不純物、例えばＢＦ２（フッ化ボロン）をイオン注入する。これにより、自己整合的にｐ型ＳＯＩトランジスタＳＰのｐ型エクステンション層ＰＳ１を形成する。
次に、ｎ型ＳＯＩトランジスタＳＮのゲート電極ＧＥＳｎの側壁およびｐ型ＳＯＩトランジスタＳＰのゲート電極ＧＥＳｐの側壁にサイドウォールスペーサＳＷＳを形成し、ｎ型バルクトランジスタＢＮのゲート電極ＧＥＢｎの側壁およびｐ型バルクトランジスタＢＰのゲート電極ＧＥＢｐの側壁にサイドウォールスペーサＳＷＢを形成する。同時に、ダミーゲート電極ＤＧの側壁にサイドウォールスペーサＳＷＲを形成する。
次に、ＳＯＩ領域１Ａおよびバルク領域１Ｂにｎ型不純物、例えばＡｓ（ヒ素）をイオン注入する。これにより、自己整合的にｎ型ＳＯＩトランジスタＳＮのｎ型拡散層ＮＳ２およびｎ型バルクトランジスタＢＮのｎ型拡散層ＮＢ２が形成される。すなわち、ｎ型ＳＯＩトランジスタＳＮでは、エピタキシャル層ＥＰおよびその下のｐ型半導体層ＰＳＬにｎ型不純物が注入されて、ｎ型拡散層ＮＳ２が形成され、ｎ型バルクトランジスタＢＮでは、半導体基板ＳＢにｎ型不純物が注入されて、ｎ型拡散層ＮＢ２が形成される。このとき、ゲート電極ＧＥＳｎ，ＧＥＢｎ下のチャネル領域にはｎ型不純物は注入されない。
これにより、ｎ型ＳＯＩトランジスタＳＮでは、ｎ型エクステンション層ＮＳ１およびｎ型拡散層ＮＳ２からなるソース・ドレイン用半導体領域ＮＳが形成され、ｎ型バルクトランジスタＢＮでは、ｎ型エクステンション層ＮＢ１およびｎ型拡散層ＮＢ２からなるソース・ドレイン用半導体領域ＮＢが形成される。
次に、ＳＯＩ領域１Ａおよびバルク領域１Ｂにｐ型不純物、例えばＢＦ２（フッ化ボロン）をイオン注入する。これにより、自己整合的にｐ型ＳＯＩトランジスタＳＰのｐ型拡散層ＰＳ２およびｐ型バルクトランジスタＢＰのｐ型拡散層ＰＢ２が形成される。すなわち、ｐ型ＳＯＩトランジスタＳＰでは、エピタキシャル層ＥＰおよびその下のｎ型半導体層ＮＳＬにｐ型不純物が注入されて、ｐ型拡散層ＰＳ２が形成され、ｐ型バルクトランジスタＢＰでは、半導体基板ＳＢにｐ型不純物が注入されて、ｐ型拡散層ＰＢ２が形成される。このとき、ゲート電極ＧＥＳｐ，ＧＥＢｐ下のチャネル領域にはｐ型不純物は注入されない。
これにより、ｐ型ＳＯＩトランジスタＳＰでは、ｐ型エクステンション層ＰＳ１およびｐ型拡散層ＰＳ２からなるソース・ドレイン用半導体領域ＰＳが形成され、ｐ型バルクトランジスタＢＰでは、ｐ型エクステンション層ＰＢ１およびｐ型拡散層ＰＢ２からなるソース・ドレイン用半導体領域ＰＢが形成される。
次に、例えばＲＴＡ（Rapid Thermal Anneal）法により、イオン注入された不純物を活性化させ、かつ、熱拡散させる。
次に、図７に示すように、シリサイド層ＭＳを形成する。ＳＯＩ領域１Ａでは、ｎ型ＳＯＩトランジスタＳＮのゲート電極ＧＥＳｎおよびソース・ドレイン用半導体領域ＮＳのそれぞれの上部並びにｐ型ＳＯＩトランジスタＳＰのゲート電極ＧＥＳｐおよびソース・ドレイン用半導体領域ＰＳのそれぞれの上部にシリサイド層ＭＳを形成する。また、バルク領域１Ｂでは、ｎ型バルクトランジスタＢＮのゲート電極ＧＥＢｎおよびソース・ドレイン用半導体領域ＮＢのそれぞれの上部並びにｐ型バルクトランジスタＢＰのゲート電極ＧＥＢｐおよびソース・ドレイン用半導体領域ＰＢのそれぞれの上部にシリサイド層ＭＳを形成する。また、インダクタ領域１Ｃでは、ダミーゲート電極ＤＧの上部にシリサイド層ＭＳを形成する。
上記の工程により、ＳＯＩ領域１Ａには、ゲート電極ＧＥＳｎとソース・ドレイン用半導体領域ＮＳとを有するｎ型ＳＯＩトランジスタＳＮおよびゲート電極ＧＥＳｐとソース・ドレイン用半導体領域ＰＳとを有するｐ型ＳＯＩトランジスタＳＰが形成される。また、バルク領域１Ｂには、ゲート電極ＧＥＢｎとソース・ドレイン用半導体領域ＮＢとを有するｎ型バルクトランジスタＢＮおよびゲート電極ＧＥＢｐとソース・ドレイン用半導体領域ＰＢとを有するｐ型バルクトランジスタＢＰが形成される。また、インダクタ領域１Ｃには、ダミーゲート電極ＤＧが形成される。
次に、ＳＯＩ領域１Ａ、バルク領域１Ｂおよびインダクタ領域１Ｃを覆うように、半導体基板ＳＢ上に、第１層間絶縁膜ＩＬ１を形成した後、第１層間絶縁膜ＩＬ１の上面を平坦化する。
次に、第１層間絶縁膜ＩＬ１を貫通する接続孔ＣＮを形成する。ＳＯＩ領域１Ａには、ｎ型ＳＯＩトランジスタＳＮのゲート電極ＧＥＳｎおよびソース・ドレイン用半導体領域ＮＳ並びにｐ型ＳＯＩトランジスタＳＰのゲート電極ＧＥＳｐおよびソース・ドレイン用半導体領域ＰＳのそれぞれの上部に形成されたシリサイド層ＭＳに達する接続孔ＣＮが形成される。また、バルク領域１Ｂには、ｎ型バルクトランジスタＢＮのゲート電極ＧＥＢｎおよびソース・ドレイン用半導体領域ＮＢ並びにｐ型バルクトランジスタＢＰのゲート電極ＧＥＢｐおよびソース・ドレイン用半導体領域ＰＢのそれぞれの上部に形成されたシリサイド層ＭＳに達する接続孔ＣＮが形成される。
次に、接続孔ＣＮの内部を含む第１層間絶縁膜ＩＬ１上に、例えばスパッタリング法により、例えばＴｉ（チタン）を含むバリア導体膜とＷ（タングステン）膜とを順次形成する。その後、例えばＣＭＰ（Chemical Mechanical Polishing）法により第１層間絶縁膜ＩＬ１上のバリア導体膜およびＷ（タングステン）膜を除去して、接続孔ＣＮの内部にＷ（タングステン）膜を主導体膜とする柱状のプラグ電極ＰＬを形成する。
続いて、第１層間絶縁膜ＩＬ１上およびプラグ電極ＰＬ上に金属膜、例えばＣｕ（銅）またはＡｌ（アルミニウム）などを形成した後、この金属膜を加工することにより、プラグ電極ＰＬと電気的に接続する第１層目の配線Ｍ１を形成する。さらに、インダクタ領域１Ｃでは、いずれとも電気的に接続しない第１層目のダミー配線ＭＤ１を形成する。
次に、図８に示すように、配線Ｍ１およびダミー配線ＭＤ１を覆うように、第１層間絶縁膜ＩＬ１上に第２層間絶縁膜ＩＬ２を形成した後、第２層間絶縁膜ＩＬ２の上面を平坦化する。インダクタ領域１Ｃに複数のダミー配線ＭＤ１を形成したことにより、第２層間絶縁膜ＩＬ２の上面の平坦性が向上する。
次に、第２層間絶縁膜ＩＬ２を貫通して配線Ｍ１に達するビアホール（図示は省略）を形成した後、ビアホールの内部に、例えばＷ（タングステン）膜を主導体膜とする第１導電膜を形成する。続いて、第２層間絶縁膜ＩＬ２上に、第１導電膜と電気的に接続する、金属膜からなる第２層目の配線Ｍ２を形成する。さらに、インダクタ領域１Ｃでは、いずれとも電気的に接続しない第２層目のダミー配線ＭＤ２を形成する。インダクタ領域１Ｃに複数のダミー配線ＭＤ２を形成したことにより、後述する第３層間絶縁膜ＩＬ３の上面の平坦性が向上する。
さらに、配線Ｍ２およびダミー配線ＭＤ２を覆うように、第２層間絶縁膜ＩＬ２上に第３層間絶縁膜ＩＬ３を形成し、この第３層間絶縁膜ＩＬ３を貫通して配線Ｍ２に達するビアホール（図示は省略）を形成した後、ビアホールの内部に、例えばＷ（タングステン）膜を主導体膜とする第２導電膜を形成する。続いて、第３層間絶縁膜ＩＬ３上に、第２導電膜と電気的に接続する、金属膜からなる第３層目の配線Ｍ３を形成する。さらに、インダクタ領域１Ｃでは、いずれとも電気的に接続しない第３層目のダミー配線ＭＤ３を形成する。インダクタ領域１Ｃに複数のダミー配線ＭＤ３を形成したことにより、後述する第４層間絶縁膜ＩＬ４の上面の平坦性が向上する。
さらに、配線Ｍ３およびダミー配線ＭＤ３を覆うように、第３層間絶縁膜ＩＬ３上に第４層間絶縁膜ＩＬ４を形成し、この第４層間絶縁膜ＩＬ４を貫通して配線Ｍ３に達するビアホール（図示は省略）を形成した後、ビアホールの内部に、例えばＷ（タングステン）膜を主導体膜とする第３導電膜を形成する。続いて、第４層間絶縁膜ＩＬ４上に、第３導電膜と電気的に接続する、金属膜からなる第４層目の配線Ｍ４を形成する。さらに、インダクタ領域１Ｃでは、中継電極ＣＭおよびいずれとも電気的に接続しない第４層目のダミー配線ＭＤ４を形成する。インダクタ領域１Ｃに複数のダミー配線ＭＤ４を形成したことにより、後述する第５層間絶縁膜ＩＬ５の上面の平坦性が向上する。
さらに、配線Ｍ４、ダミー配線ＭＤ４および中継配線ＣＭを覆うように、第４層間絶縁膜ＩＬ４上に第５層間絶縁膜ＩＬ５を形成し、この第５層間絶縁膜ＩＬ５を貫通して配線Ｍ４または中継電極ＣＭに達するビアホールＶＨを形成した後、ビアホールＶＨの内部に、例えばＷ（タングステン）膜を主導体膜とする第４導電膜ＶＴを形成する。続いて、第５層間絶縁膜ＩＬ５上に、第４導電膜ＶＴと電気的に接続する、金属膜からなる第５層目の配線Ｍ５およびパッド電極ＰＥを形成し、インダクタ領域１Ｃでは、インダクタＩＮ、第１接続端子ＣＴ１および第２接続端子ＣＴ２を形成する。
上記の工程により、ＳＯＩ領域１Ａおよびバルク領域１Ｂには、多層配線が形成される。また、インダクタ領域１Ｃには、インダクタＩＮが形成される。
次に、配線Ｍ５、パッド電極ＰＥおよびインダクタＩＮなどを覆うように、例えば窒化シリコンからなる絶縁膜ＰＳＮを形成した後、外部との接続部分となるパッド電極ＰＥ上の絶縁膜ＰＳＮを除去して、パッド電極ＰＥの上面を露出させる。続いて、パッド電極ＰＥの上面が露出するように、絶縁膜ＰＳＮ上に保護膜ＲＦを形成する。保護膜ＲＦは、例えば感光性ポリイミドなどからなる。
以上の工程により、本実施の形態１による半導体装置ＳＭが略完成する。
このように、本実施の形態１によれば、インダクタＩＮの下方に位置するダミー素子領域ＤＥ１では、ダミーゲート電極ＤＧにおいて渦電流は発生するが、ダミーゲート電極ＤＧと半導体基板ＳＢとの間のインピーダンスは大きいことから、渦電流はダミーゲート電極ＤＧから半導体基板ＳＢへ流れ難くなるので、渦電流の発生による逆起電力を小さくすることができる。これにより、渦電流損が減少してＱが増加するので、インダクタＩＮの特性が向上する。
（実施の形態２）
本実施の形態２による半導体装置の構成について図９および図１０を用いて説明する。図９は、本実施の形態２によるインダクタの平面図である。図１０は、本実施の形態２によるインダクタの下方に位置するダミー素子領域の平面図である。
本実施の形態２による半導体装置のインダクタ領域１Ｃに形成されたダミー素子領域ＤＥ２における断面は、前述の実施の形態１による半導体装置ＳＭ１のインダクタ領域１Ｃに形成されたダミー素子領域ＤＥ１と同様である。すなわち、本実施の形態２によるダミー素子領域ＤＥ２には、複数のダミーゲート電極ＤＧが形成されている。図１に示したように、ダミーゲート電極ＤＧは、ｐ型の単結晶シリコンからなる半導体基板ＳＢと、半導体基板ＳＢ上に形成されたＢＯＸ層ＢＸと、ＢＯＸ層ＢＸ上に形成された単結晶シリコンからなる半導体層ＳＬと、からなるＳＯＩ基板の主面に、ダミーゲート絶縁膜ＤＩを介して形成されている。
しかし、図９および図１０に示すように、本実施の形態２によるダミー素子領域ＤＥ２では、複数のダミーゲート電極ＤＧを平面視において長辺と短辺とを有する矩形形状とし、複数のダミーゲート電極ＤＧを全てグランド電位に固定している。同様に、複数のダミーゲート電極ＤＧのそれぞれの下に位置する複数の半導体層ＳＬも全てグランド電位に固定している。互いに隣り合う複数のダミーゲート電極ＤＧの間およびその下に位置する互いに隣り合う複数の半導体層ＳＬの間は、素子分離部ＳＴＩによって分離されている。
以下、ダミー素子領域ＤＥ２の構成を具体的に説明する。
平面視におけるダミー素子領域ＤＥ２の平面形状は八角形となっており、ダミー素子領域ＤＥ２の周囲に、ダミーゲート電極ＤＧと同一層からなる第１グランド配線ＧＳ１が配置されている。そして、ダミー素子領域ＤＥ２の周囲のうち、第１の方向に沿った第１辺Ｌ１、前記第１辺Ｌ１と対向する第２辺Ｌ２、前記第１の方向と直交する第２の方向に沿った第３辺Ｌ３および第３辺Ｌ３と対向する第４辺Ｌ４からダミー素子領域ＤＥ２の内側に向かって延伸する複数のダミーゲート電極ＤＧが設けられている。複数のダミーゲート電極ＤＧは、第１グランド配線ＧＳ１と接続して、グランド電位に固定されている。
同様に、ダミー素子領域ＤＥ２の周囲に、半導体層ＳＬと同一層からなる第２グランド配線ＧＳ２が、第１グランド配線ＧＳ１の下に配置されている。そして、ダミー素子領域ＤＥ２の周囲のうち、第１辺Ｌ１、第２辺Ｌ２、第３辺Ｌ３および第４辺Ｌ４からダミー素子領域ＤＥ２の内側に向かって延伸する複数の半導体層ＳＬが、複数のダミーゲート電極ＤＧの下に設けられている。複数の半導体層ＳＬは、第２グランド配線ＧＳ２と接続して、グランド電位に固定されている。なお、ダミー素子領域ＤＥ２の平面形状は八角形に限定されるものではなく、矩形であってもよい。
このように、本実施の形態２によれば、ダミー素子領域ＤＥ２に形成したダミーゲート電極ＤＧおよび半導体層ＳＬをグランド電位に固定して、ダミーゲート電極ＤＧおよび半導体層ＳＬの抵抗（Ｒｇ）を小さくしている。従って、電流値（Ｉ）が変わらなければ、ダミーゲート電極ＤＧおよび半導体層ＳＬにおいて消費される電力（Ｐ＝Ｉ２×Ｒｇ）は小さくなるので、前述の実施の形態１よりもインダクタＩＮのＱが増加して、インダクタＩＮの特性が向上する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１Ａ ＳＯＩ領域
１Ｂ バルク領域
１Ｃ インダクタ領域
ＢＮ ｎチャネル型バルクトランジスタ
ＢＰ ｐチャネル型バルクトランジスタ
ＢＸ ＢＯＸ層
ＣＭ 中継配線
ＣＮ 接続孔
ＣＴ１ 第１接続端子
ＣＴ２ 第２接続端子
ＤＥ１，ＤＥ２ ダミー素子領域
ＤＧ ダミーゲート電極
ＤＩ ダミーゲート絶縁膜
ＥＰ エピタキシャル層
ＧＥＢｎ，ＧＥＢｐ，ＧＥＳｎ，ＧＥＳｐ ゲート電極
ＧＩＢｎ，ＧＩＢｐ，ＧＩＳｎ，ＧＩＳｐ ゲート絶縁膜
ＧＳ１ 第１グランド配線
ＧＳ２ 第２グランド配線
ＩＬ１〜ＩＬ５ 第１層間絶縁膜〜第５層間絶縁膜
ＩＮ インダクタ
Ｌ１〜Ｌ４ 第１辺〜第４辺
Ｍ１〜Ｍ５ 第１層目の配線〜第５層目の配線
ＭＤ１〜ＭＤ４ 第１層目のダミー配線〜第４層目のダミー配線
ＭＳ シリサイド層
ＮＢ ソース・ドレイン用半導体領域
ＮＢ１ ｎ型エクステンション層
ＮＢ２ ｎ型拡散層
ＮＳ ソース・ドレイン用半導体領域
ＮＳ１ ｎ型エクステンション層
ＮＳ２ ｎ型拡散層
ＮＳＬ ｎ型半導体層
ＮＷＢ，ＮＷＳ ｎ型ウェル
ＰＢ ソース・ドレイン用半導体領域
ＰＢ１ ｐ型エクステンション層
ＰＢ２ ｐ型拡散層
ＰＥ パッド電極
ＰＬ プラグ電極
ＰＯ 多結晶シリコン膜
ＰＳ ソース・ドレイン用半導体領域
ＰＳ１ ｐ型エクステンション層
ＰＳ２ ｐ型拡散層
ＰＳＬ ｐ型半導体層
ＰＳＮ 絶縁膜
ＰＷＢ，ＰＷＳ ｐ型ウェル
ＲＦ 保護膜
ＳＢ 半導体基板
ＳＬ 半導体層
ＳＭ１ 半導体装置
ＳＮ ｎチャネル型ＳＯＩトランジスタ
ＳＰ ｐチャネル型ＳＯＩトランジスタ
ＳＴＩ 素子分離部
ＳＷＢ，ＳＷＲ，ＳＷＳ サイドウォールスペーサ
ＶＨ ビアホール
ＶＴ 第４導電膜

Claims (11)

  1. 半導体基板、前記半導体基板上の埋め込み絶縁膜および前記埋め込み絶縁膜上の半導体層から構成されるＳＯＩ基板と、
    前記ＳＯＩ基板の主面の上方に形成された多層配線層と、
    前記多層配線層から構成されるインダクタと、
    を備え、
    前記インダクタの下方に位置する前記ＳＯＩ基板の第１領域では、前記埋め込み絶縁膜および前記半導体層が、素子分離部によって複数の領域に仕切られており、
    前記複数の領域のそれぞれの前記半導体層上に、ダミーゲート電極がダミーゲート絶縁膜を介して設けられている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１領域の前記素子分離部の平面形状は、格子状である、半導体装置。
  3. 請求項２記載の半導体装置において、
    格子状の前記素子分離部によって区画された各領域に、前記ダミーゲート電極が配置されている、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記ダミーゲート電極は、孤立したパターンである、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記ダミーゲート電極と同一層の材料によって形成され、グランド電位に固定された第１外周部分が、前記第１領域の周囲に設けられており、
    前記ダミーゲート電極は、前記第１外周部分と繋がっている、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記ダミーゲート電極は、前記第１外周部分から前記第１領域の内側に向かって延伸する、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記ダミーゲート電極と同一層の材料によって形成され、グランド電位に固定された第１外周部分が、前記第１領域の周囲に設けられ、
    前記半導体層と同一層の材料によって形成され、グランド電位に固定された第２外周部分が、前記第１外周部分下の前記第１領域の周囲に設けられており、
    前記ダミーゲート電極は、前記第１外周部分と繋がり、
    前記ダミーゲート電極下の前記半導体層は、前記第２外周部分と繋がっている、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記ダミーゲート電極は、前記第１外周部分から前記第１領域の内側に向かって延伸し、
    前記ダミーゲート電極下の前記半導体層は、前記第２外周部分から前記第１領域の内側に向かって延伸する、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記第１領域の前記半導体基板には、前記半導体基板の不純物濃度よりも高い不純物濃度を有するウェルが形成されていない、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記インダクタの下方に位置しない前記ＳＯＩ基板の第２領域では、前記半導体層上にゲート絶縁膜を介してゲート電極を有するトランジスタを備え、
    前記ダミーゲート電極と前記ゲート電極とは、同一層の材料によって構成される、半導体装置。
  11. 請求項１記載の半導体装置において、
    前記インダクタは、最上層の配線によって構成される、半導体装置。
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