KR20160108834A - 반도체 장치 - Google Patents

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KR20160108834A
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film
region
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타카유키 이가라시
타쿠오 후나야
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르네사스 일렉트로닉스 가부시키가이샤
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    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]

Abstract

반도체 장치의 특성을 향상시킨다. 반도체 장치는, 층간절연막(IL2) 상에 형성된 코일(CL1) 및 배선(M2)과, 층간절연막(IL3) 상에 형성된 배선(M3)과, 층간절연막(IL4) 상에 형성된 코일(CL2) 및 배선(M4)을 구비한다. 그리고, 코일(CL2)과 배선(M4)의 거리(DM4)는, 코일(CL2)과 배선(M3)의 거리(DM3)보다 크다(DM4＞DM3). 또한, 코일(CL2)과 배선(M3)의 거리(DM3)는, 코일(CL1)과 코일(CL2)의 사이에 위치하는 층간절연막(IL3)의 막두께와 층간절연막(IL4)의 막두께의 합 이상이다. 이에 따라, 높은 전압차가 생기기 쉬운 코일(CL2)과 배선(M4)의 사이 등의 절연 내압을 향상시킬 수 있다. 또한, 트랜스 형성영역(1A)과, 주변회로 형성영역(1B)을 둘러싸는 씰링 링 형성영역(1C)을 설치하여, 내습성의 향상을 도모한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 예를 들면, 코일을 가지는 반도체 장치에 적용하는데 유효한 기술에 관한 것이다.
입력되는 전기신호의 전위가 서로 다른 2개의 회로 사이에서 전기신호를 전달하는 장치로서, 포토 커플러를 이용한 장치가 있다. 포토 커플러는, 발광 다이오드 등의 발광소자와 포토 트랜지스터 등의 수광소자를 가지고 있으며, 입력된 전기신호를 발광소자에서 빛으로 변환하고, 이 빛을 수광소자에서 전기신호로 되돌림으로써, 전기신호를 전달한다.
또한, 2개의 코일을 유도결합시킴으로써, 전기신호를 전달하는 기술이 개발되어 있다. 예를 들면, 특허문헌 1(일본 특개 2009-302418호 공보)에는, 제1 코일과, 제1 절연층과, 제2 코일을 가지는 회로 장치가 개시되어 있다.
또한, 특허문헌 2(일본 특개 2003-309184호 공보)에는, 코일과 콘덴서를 동일한 기판 상에 형성하고, 복수 적층된 코일 패턴을 가지는 복합 모듈이 개시되어 있다.
또한, 특허문헌 3(일본 특개 2009-141011호 공보), 특허문헌 4(일본 특개 2004-311655호 공보) 및 특허문헌 5(일본 특개 2004-281838호 공보)에는, 각각, 씰링 링, 금속 펜스, 가드링이 개시되어 있다.
일본 특개 2009-302418호 공보 일본 특개 2003-309184호 공보 일본 특개 2009-141011호 공보 일본 특개 2004-311655호 공보 일본 특개 2004-281838호 공보
입력되는 전기신호의 전위가 서로 다른 2개의 회로 사이에서 전기신호를 전달하는 기술로서, 전술한 "포토 커플러"를 이용한 기술이 있다. 그렇지만, 포토 커플러는 발광소자와 수광소자를 가지고 있기 때문에, 소형화가 어렵다. 또한, 전기신호의 주파수가 높은 경우에는 전기신호를 추종하지 못하며, 또한, 125℃이상의 고온 하에서는 동작시킬 수 없는 등, 그 채용에 한계가 있다.
한편, 2개의 코일을 유도결합시킴으로써 전기신호를 전달하는 반도체 장치에 있어서는, 코일을, 반도체 장치의 미세 가공 기술을 이용하여 형성할 수 있고, 장치의 소형화를 도모할 수 있으며, 또한, 전기특성도 양호하여, 그 개발이 요구된다.
이 때문에, 2개의 코일을 유도결합시킴으로써 전기신호를 전달하는 반도체 장치에 있어서도, 가능한 한 성능을 향상시키는 것이 요구된다.
그 외의 과제와 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
본 발명에서 개시되는 실시 형태 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
본 발명에서 개시되는 일 실시 형태에 따른 반도체 장치는, 제1 절연막 상에 형성된 제1 코일 및 제1 배선과, 제1 코일 및 제1 배선 상에 형성된 제2 절연막과, 제2 절연막 상에 형성된 제2 배선과, 제2 배선 상에 형성된 제3 절연막과, 제3 절연막 상에 형성된 제2 코일 및 제3 배선을 구비한다. 그리고, 제2 코일과 제3 배선의 거리를, 제2 코일과 상기 제2 배선의 거리보다 크게 한다. 또한, 제2 코일과 제2 배선의 거리를, 제1 코일과 제2 코일의 사이에 위치하는 제2 절연막 및 제3 절연막의 막두께의 합 이상으로 한다.
본 발명에서 개시되는, 이하에 나타내는 대표적인 실시 형태에 따른 반도체 장치에 의하면, 반도체 장치의 특성을 향상시킬 수 있다.
[도 1] 실시 형태 1의 반도체 장치의 구성을 나타내는 개념도이다.
[도 2] 실시 형태 1의 반도체 장치의 구성을 나타내는 단면도이다.
[도 3] 실시 형태 1의 반도체 장치의 코일의 구성예를 나타내는 평면도이다.
[도 4] 실시 형태 1의 반도체 장치의 구성을 나타내는 평면도이다.
[도 5] 상층의 코일 근방의 구성을 나타내는 단면도이다.
[도 6] 상층의 코일 근방의 구성을 나타내는 평면도이다.
[도 7] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
[도 8] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 7에 이어지는 제조 공정을 나타내는 단면도이다.
[도 9] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 8에 이어지는 제조 공정을 나타내는 단면도이다.
[도 10] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 9에 이어지는 제조 공정을 나타내는 단면도이다.
[도 11] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 10에 이어지는 제조 공정을 나타내는 단면도이다.
[도 12] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 11에 이어지는 제조 공정을 나타내는 단면도이다.
[도 13] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 12에 이어지는 제조 공정을 나타내는 단면도이다.
[도 14] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 13에 이어지는 제조 공정을 나타내는 단면도이다.
[도 15] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 14에 이어지는 제조 공정을 나타내는 단면도이다.
[도 16] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 15에 이어지는 제조 공정을 나타내는 단면도이다.
[도 17] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 16에 이어지는 제조 공정을 나타내는 단면도이다.
[도 18] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 17에 이어지는 제조 공정을 나타내는 단면도이다.
[도 19] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 18에 이어지는 제조 공정을 나타내는 단면도이다.
[도 20] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 19에 이어지는 제조 공정을 나타내는 단면도이다.
[도 21] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 20에 이어지는 제조 공정을 나타내는 단면도이다.
[도 22] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 21에 이어지는 제조 공정을 나타내는 단면도이다.
[도 23] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 22에 이어지는 제조 공정을 나타내는 단면도이다.
[도 24] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 23에 이어지는 제조 공정을 나타내는 단면도이다.
[도 25] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 24에 이어지는 제조 공정을 나타내는 단면도이다.
[도 26] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 25에 이어지는 제조 공정을 나타내는 단면도이다.
[도 27] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 26에 이어지는 제조 공정을 나타내는 단면도이다.
[도 28] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 27에 이어지는 제조 공정을 나타내는 단면도이다.
[도 29] 실시 형태 2의 반도체 장치의 구성을 나타내는 블럭도이다.
[도 30] 실시 형태 2의 반도체 장치의 구성을 나타내는 평면도이다.
[도 31] 실시 형태 3의 응용예 1의 코일의 구성을 나타내는 평면도이다.
[도 32] 실시 형태 3의 응용예 1의 코일의 다른 구성을 나타내는 평면도이다.
[도 33] 쌍자코일을 이용한 경우의 반도체 장치의 요부 단면도이다.
[도 34] 쌍자코일을 이용한 경우의 반도체 장치의 요부 평면도이다.
[도 35] 쌍자코일을 이용한 경우의 반도체 장치(패키지)의 구성예를 나타내는 평면도이다.
[도 36] 실시 형태 3의 응용예 2의 반도체 장치의 구성을 나타내는 요부 단면도이다.
[도 37] 실시 형태 3의 응용예 3의 코일의 구성을 나타내는 평면도이다.
[도 38] 패드영역 상의 개구부의 형상과, 배선의 형상의 관계를 나타내는 도이다.
[도 39] 패드영역 상의 개구부의 단면 형상을 나타내는 도이다.
[도 40] 실시 형태 4의 반도체 장치의 구성을 나타내는 단면도이다.
[도 41] 실시 형태 4의 반도체 장치의 더미배선의 형상을 나타내는 평면도이다.
[도 42] 실시 형태 4의 반도체 장치의 다른 구성을 나타내는 단면도이다.
[도 43] 실시 형태 5의 반도체 장치의 구성을 나타내는 블럭도이다.
[도 44] 실시 형태 5의 반도체 장치의 구성을 나타내는 평면도이다.
[도 45] 실시 형태 5의 반도체 장치의 구성을 나타내는 평면도이다.
이하의 실시 형태에 있어서 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 응용예, 상세 설명, 보충 설명 등의 관계가 있다. 또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명하게 특정의 수로 한정되는 경우 등을 제외하고, 그 특정의 수로 한정되는 것이 아니라, 특정의 수 이상이어도 이하여도 좋다.
또한, 이하의 실시 형태에서, 그 구성요소(요소 스텝 등도 포함)는, 특별히 명시한 경우 및 원리적으로 분명하게 필수라고 여겨지는 경우 등을 제외하고, 반드시 필수적인 것은 아니다. 마찬가지로, 이하의 실시 형태에서, 구성요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 분명하게 그렇지 않다고 여겨지는 경우 등을 제외하고, 실질적으로 그 형상 등과 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수 등(개수, 수치, 양, 범위 등을 포함)에 대해서도 마찬가지이다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 모든 도면에 있어서, 동일한 기능을 가지는 부재에는 동일 또는 관련되는 부호를 부여하고, 그 반복 설명은 생략한다. 또한, 복수의 유사한 부재(부위)가 존재하는 경우에는, 총칭의 부호로 기호를 추가하여 개별 또는 특정 부위를 나타내는 경우가 있다. 또한, 이하의 실시 형태에서는, 특별히 필요한 때 이외는 동일 또는 같은 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 실시 형태에서 이용하는 도면에서는, 단면도라도 도면을 보기 쉽게 하기 위해서 해칭을 생략하는 경우가 있다. 또한, 평면도라도 도면을 보기 쉽게 하기 위해서 해칭을 붙이는 경우도 있다.
또한, 단면도 및 평면도에 있어서, 각 부위의 크기는 실제 디바이스와 대응하는 것이 아니라, 도면을 알기 쉽게 하기 위해서, 특정의 부위를 상대적으로 크게 표시하는 경우가 있다. 또한, 평면도와 단면도가 대응하는 경우에서도, 각 부위의 크기를 바꾸어 표시하는 경우가 있다.
(실시 형태 1)
[구조 설명]
도 1은, 본 실시 형태의 반도체 장치의 구성을 나타내는 개념도이다. 도 1에 나타내는 반도체 장치는, 2개의 칩(CH1, CH2)이 원 패키지화된 반도체 장치이다.
칩(반도체칩, 반도체편)(CH1)은, 다이패드(DP1) 상에 탑재되어 있다. 칩(CH1)은, 하층의 코일(인덕터)(CL1)과, 상층의 코일(인덕터)(CL2)로 이루어진 트랜스를 구비한다. 상층의 코일(CL2)은, 와이어(W)를 통하여 칩(CH2)의 패드영역(PD2)에 접속되어 있다. 하층의 코일(CL1)은, 도시되지 않은 배선을 통하여 주변회로(PC)에 접속되고 있다. 주변회로(PC)에는, MISFET 등의 소자(능동 소자)로 구성되는 논리회로가 형성되어 있다. 이 주변회로(PC)는, 도시되지 않은 배선을 통하여 칩(CH1)의 단부에 배치된 패드영역(PD2)과 접속되고 있다. 이 패드영역(PD2)은, 와이어(W) 및 도시되지 않은 리드 등을 통하여, 저전압(예로써, 50V이하)으로 구동 가능한 회로를 가지는 저전압 영역(LC)과 접속된다.
칩(CH2)은, 다이패드(DP2) 상에 탑재되어 있다. 칩(CH2)은, 하층의 코일(CL1)과, 상층의 코일(CL2)로 이루어진 트랜스를 구비한다. 상층의 코일(CL2)은, 와이어(W)를 통하여 칩(CH1)의 패드영역(PD2)에 접속되어 있다. 하층의 코일(CL1)은, 도시되지 않은 배선을 통하여 주변회로(PC)에 접속되어 있다. 주변회로(PC)에는, MISFET 등의 소자로 구성되는 논리회로 등이 형성되어 있다. 이 주변회로(PC)는, 도시되지 않은 배선을 통하여 칩(CH2)의 단부에 배치된 패드영역(PD2)과 접속되어 있다. 이 패드영역(PD2)은, 와이어(W) 및 도시되지 않은 리드 등을 통하여, 고전압(예로써, 교류 실행치 100 Vrms 이상)으로 구동되는 회로를 가지는 고전압 영역(HC)과 접속된다.
예를 들어, 칩(CH1)의 주변회로(PC) 중 송신회로는, 펄스상의 전류를 코일(CL1)에 흘린다. 이 때, 전기신호(송신 신호, 데이터)가 '1'인지 '0'인지에 따라 코일(CL1)에 흐르는 전류의 방향을 바꾼다. 이 코일(CL1)의 전류에 의해서 상층의 코일(CL2)에는, 유도된 전압이 생긴다. 이 전압을 와이어(W)를 통하여 칩(CH2)에 전달하여, 칩(CH2)의 주변회로(PC) 중의 수신회로에서 증폭하고, 또한, 래치(latch)한다. 이와 같이, 자기유도결합을 이용하여 전기신호를 무선 전달할 수 있다. 바꾸어 말하면, 전기적으로 절연된 저전압 영역(LC)과 고전압 영역(HC)을 트랜스를 통하여 접속함으로써, 이들 영역(LC, HC) 간에 있어서 전기신호를 전달할 수 있다.
또한, 트랜스를 구성하는 코일(CL1, CL2)을 반도체 장치를 형성하기 위한 미세 가공을 이용하여, 배선 등과 같이 형성하는 것으로, 주변회로(PC)와 코일(CL1, CL2)을 동일 칩 상에 집적하여 형성할 수 있다.
트랜스를 구성하는 도전 패턴의 형상으로서는, 도 1에 나타내는 바와 같이, 나선형의 도전 패턴으로 할 수 있다(도 3 참조).
도 2는, 본 실시 형태의 반도체 장치의 구성을 나타내는 단면도이다. 도 2에 나타내는 반도체 장치는, 트랜스를 가지는 반도체 장치로서, 예를 들면, 도 1의 A-A단면부에 대응한다.
본 실시 형태의 반도체 장치는, SOI(Silicon on Insulator) 기판을 이용하여 형성된다. SOI 기판은, 반도체 장치의 제조 공정에 있어서는, 대략 원형의 웨이퍼 상태로서, 대략 직사각형 형상의 칩 영역을 복수 가진다. 칩 영역은, 트랜스가 형성되는 영역인 트랜스 형성영역(1A)과, 주변회로가 형성되는 영역인 주변회로 형성영역(1B)과, 씰링 링이 형성되는 영역인 씰링 링 형성영역(1C)을 가지고 있다. 또한, 주변회로 형성영역(1B)은, MISFET 등의 소자가 주로 형성되는 소자 형성영역(BE)과, 패드영역(PD2)이 형성되는 패드 형성영역(BP)을 가지고 있다. 씰링 링(sealing ring)이란, 트랜스 형성영역(1A) 및 주변회로 형성영역(1B)을 둘러싸도록 형성된 수분 등의 차폐벽이다(도 4 참조). 또한, 이 씰링 링은, 다이싱 시의 크랙의 전파를 방지하는 역할도 한다. 여기에서는, 후술하는 바와 같이, 트랜스 형성영역(1A) 및 주변회로 형성영역(1B)을 둘러싸도록 형성된 둘레 배선이나, 둘레 플러그 등의 적층부로 이루어진다.
SOI 기판(S)은, 지지기판(Sa)과, 이 지지기판(Sa) 상에 형성된 절연층(절연막, 매립 절연층, BOX)(Sb)과, 절연층(Sb) 상에 형성된 반도체층(예로써, 실리콘층(Sc))을 구비한다.
주변회로 형성영역(1B)의 소자 형성영역(BE)에는, MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등의 반도체소자가 형성되어 있다. 이 MISFET는, 예를 들면, 도 1에 나타내는 주변회로(PC)를 구성한다. 또한, 여기에서는, 반도체소자로서, MISFET를 예시하고 있지만, 이것 외에, 콘덴서나 메모리 소자 또는 다른 구성의 트랜지스터 등을 주변회로 형성영역(1B)에 형성해도 좋다.
또한, MISFET(NT, PT) 상에는, 층간절연막(IL1)이 형성되고, 이 층간절연막(IL1) 상에는, 배선(M1)이 형성되어 있다. MISFET(NT, PT)과 배선(M1)은, 플러그(P1)를 통하여 접속되어 있다. 또한, 배선(M1) 상에는, 층간절연막(IL2)이 형성되고, 이 층간절연막(IL2) 상에는, 배선(M2)이 형성되어 있다. 이 배선(M1)과 배선(M2)은, 층간절연막(IL2) 중에 형성된 플러그(P2)를 통하여 접속되어 있다. 또한, 배선(M2) 상에는, 층간절연막(IL3)이 형성되고, 이 층간절연막(IL3) 상에는, 배선(M3)이 형성되어 있다. 이 배선(M2)과 배선(M3)은, 층간절연막(IL3) 중에 형성된 플러그(P3)를 통하여 접속되어 있다. 또한, 배선(M3)의 막두께는, 배선(M2)의 막두께보다 크고, 비교적 두껍게(예로써, 막두께 3㎛이상으로) 형성된다.
배선(M3) 상에는, 층간절연막(IL4)이 형성되고, 이 층간절연막(IL4) 상에는, 배선(M4)이 형성되어 있다. 이 층간절연막(IL4)은, 후술하는 코일(CL1, CL2)간의 내압을 확보하기 위해, 비교적 두껍게 형성된다. 예로써, 코일(CL1, CL2)간에는, 2.5 kVrms에서 60초의 내압이 요구된다. 또한, 이 층간절연막(IL4)은, 산화 실리콘막이나 질화실리콘막 등의 무기(無機) 절연막으로 이루어진다. 예로써, 층간절연막(IL4)은, HDP(high density plasma)막(IL4a)과 P-TEOS막(IL4b, IL4c)의 적층막으로 이루어진다. HDP막은, 고밀도 플라스마 CVD로 형성된 막이며, P-TEOS막(IL4b)은, TEOS(tetraethyl orthosilicate)를 원료 가스로 한 일반적인 플라스마 CVD로 형성된 막이다. HDP막(IL4a)을 이용함으로써, 배선(M3) 사이를 정밀도 높게 매립할 수 있다. 또한, 추후 상세하게 설명하는 바와 같이, HDP막(IL4a)은, 배선(M3) 사이 및 배선(M3) 상에, 분할하여 성막(成膜)되는 경향이 있다. 이 때문에, 배선(M3)의 각부(角部)에 막이 형성되기 어렵고, 주로 배선(M3) 사이 및 배선(M3) 상에 형성된다(도 20 참조). 이 때문에, P-TEOS막을 배선(M3) 상에 형성한 경우와 비교하여, HDP막(IL4a)을 배선(M3) 상에 형성한 경우에는, 막이 분할되어 막응력을 완화시킬 수 있다. 또한, 후술하는 배선(M4)과 배선(M3)를 개구부(OA1)의 저면에서 접속하는 구성으로 했으므로, 비교적 큰 면적으로 구성되는 개구부(OA1)에 의해서, 층간절연막(IL4)이 분할된다. 이에 따라, 막응력을 완화시킬 수 있다. 개구부(OA1)의 평면 형상은, 예로써, 20㎛×20㎛의 대략 직사각형이다. 또한, 배선(M4)과 배선(M3)의 배선폭을 크게 하고, 상기 개구부(OA1)의 저면을 통하여 적층하는 구성으로 함으로써, 배선(M4) 및 배선(M3)의 배선 저항을 저감할 수 있다. 예로써, 배선(M4) 및 배선(M3)의 배선폭은, 배선(M2)의 배선폭보다 크고, 배선(M4)의 배선폭은, 예로써, 4㎛정도, 배선(M3)의 배선폭은, 4㎛정도이다. 단, 배선(M4) 및 배선(M3)에 있어서, 개구부(OA1, OA2)의 형성영역의 폭은, 예로써, 40㎛ 이상이다. 또한, 이러한 배선을 Al배선, 즉, 알루미늄을 함유하는 재료로 구성함으로써, 예로써, 동재료를 이용하는 경우와 비교해서, 저비용으로, 간이(簡易)한 프로세스에 따라 형성할 수 있다.
이 배선(M4)은, 배선(M3)의 일부인 영역(PD1)을 칩의 소망한 영역(패드영역(PD2))까지 인출하는 배선이다. 즉, 상기 영역(패드영역(PD2)이 형성되는 영역)이, 패드 형성영역(BP)에 대응한다. 이 배선(M4)의 막두께는, 배선(M2)의 막두께보다 크고, 비교적 두껍게(예로써, 막두께 3㎛이상으로) 형성된다.
배선(M4) 상에는, 보호막(PRO)으로서, 예를 들면, 질화실리콘막(PROa)과 폴리이미드막(PROb)의 적층막이 형성되어 있다. 보호막(PRO)에는, 개구부(OA2)가 설치되어, 배선(M4)이 노출하고 있다. 이 배선(M4)의 노출부가 패드영역(PD2)으로 된다.
트랜스 형성영역(1A)에는, 코일(CL1)과 코일(CL2)를 가지는 트랜스가 형성되어 있다. 하층의 코일(CL1)은, 배선(M2)과 동층에 형성되어 있다.
상층의 코일(CL2)은, 배선(M4)과 동층에 형성되어 있다. 이 코일(CL1)과 코일(CL2)의 사이에는, 층간절연막(IL4)과 층간절연막(IL3)이 형성되어 있다. 층간절연막(IL4) 및 층간절연막(IL3)은, 산화 실리콘막이나 질화실리콘막 등의 무기 절연막으로 이루어진다. 또한, 층간절연막(IL4)은, 코일(CL1, CL2)간의 내압을 확보하기 위해서, 비교적 두껍게 형성되어 있다. 층간절연막(IL4)은, 층간절연막(IL2)보다 두껍게 형성된다. 또한, 여기에서, 층간절연막(IL3)과 층간절연막(IL2)은, 같은 정도의 막두께이다. 예로써, 층간절연막(IL4)의 막두께는 8㎛정도이며, 층간절연막(IL3)의 막두께는 1.5㎛정도이다. 또한, 코일(CL1)과 코일(CL2)의 사이에 위치하는 층간절연막(IL4)과 층간절연막(IL3)의 막두께의 합은 5㎛이상으로 하는 것이 바람직하다.
도 3은, 본 실시 형태의 반도체 장치의 코일의 구성예를 나타내는 평면도이다. 도 3에 나타내는 코일은, 예를 들면, 상층의 코일(CL2)에 대응한다. 도 3에서, 코일(CL2)은, 상면으로부터의 평면시(平面視)에 있어서 나선형의 도전성막으로 이루어지고, 나선형의 도전성막의 내측 단부는, 패드영역(PD2)에 접속되며, 나선형의 도전성막의 외측 단부는, 다른 패드영역(PD2)에 접속되어 있다. 각 패드영역(PD2)은, 예로써, 다른 칩의 수신회로(Rx)와 와이어(W) 등을 통하여 접속되어 있다(도 29, 도 30 등 참조).
하층의 코일(CL1)은, 상층의 코일(CL1)과 같이, 나선형의 도전성막으로 이루어진다. 예로써, 상면으로부터의 평면시에 있어서 도 3에 나타내는 나선형의 형상으로 할 수 있다. 하층의 코일(CL1)에 있어서는, 나선형의 도전성막의 단부(패드영역)는, 코일(CL1)과 동층 또는 하층의 배선(예로써, 배선(M2), 배선(M1))을 통하여 송신회로(Tx)와 접속되어 있다(도 29, 도 30 등 참조). 예로써, 코일(CL1)을 구성하는 나선형의 도전성막의 내측 단부는, 코일(CL1)의 하층의 배선(예로써, 배선(M1))을 통하여 송신회로(Tx)를 구성하는 MISFET과 접속되고, 외측 단부는, 코일(CL1)과 동층의 배선(예로써, 배선(M2))을 통하여 송신회로(Tx)를 구성하는 MISFET과 접속된다.
또한, 트랜스 형성영역(1A)에는, 주변회로(PC)를 구성하는 MISFET 등의 소자를 형성하지 않는 것이 바람직하다. 트랜스 형성영역(1A)에 있어서는, 그 상부에 형성되는 상층의 코일(CL2)의 패드영역(PD2)이, 와이어(W) 등을 통하여 다른 칩과 접속된다(본딩). 이 본딩 시의 눌리는 압력에 의한 소자에의 영향을 회피하기 위해, 트랜스 형성영역(1A)에 소자를 형성하지 않는 것이 바람직하다. 또한, 같은 이유로, 패드 형성영역(BP)에도 소자를 형성하지 않는 것이 바람직하다. 또한, 트랜스 형성영역(1A)에 있어서는, 코일 사이의 전기신호와, 소자에 인가되는 전기신호의 상호 간섭을 방지하기 위해서도, 소자를 형성하지 않는 것이 바람직하다.
씰링 링 형성영역(1C)의 반도체층(실리콘층(Sc))에는, p형 반도체 영역(PL)이 형성되고, 이 p형 반도체 영역(PL) 상에는, 복수의 배선(M1~M4)이 형성되어 있다(도 2 참조). 또한, p형 반도체 영역(PL)과 배선(M1)은, 층간절연막(IL1) 중에 형성된 플러그(P1)를 통하여 접속되어 있다. 또한, 배선(M1)과 배선(M2)은, 층간절연막(IL2) 중에 형성된 플러그(P2)를 통하여 접속되어 있다. 또한, 배선(M2)과 배선(M3)은, 층간절연막(IL3) 중에 형성된 플러그(P3)를 통하여 접속되어 있다. 또한, 배선(M3)과 배선(M4)은, 개구부(OA1)의 저면을 통하여 접속되어 있다. 씰링 링 형성영역(1C)의 배선(M4)은, 주변회로 형성영역(1B)의 배선(M4) 및 상층의 코일(CL2)과 동층에 형성되어 있다. 배선(M4)의 폭은, 배선(M4)이, 예로써, 2.8㎛정도이다.
도 4는, 본 실시 형태의 반도체 장치의 구성예를 나타내는 평면도이다. 도 4에 나타내는 바와 같이, 씰링 링 형성영역(1C)은, 대략 직사각형의 반도체 장치의 외주를 따라서 배치되어 있다. 바꾸어 말하면, 씰링 링 형성영역(1C)은, 트랜스 형성영역(1A) 및 주변회로 형성영역(1B)을 둘러싸도록 배치되어 있다. 이 씰링 링 형성영역(1C)의 내부에는, 코일(CL2)이나 복수의 패드영역(PD2)이 배치되어 있다. 또한, 코일(CL2)의 외주에는, 주변회로(PC)를 구성하는 회로 블록(미도시)이, 복수 배치되어 있다.
따라서, 씰링 링 형성영역(1C)에 형성되는 배선(M1~M4) 및 플러그(P1~P3)는, 트랜스 형성영역(1A) 및 주변회로 형성영역(1B)을 둘러싸도록 구성되어 있다. 바꾸어 말하면, 씰링 링 형성영역(1C)에 형성되는 배선(M1~M4)은, 둘레 배선이며, 플러그(P1~P3)는, 둘레 플러그이다. 둘레 배선은, 예를 들면, 씰링 링 형성영역(1C)을 따라서, 트랜스 형성영역(1A) 및 주변회로 형성영역(1B)을 둘러싸는 형상으로 형성된 배선이다. 둘레 플러그는, 예로써, 씰링 링 형성영역(1C)을 따라서, 트랜스 형성영역(1A) 및 주변회로 형성영역(1B)을 둘러싸는 형상으로 형성된 컨택트홀 내에 매립된 도전막이다. 이러한 둘레 배선과 둘레 플러그를 복수층에 걸쳐서 적층함으로써, 차폐벽을 구성할 수 있다.
이와 같이, 복수층의 배선(M1~M4)이나 플러그(P1~P3)가 형성된 씰링 링 형성영역(1C)을, 반도체 장치(칩 영역)의 외주를 따라서 배치함으로써, 반도체 장치의 외주로부터의 수분 침입을 방지할 수 있어, 반도체 장치의 내습성을 향상시킬 수 있다. 또한, 이 씰링 링 형성영역(1C)에 의해, SOI 기판(S)(반도체 웨이퍼)의 칩 영역마다, 격자 모양으로, 층간절연막(IL1~IL4)이 분할되게 된다. 웨이퍼 상태의 SOI 기판(S)에 가해지는 막응력을 완화시킬 수 있다. 이에 따라, SOI 기판(S)의 휘어짐을 저감하여, 노광 불량이나 반송 불량 등을 회피할 수 있다.
특히, 코일(CL1, CL2)간의 내압을 확보하기 위해서, 이들 사이에 두꺼운 층간절연막(IL4, IL3)을 형성하는 경우에는, 막응력이 커지기 쉽다. 이러한 경우에 있어서도, 상기 씰링 링 형성영역(1C)을 설치함으로써, 층간절연막(IL4, IL3)을 분할할 수 있고, 막응력을 완화시킬 수 있다. 또한, 씰링 링 형성영역(1C)에 있어서, 배선(M3)과 배선(M4)을 개구부(OA)의 저면에서 접속하는 구성으로 했으므로, 비교적 큰 면적으로 구성되는 개구부(OA)에 의해서, 층간절연막(IL4)이 분할된다. 이에 따라서도, 막응력을 완화시킬 수 있다. 이 개구부(OA)는, 예로써, 폭 8㎛의 스트라이프 형상으로 할 수 있다.
또한, 씰링 링 형성영역(1C) 상에는, 질화실리콘막(PROa)만이 형성되고, 폴리이미드막(PROb)은 제거되어 있다. 이와 같이, 반도체 장치(칩 영역)의 외주에 위치하는 씰링 링 형성영역(1C) 상의 폴리이미드막(PROb)을 제거함으로써, 후술하는 기판의 절단(다이싱) 시에 있어서, 폴리이미드막(PROb)의 벗겨짐을 방지할 수 있고, 또한, 폴리이미드막(PROb)이 다이서(dicer)에 감겨 붙는 것을 방지할 수 있다.
도 5는, 상층의 코일(CL2) 근방의 구성을 나타내는 단면도이며, 도 6은, 상층의 코일(CL2) 근방의 구성을 나타내는 평면도이다. 도 5에 나타내는 바와 같이, 상층의 코일(CL2)과 배선(M4)의 거리(DM4)는, 상층의 코일(CL2)과 배선(M3)의 거리(DM3)보다 크다(DM4＞DM3). 또한, 배선(M3)과의 거리(DM3)는, 상층의 코일(CL2)과 하층의 코일(CL1) 사이의 거리(층간절연막 IL3와 IL4의 막두께의 합, 예를 들면, 5㎛정도) 이상이다. 거리(DM4) 및 거리(DM3)는, 평면적인 거리, 즉, 평면도에서의 최단 거리이다.
도 6에 나타내는, 라인 L1은, 상층의 코일(CL2)과 배선(M4)의 스페이스를 나타내는 테두리이다. 라인 L2는, 상층의 코일(CL2)과 배선(M3)의 스페이스를 나타내는 테두리이다. 바꾸어 말하면, 배선(M4)은, 라인 L1보다 외측(코일 CL2측과는 반대측의 영역)에 배치되고, 배선(M3)은, 라인 L1보다 외측에 배치된다.
이와 같이, 상층의 코일(CL2)과 배선(M4)의 거리(DM4)를, 상층의 코일(CL2)과 배선(M3)의 거리(DM3)보다 크게 하고, 또한 상층의 코일(CL2)과 배선(M3)의 거리(DM3)를, 상층의 코일(CL2)과 하층의 코일(CL1) 사이의 거리(층간절연막 IL3와 IL4의 막두께의 합) 이상으로 한다. 이에 따라, 높은 전압차가 생기기 쉬운 코일(CL2)과 배선(M4)의 사이나, 코일(CL2)과 배선(M3)의 사이의 절연 내압을 향상시킬 수 있다.
또한, 본 실시 형태에 있어서는, 트랜스 형성영역(1A), 소자 형성영역(BE) 및 패드 형성영역(BP)의 각각을, 실리콘층(Sc)을 관통하는 딥 트렌치 절연막(DTI)으로 둘러싸는 구성으로 했으므로(도 2 참조), 트랜스 형성영역(1A)의 p형 웰(PW)의 전위 변동을 억제할 수 있다. 그 결과, 하층의 코일(CL1)과 p형 웰(PW) 간의 용량 변동을 작게 할 수 있고, 코일 사이에서의 전기신호의 전달 정밀도를 향상하여, 동작의 안정화를 도모할 수 있다.
[제법 설명]
다음으로, 도 7~도 28을 참조하면서, 본 실시 형태의 반도체 장치의 제조 방법을 설명하는 것과 함께, 해당 반도체 장치의 구성을 보다 명확하게 한다. 도 7~도 28은, 본 실시 형태의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 7에 나타내는 바와 같이, 반도체 기판으로서, 예를 들면, SOI 기판(S)을 준비한다. SOI 기판(S)은, 단결정 실리콘기판(반도체막)으로 이루어진 지지기판(Sa)과, 이 지지기판(Sa) 상에 형성된 절연층(매립 절연층, BOX)(Sb)과, 절연층(Sb) 상에 형성된 실리콘층(반도체층, 반도체막, 박막 반도체막, 박막 반도체 영역)(Sc)으로 구성되어 있다.
SOI 기판(S)은, 트랜스가 형성되는 영역인 트랜스 형성영역(1A)과, 주변회로가 형성되는 영역인 주변회로 형성영역(1B)과, 씰링 링이 형성되는 영역인 씰링 링 형성영역(1C)을 가지고 있다. 또한, 주변회로 형성영역(1B)은, MISFET 등의 소자가 주로 형성되는 소자 형성영역(BE)과, 패드영역이 형성되는 패드 형성영역(BP)을 가지고 있다.
다음으로, 도 8에 나타내는 바와 같이, SOI 기판(S)의 주면에, 소자분리영역(ST)을 형성한다. 예를 들면, LOCOS(local Oxidation of silicon)법을 이용하여, 소자분리영역(ST)을 형성한다. 예로써, 소자분리영역을 개구한 마스크막(예로써, 질화실리콘막)을, SOI 기판(S) 상에 형성하여, 열처리를 실시함으로써, 산화 실리콘막으로 이루어진 소자분리영역(ST)을 형성한다. 다음으로, 상기 마스크막(미도시)을 제거한다.
다음으로, 도 9에 나타내는 바와 같이, 소자분리영역에 있어서, 절연층(Sb)까지 도달하는 깊은 홈(딥 트렌치)(DT)을 형성하고, 그 내부에 절연막을 매립함으로써, 딥 트렌치 절연막(DTI)을 형성한다. 예로써, 소자분리영역(ST) 및 실리콘층(Sc) 상에, 홈(DT)을 형성하는 영역에 개구를 가지는 포토레지스트막(미도시)을 형성하고, 이 포토레지스트막을 마스크로 하여, 소자분리영역(ST) 및 그 하층의 실리콘층(Sc)을 드라이 에칭으로 제거한다. 이에 따라, 소자분리영역(ST) 및 실리콘층(Sc)을 관통하여, 절연층(Sb)까지 도달하는 홈(DT)을 형성할 수 있다. 다음으로, 상기 포토레지스트막(미도시)을 제거한다.
다음으로, 홈(DT), 소자분리영역(ST) 및 실리콘층(Sc) 상에, 절연막으로서, 예를 들면, 산화 실리콘막을 CVD(Chemical Vapor Deposition: 화학적 기상 성장) 법 등으로 퇴적한다. 이에 따라, 홈(DT)의 내부가, 산화 실리콘막으로 매립된다. 다음으로, 상기 산화 실리콘막을, 소자분리영역(ST)이 노출될 때까지 CMP(Chemical Mechanical Polishing: 화학적 기계적 연마)법 등으로 연마한다. 이에 따라, 홈(DT)의 내부에, 산화 실리콘막 등의 절연막이 매립된 딥 트렌치 절연막(DTI)이 형성된다.
이 딥 트렌치 절연막(DTI)은, 트랜스 형성영역(1A), 소자 형성영역(BE) 및 패드 형성영역(BP) 각각을 둘러싸도록 형성된다(도 2 참조).
다음으로, 도 10에 나타내는 바와 같이, 주변회로 형성영역(1B)에, MISFET 등의 소자를 형성한다. 이하에, MISFET(NT, PT)의 형성 공정에 대해 설명한다. MISFET의 형성 방법에 제한은 없지만, 예를 들면, 이하의 공정으로 형성할 수 있다.
우선, SOI 기판(S)의 실리콘층(Sc) 중에, p형 웰(PW) 및 n형 웰(NW)을 형성한다. 이 때, 주변회로 형성영역(1B)의 소자 형성영역(BE)에는, p형 웰(PW) 및 n형 웰(NW)을 형성하고, 패드 형성영역(BP)에는, p형 웰(PW)을 형성한다. 소자 형성영역(BE)의 p형 웰(PW) 상에는, MISFET(NT)가 형성되고, 소자 형성영역(BE)의 n형 웰(NW) 상에는, MISFET(PT)가 형성된다. 또한, 트랜스 형성영역(1A) 및 씰링 링 형성영역(1C)에는, p형 웰(PW)을 형성한다.
p형 웰(PW) 및 n형 웰(NW)은, 각각 이온 주입으로 형성되고, SOI 기판(S)의 실리콘층(Sc)의 주면으로부터 소정의 깊이에 걸쳐서 형성된다.
다음으로, SOI 기판(S)의 주면 상에, 게이트 절연막(GI)을 통하여 게이트 전극(GE)을 형성한다. 예로써, 실리콘층(Sc)의 표면을 열산화함으로써, 산화 실리콘막으로 이루어진 게이트 절연막(GI)을 형성한다. 게이트 절연막(GI)으로서는, 산화 실리콘막 외에, 산질화실리콘막을 이용해도 좋다. 또한, 고유전율막(이른바, high-k막)을 게이트 절연막(GI)으로서 이용해도 좋다. 또한, 열산화법 외에, CVD법 등의 다른 성막 방법을 이용하여 게이트 절연막(GI)을 형성해도 좋다.
다음으로, 게이트 절연막(GI) 상에, 예를 들면, 다결정 실리콘막을 CVD법 등을 이용하여 형성하고, 이 다결정 실리콘막을 포토리소그래피 기술 및 에칭 기술을 사용하여, 패터닝함으로써, 게이트 전극(GE)을 형성한다. 또한, 각 MISFET(NT, PT)의 특성에 따라, 게이트 전극(GE)을 구성하는 재료(여기에서는, 다결정 실리콘막) 중에 불순물을 주입해도 좋다.
다음으로, 각 게이트 전극(GE)의 양측의 실리콘층(Sc) 중에, 소스·드레인 영역(SD)을 형성한다.
우선, 게이트 전극(GE)의 양측의 p형 웰(PW)에, n형 불순물을 이온 주입함으로써, n+형 반도체 영역(소스, 드레인 영역)(SD)을 형성한다. 또한, 게이트 전극(GE)의 양측의 n형 웰(NW)에, p형 불순물을 이온 주입함으로써, p+형 반도체 영역(소스, 드레인 영역)(SD)을 형성한다. 이 때, 씰링 링 형성영역(1C)의 p형 웰(PW) 중에, p+형 반도체 영역(PL)을 형성한다. 또한, 소스·드레인 영역(SD)을, LDD 구조의 소스, 드레인 영역으로 해도 좋다. LDD 구조의 소스, 드레인 영역은, 저농도 불순물 영역과 고농도 불순물 영역으로 이루어진다. 예를 들면, 게이트 전극(GE)의 양측의 웰에, 불순물을 이온 주입하여, 저농도 불순물 영역을 형성한 후, 게이트 전극(GE)의 측벽에 사이드월(sidewall)막을 형성하고, 게이트 전극(GE) 및 사이드월막의 합성체의 양측의 웰 중에, 고농도 불순물 영역을 형성한다.
다음으로, 지금까지의 이온 주입으로 도입한 불순물의 활성화를 위해 아닐 처리(열처리)를 행한다.
이와 같이 하여, 주변회로 형성영역(1B)에, MISFET(NT, PT)을 형성할 수 있다. 이 후, 필요에 따라서, 게이트 전극(GE)이나 소스·드레인 영역(SD) 상에, 살리사이드(Salicide：Self Aligned Silicide) 기술을 이용하여, 금속 실리사이드층(미도시)을 형성해도 좋다.
다음으로, 도 11에 나타내는 바와 같이, SOI 기판(S)의 주면(주면전면) 상에, 층간절연막(IL1)을 형성한다. 층간절연막(IL1)은, SOI 기판(S)에 형성된 MISFET(NT, PT)를 덮도록 형성된다. 예로써, CVD법으로 산화 실리콘막을 퇴적한 후, 필요에 따라서, 층간절연막(IL1)의 표면을 CMP법 등을 이용하여 평탄화한다.
다음으로, 도 12에 나타내는 바와 같이, 층간절연막(IL1) 중에, 플러그(P1)를 형성한다. 예로써, 층간절연막(IL1) 상에 포토리소그래피 기술을 이용하여 형성한 포토레지스트층(미도시)을 에칭 마스크로서 이용하여, 층간절연막(IL1)을 드라이 에칭함으로써, 층간절연막(IL1)에 컨택트홀(관통공, 구멍)을 형성한다. 다음으로, 이 컨택트홀 내에 도전막을 매립함으로써, 도전성의 플러그(접속용 도체부)(P1)를 형성한다. 예로써, 컨택트홀의 내부를 포함하는 층간절연막(IL1) 상에, 배리어막으로서, 티탄막 및 질화 티탄막의 적층막을 스퍼터링법 등으로 퇴적한다. 다음으로, 배리어막 상에, 주도전성막으로서, 텅스텐(W)막을, 컨택트홀을 메우는 정도의 막두께로, CVD법 등을 이용하여 퇴적한다. 다음으로, 층간절연막(IL1)상의 불필요한 배리어막 및 주도전성막을 CMP법 등을 이용하여 제거한다. 이에 따라, 플러그(P1)가 형성된다. 예로써, 이 플러그(P1)는, 소스·드레인 영역(SD) 및 씰링 링 형성영역(1C)의 p+형 반도체 영역(PL) 상에 형성된다. 또한, 게이트 전극(GE) 상에, 플러그(P1)를 형성해도 좋다.
다음으로, 도 13에 나타내는 바와 같이, 플러그(P1) 상에, 도전성막으로 이루어진 배선(M1)을 형성한다. 예로써, 층간절연막(IL1) 및 플러그(P1) 상에, 도전성막으로서, 알루미늄막, 및 티탄/질화 티탄막으로 이루어진 적층막을, 스퍼터링법 등을 이용하여 순차적으로 퇴적한다. 티탄/질화 티탄막의 적층막은, 배리어 도체막으로도 불린다. 다음으로, 상기 적층막을 포토리소그래피 기술 및 에칭 기술을 사용하여 패터닝함으로써 플러그(P1) 상에 배선(M1)을 형성한다.
배선(M1)을 형성하기 위한 상기 알루미늄막은, 순(純)알루미늄막으로 한정되지 않고, 알루미늄을 주성분으로 하는 도전재료막(다만 금속 전도를 나타내는 도전재료막)을 이용할 수 있다. 예로써, Al(알루미늄)과 Si(실리콘)의 화합물막 또는 합금막을 이용할 수 있다. 또한, 이 알루미늄막에서의 Al(알루미늄)의 조성비는 50 원자%보다 큰(즉 Al 리치인) 것이 바람직하다. 이것은, 배선(M1)을 형성하기 위해 상기 알루미늄막만이 아니라, 배선(M2), 배선(M3) 또는 배선(M4)을 형성하기 위한 알루미늄막에 대해서도 마찬가지이다.
또한, 여기에서는, 배선(M1)을, 소자 형성영역(BE) 및 씰링 링 형성영역(1C)에 형성했지만, 다른 영역에 형성해도 좋다. 예를 들면, 트랜스 형성영역(1A)에 배선(M1)을 형성해도 좋다. 이러한 트랜스 형성영역(1A)에 형성되는 배선(M1)은, 예로써, 코일(CL1)과 주변회로를 전기적으로 접속하는 배선이 된다.
다음으로, 도 14에 나타내는 바와 같이, 배선(M1) 상에, 층간절연막(IL2)을 형성한다. 예를 들면, 배선(M1) 상에, CVD법 등으로 산화 실리콘막을 퇴적한다.
다음으로, 도 15에 나타내는 바와 같이, 층간절연막(IL2)을 패터닝함으로써, 배선(M1) 상에 컨택트홀을 형성하고, 또한, 컨택트홀의 내부에 도전성막을 매립함으로써 층간절연막(IL2) 중에 플러그(P2)를 형성한다. 이 플러그(P2)는, 플러그(P1)와 같이 형성할 수 있다.
다음으로, 도 16에 나타내는 바와 같이, 플러그(P2) 상에, 도전성막으로 이루어진 배선(M2)을 형성한다. 예로써, 층간절연막(IL2) 및 플러그(P2) 상에, 도전성막으로서, 알루미늄막, 및 티탄/질화 티탄막으로 이루어진 적층막을, 스퍼터링법 등을 이용하여 순차적으로 퇴적한다. 다음으로, 상기 적층막을 포토리소그래피 기술 및 에칭 기술을 사용하여 패터닝함으로써 상기 플러그(P2) 상에 배선(M2)을 형성한다.
여기서, 트랜스 형성영역(1A)에 있어서는, 하층의 코일(CL1)을 배선(M2)과 동층으로 형성한다. 즉, 상기 적층막을 패터닝할 때, 트랜스 형성영역(1A)에서는, 전술한 나선형의 도전성막(코일(CL1))을 형성한다(도 3 참조).
물론, 트랜스 형성영역(1A)에, 코일(CL1) 이외에 배선(M2)(예로써, 하층의 코일(CL1)과 주변회로를 전기적으로 접속하는 배선)을 형성해도 좋다.
다음으로, 도 17에 나타내는 바와 같이, 배선(M2) 상에, 층간절연막(IL3)을 형성한다. 예를 들면, 배선(M2) 상에, CVD법 등으로 산화 실리콘막을 퇴적한다.
다음으로, 도 18에 나타내는 바와 같이, 층간절연막(IL2)을 패터닝함으로써, 배선(M2) 상에 컨택트홀을 형성하고, 또한, 컨택트홀의 내부에 도전성막을 매립함으로써 층간절연막(IL3) 중에 플러그(P3)를 형성한다. 이 플러그(P3)는, 플러그(P1)와 같이 형성할 수 있다.
다음으로, 도 19에 나타내는 바와 같이, 플러그(P3) 상에, 도전성막으로 이루어진 배선(M3)을 형성한다. 예로써, 층간절연막(IL3) 및 플러그(P3) 상에, 도전성막으로서, 알루미늄막, 및 티탄/질화 티탄막으로 이루어진 적층막을, 스퍼터링법 등을 이용하여 순차적으로 퇴적한다. 다음으로, 상기 적층막을 포토리소그래피 기술 및 에칭 기술을 사용하여 패터닝함으로써 상기 플러그(P3) 상에 배선(M3)을 형성한다. 이 배선(M3)의 막두께는, 배선(M1, M2)의 막두께(예로써, 0.4~1.0㎛)보다 크며, 3~4㎛정도이다. 여기서, 씰링 링 형성영역(1C)에서는, 배선(M3)을 둘레 배선으로서 형성한다.
다음으로, 도 20~도 24에 나타내는 바와 같이, 배선(M3) 상에, 층간절연막(IL4)을 형성한다. 이 층간절연막(IL4)은, HDP막(IL4a)와 P-TEOS막(IL4b, IL4c)의 적층막으로 이루어진다.
여기서, CVD법에 있어서는, 원료 가스의 반응에 필요한 에너지의 종류에 따라서, 열CVD, 플라스마 CVD 등으로 나눌 수 있다. 또한, 플라스마 CVD 중에서도, 공업용 주파수(13.56 MHz)의 고주파에 의한 방전을 이용하는 일반적인 플라스마 CVD와, 이 플라스마 CVD보다 플라스마 밀도를 높인 고밀도 플라스마 CVD로 나눌 수 있다. 그래서, HDP막은, 고밀도 플라스마 CVD에 의해 형성된 막이며, P-TEOS막은, TEOS를 원료 가스로 한 일반적인 플라스마 CVD에 의해 형성된 막이다.
우선, 도 20에 나타내는 바와 같이, 배선(M3) 및 층간절연막(IL4) 상에, HDP막(IL4a)으로서, 산화 실리콘막을 고밀도 플라스마 CVD법을 이용하여 형성한다. 고밀도 플라스마 CVD법을 이용함으로써, 배선(M3)의 막두께가 비교적 크고, 배선(M3)과 층간절연막(IL4)의 단차(애스펙트비)가 큰 경우여도, 배선(M3) 사이를 정밀도 높고, 또한, 평탄성 높은 HDP막(IL4a)으로 매립할 수 있다. 특히, 고밀도 플라스마 CVD법을 이용한 경우, 전술한 바와 같이, 주로 배선(M3) 사이 및 배선(M3) 상에 막이 형성된다.
다음으로, 도 21에 나타내는 바와 같이, HDP막(IL4a) 상에, P-TEOS막(IL4b)을 형성한다. 즉, HDP막(IL4a) 상에, TEOS를 원료 가스로 한 플라스마 CVD에 의해 P-TEOS막(산화 실리콘막)(IL4b)을 퇴적한다.
이 후, P-TEOS막(IL4b)의 표면을 CMP법 등을 이용하여 평탄화하는 것이나, 미리 평면적으로 큰(폭이 넓은) 배선(M3) 상의 HDP막(IL4a) 및 P-TEOS막(IL4b)을 드라이 에칭으로 제거한다. 여기에서는, 도 22에 나타내는 바와 같이, 패드 형성영역(BP)의 배선(M3) 및 씰링 링 형성영역(1C)의 배선(M3) 상의 HDP막(IL4a) 및 P-TEOS막(IL4b)을 드라이 에칭으로 제거하여, 개구부(OA3)를 형성한다.
다음으로, 도 23에 나타내는 바와 같이, HDP막(IL4a) 및 P-TEOS막(IL4b)의 표면을 CMP법 등을 이용하여 평탄화한다. 다음으로, 도 24에 나타내는 바와 같이, HDP막(IL4a) 및 P-TEOS막(IL4b) 상에, P-TEOS막(IL4c)을 형성한다. 즉, HDP막(IL4a) 및 P-TEOS막(IL4b) 상에, TEOS를 원료 가스로 한 플라스마 CVD에 의해 P-TEOS막(IL4c)을 퇴적한다. 이에 따라, 배선(M3) 상에, HDP막(IL4a)과 P-TEOS막(IL4b, IL4c)의 적층막으로 이루어진 층간절연막(IL4)이 형성된다. 이 층간절연막(IL4)의 막두께는, 8㎛정도이며, 4㎛이상이 바람직하다.
다음으로, 도 25에 나타내는 바와 같이, 패드 형성영역(BP)의 배선(M3) 및 씰링 링 형성영역(1C)의 배선(M3) 상의 층간절연막(IL4)을 제거함으로써, 개구부(OA1, OA)를 형성한다. 예로써, 개구부(OA1, OA)의 형성영역에 개구부를 가지는 포토레지스트막을 층간절연막(IL4) 상에 형성하고, 이 포토레지스트막을 마스크로 하여 층간절연막(IL4)을 에칭함으로써, 개구부(OA1, OA)를 형성한다. 패드 형성영역(BP)의 개구부(OA1)의 저면에는, 배선(M3)이 노출된다.
다음으로, 도 26에 나타내는 바와 같이, 개구부(OA1, OA) 내를 포함하는 층간절연막(IL4) 상에, 배선(M4)을 형성한다. 예로써 개구부(OA1, OA) 내를 포함하는 층간절연막(IL4) 상에, 도전성막으로서, 알루미늄막, 및 티탄/질화 티탄막으로 이루어진 적층막을, 스퍼터링법 등을 이용하여 순차적으로 퇴적한다. 다음으로, 상기 적층막을 포토리소그래피 기술 및 에칭 기술을 사용하여 패터닝함으로써 배선(M4)을 형성한다. 이 배선(M4)의 막두께는, 3~4㎛정도이다.
여기서, 트랜스 형성영역(1A)에 있어서는, 상층의 코일(CL2)을 배선(M4)과 동층으로 형성한다. 즉, 상기 적층막을 패터닝 할 때, 트랜스 형성영역(1A)에서는, 전술한 나선형의 도전성막(코일 CL2)을 형성한다(도 3 참조). 또한, 본 실시 형태에서는, 전술한 바와 같이, 상기 주변회로 형성영역(1B)의 배선(M4)과 동층의 배선(M4)을, 씰링 링 형성영역(1C)의 배선(M3) 상에 둘레 배선으로서 형성한다.
다음으로, 도 27 및 도 28에 나타내는 바와 같이, 코일(CL2) 및 배선(M4) 상에, 보호막(PRO)으로서, 절연막을 형성한다. 여기에서는, 절연막으로서, 예를 들면, 질화실리콘막(PROa)과 폴리이미드막(PROb)의 적층막을 형성한다. 우선, 도 27에 나타내는 바와 같이, 코일(CL2) 및 배선(M4) 상에, CVD법 등을 이용하여 질화실리콘막(PROa)을 퇴적한다. 다음으로, 도 28에 나타내는 바와 같이, 질화실리콘막(PROa) 상의 도시되지 않는 포토레지스트막을 마스크로 하여, 배선(M4)의 패드영역(PD2) 상의 질화실리콘막(PROa)을 에칭 제거함으로써, 패드영역(PD2)의 배선(M4)을 노출시킨다.
다음으로, 패드영역(PD2) 및 질화실리콘막(PROa) 상에, 감광성의 폴리이미드막(PROb)을 도포한다. 예로써, SOI 기판(S)의 표면에, 폴리이미드의 전구체액을 회전 도포한 후, 건조시킴으로써 폴리이미드막(PROb)을 형성한다. 다음으로, 감광성의 폴리이미드막(PROb)을, 노광·현상함으로써 패드영역(PD2) 상의 폴리이미드막(PROb)을 제거하여, 개구부(OA2)를 형성한다(도 2 참조). 이 때, 씰링 링 형성영역(1C)의 배선(M3)의 상방의 폴리이미드막(PROb)도 제거한다. 이 후, 열처리를 실시하여, 폴리이미드막(PROb)을 경화시킨다.
그 후, 웨이퍼 형상의 SOI 기판(S)을 칩 영역마다 절단(다이싱)하여 복수의 반도체칩으로 분할(개편화)한다. 이에 따라, SOI 기판(S)(반도체 웨이퍼)의 각 칩 영역으로부터 반도체칩이 취득된다. 또한, 다이싱 전에, SOI 기판(S)의 이면연삭을 행하여, SOI 기판(S)을 박막화해도 좋다.
그리고, 잘라낸 반도체칩의 패드영역(PD2)과 다른 반도체칩의 패드영역의 사이를 와이어 등으로 접속함으로써, 2개의 반도체칩 사이가 전기적으로 접속된 반도체 장치가 형성된다(도 1 참조).
(실시 형태 2)
본 실시 형태에 있어서는, 실시 형태 1에서 설명한 반도체 장치의 적용 개소예에 대해 설명한다. 도 29는, 본 실시 형태의 반도체 장치의 구성을 나타내는 블럭도이다. 도 30은, 본 실시 형태의 반도체 장치의 구성을 나타내는 평면도이다.
도 29에 나타내는 반도체 장치는, 칩(CH1)과 칩(CH2)이 원 패키지화되어 있다.
칩(CH1)은, 송신회로(Tx)에 접속된 코일(CL1)과, 코일(CL2)로 이루어진 트랜스를 구비한다. 코일(CL2)은, 칩(CH2)의 수신회로(Rx)에 패드영역(PD2) 및 와이어(W)를 통하여 접속되어 있다. 또한, 도 29 및 도 30에 있어서, 패드영역(PD2)은 사각(□)으로 나타낸다.
또한, 칩(CH1)은, 수신회로(Rx) 및 논리회로(Logic)를 구비한다. 논리회로(Logic)는, 칩(CH1)의 송신회로(Tx) 및 수신회로(Rx)와 접속되고, 논리회로(Logic)는, 복수의 패드영역(PD2)과 접속되어 있다.
칩(CH2)은, 송신회로(Tx)에 접속된 코일(CL4)과, 코일(CL3)로 이루어진 트랜스를 구비한다. 코일(CL3)은, 칩(CH1)의 수신회로(Rx)에 패드영역(PD2) 및 와이어(W)를 통하여 접속되어 있다.
또한, 칩(CH2)은, 수신회로(Rx) 및 논리회로(Logic)를 구비한다. 논리회로(Logic)는, 칩(CH2)의 송신회로(Tx) 및 수신회로(Rx)와 접속되고, 논리회로(Logic)는, 복수의 패드영역(PD2)과 접속되어 있다.
도 30에 나타내는 바와 같이, 칩(CH1)의 코일(CL2)은, 와이어(W)를 통하여 칩(CH2)의 수신회로(Rx)와 접속되어 있다. 코일(CL2)의 하층에는, 도시되지 않은 코일(CL1)이 배치되고, 칩(CH1)의 송신회로(Tx)와 도시되지 않은 배선을 통하여 접속되어 있다.
또한, 칩(CH2)의 코일(CL3)은, 와이어(W)를 통하여 칩(CH1)의 수신회로(Rx)와 접속되어 있다. 코일(CL3)의 하층에는, 도시되지 않은 코일(CL4)이 배치되고, 칩(CH2)의 송신회로(Tx)와 도시되지 않은 배선을 통하여 접속되어 있다.
예로써, 칩(CH2)에는, 논리회로(Logic)가 배치되어 있다. 칩(CH2)에 있어서, 논리회로(Logic), 송신회로(Tx) 및 수신회로(Rx) 등으로 이루어진 주변회로는, 복수의 패드영역(PD2)과 도시되지 않은 배선을 통하여 접속되어 있다. 또한, 칩(CH1)에 있어서, 논리회로(Logic), 송신회로(Tx) 및 수신회로(Rx) 등으로 이루어진 주변회로는, 복수의 패드영역(PD2)과 도시되지 않은 배선을 통하여 접속되어 있다.
칩 CH1 및 CH2의 패드영역(PD2)은, 와이어(W)를 통하여 리드(RD)와 접속되어 있다.
이러한 반도체 장치에 있어서, 칩(CH2)의 논리회로(Logic), 송신회로(Tx) 및 수신회로(Rx) 등으로 이루어진 주변회로부 및 트랜스(코일 CL1, CL2)부에, 실시 형태 1의 구성(도 2 등 참조)을 적용할 수 있다.
또한, 칩(CH1)의 논리회로(Logic), 송신회로(Tx) 및 수신회로(Rx) 등으로 이루어진 주변회로부 및 트랜스(코일 CL3, CL4)부에, 실시 형태 1의 구성(도 2 등 참조)을 적용할 수 있다.
(실시 형태 3)
본 실시 형태에 있어서는, 실시 형태 1의 각종 응용예에 대해 설명한다.
＜응용예 1＞
실시 형태 1에 있어서는, 패드영역(PD2)을 대략 중심으로 하여 오른쪽으로 감긴 일련의 코일부를 가지는 코일(CL2)(단일코일(single coil), 도 3 참조)을 예시했지만, 코일(CL2) 형상에 제한은 없고, 다양한 형상의 코일을 이용할 수 있다.
도 31은, 본 실시 형태의 응용예 1의 코일의 구성을 나타내는 평면도이다. 도 31에 나타내는 코일(CL2)은, 2개의 코일부를 구비한다. 즉, 제1 패드영역(PD2)을 대략 중심으로 하여 오른쪽으로 감긴 일련의 코일부와, 제2 패드영역(PD2)을 대략 중심으로 하여 왼쪽으로 감긴 일련의 코일부를 구비하며, 이러한 2개의 코일부의 외측 단부가 각각 제3 패드영역(PD2)과 접속되어 있다.
도 32는, 본 실시 형태의 응용예 1의 코일의 다른 구성을 나타내는 평면도이다. 도 32에 나타내는 코일(CL2)은, 2개의 코일부를 구비한다. 즉, 제1 패드영역(PD2)을 대략 중심으로 하여 오른쪽으로 감긴 일련의 코일부와, 제2 패드영역(PD2)을 대략 중심으로 하여 오른쪽으로 감긴 일련의 코일부를 구비하며, 이러한 2개의 코일부의 외측 단부가 각각 제3 패드영역(PD2)과 접속되어 있다.
이와 같이, 2개의 코일부와 3개의 패드영역(PD2)을 가지는 상층의 코일(CL2)을 이용해도 좋다. 이 경우, 하층의 코일(CL1)은, 상층의 코일과 같은 2개의 코일부를 가지도록 구성될 수 있다. 이렇게, 2개의 코일부를 가지는 코일을 「쌍자코일(twin coil)」이라고 부른다.
도 33은, 쌍자코일을 이용한 경우의 반도체 장치의 요부 단면도이며, 도 34는, 쌍자코일을 이용한 경우의 반도체 장치의 요부 평면도이다.
도 33에 나타내는 바와 같이, 상층의 코일(CL2)과 배선(M4)의 거리(DM4)는, 상층의 코일(CL2)과 배선(M3)의 거리(DM3)보다 크다(DM4＞DM3). 또한, 상층의 코일(CL2)과 배선(M3)의 거리(DM3)는, 상층의 코일(CL2)과 하층의 코일(CL1) 사이의 거리(층간절연막 IL3와 IL4의 막두께의 합, 예로써, 5㎛정도) 이상이다.
도 34에 나타내는, 라인 L1은, 상층의 코일(CL2)과 배선(M4)의 스페이스를 나타내는 테두리이다. 라인 L2는, 상층의 코일(CL2)과 배선(M3)의 스페이스를 나타내는 테두리이다. 바꾸어 말하면, 배선(M4)은, 라인 L1보다 외측(코일 CL2측과는 반대측의 영역)에 배치되고, 배선(M3)은, 라인 L1보다 외측에 배치된다.
이와 같이, 상층의 코일(CL2)과 배선(M4)의 거리(DM4)를, 상층의 코일(CL2)과 배선(M3)의 거리(DM3)보다 크게 하고, 또한, 상층의 코일(CL2)과 배선(M3)의 거리(DM3)를, 상층의 코일(CL2)과 하층의 코일(CL1) 사이의 거리(층간절연막 IL3와 IL4의 막두께의 합) 이상으로 한다. 이에 따라, 쌍자코일을 이용하는 경우에 있어서도, 실시 형태 1의 경우와 같이, 높은 전압차가 생기기 쉬운 코일(CL2)과 배선(M4)의 사이나, 코일(CL2)과 배선(M3)의 사이의 절연 내압을 향상시킬 수 있다.
도 35는, 쌍자코일을 이용한 경우의 반도체 장치(패키지)의 구성예를 나타내는 평면도이다. 도 35에 나타내는 반도체 장치는, 칩(CH1)과 칩(CH2)이 원 패키지화되어 있다. 또한, 코일로서 쌍자코일을 이용하여, 2개의 코일부(미도시)와 3개의 패드영역(PD2)을 가지는 것 외에는, 실시 형태 2(도 30)의 경우와 같기 때문에, 그 상세한 설명을 생략한다.
＜응용예 2＞
실시 형태 1에 있어서는, 트랜스 형성영역(1A) 등을, 실리콘층(Sc)을 관통하는 딥 트렌치 절연막(DTI)으로 둘러싸는 구성으로 하여, 트랜스 형성영역(1A)의 웰 전위의 변동을 억제했지만, 또한, 트랜스 형성영역(1A)의 웰 전위를 고정해도 좋다.
도 36은, 본 실시 형태의 응용예 2의 반도체 장치의 구성을 나타내는 요부 단면도이다. 도 36에 나타내는 바와 같이, 응용예 2의 반도체 장치에 있어서는, 트랜스 형성영역(1A)의 실리콘층(Sc) 중에, n형 웰(NW)이 형성되어 있다.
그리고, 이 n형 웰(NW) 중에는, n형 반도체 영역(NL)가 형성되며, 이 n형 반도체 영역(NL)은, 플러그(P1)를 통하여 배선(M1)과 접속되어 있다. 예로써, 이 배선(M1)을 통하여, 접지 전위선과 n형 반도체 영역(NL)을 접속한다. 이에 따라, 트랜스 형성영역(1A)의 n형 웰(NW)이, 접지 전위에 고정된다. 이와 같이, 트랜스 형성영역(1A)을, 실리콘층(Sc)을 관통하는 딥 트렌치 절연막(DTI)으로 둘러싸는 구성으로 하고, 또한, 트랜스 형성영역(1A)의 n형 웰(NW)을 소정의 전위(예로써, 접지 전위)로 고정함으로써, 하층의 코일(CL1)과 p형 웰(PW) 간의 용량 변동을, 더 작게 할 수 있고, 코일 사이에서의 전기신호의 전달 정밀도를 향상하여, 동작의 안정화를 도모할 수 있다.
n형 반도체 영역(NL)은, 예를 들면, 실시 형태 1에서 설명한 MISFET(NT)의 소스·드레인 영역(SD)과 같은 이온 주입 공정으로 형성할 수 있다. 또한, n형 반도체 영역(NL)과 접속되는 플러그(P1), 배선(M1)은, 실시 형태 1에서 설명한 플러그(P1), 배선(M1)과 같이 형성할 수 있다.
또한, 지지기판(Sa)에도, 소정의 전위(예로써, 접지 전위)를 인가해도 좋다. 이와 같이, 지지기판(Sa)의 전위를 소정의 전위(예로써, 접지 전위)로 고정하는 것에 의해서도, 트랜스 형성영역(1A)의 웰의 전위 변동을 작게 할 수 있다.
또한, n형 반도체 영역(NL), n형 웰(NW) 및 실리콘층(Sc)을 모두 n형으로 함으로써, 전위의 고정을 강고하게 할 수 있다. 또한, n형 반도체 영역(NL), n형 웰(NW) 및 실리콘층(Sc)에 대응하는 영역을 p형으로 해도, 전위의 고정을 강고하게 할 수 있다.
＜응용예 3＞
도 37은, 본 실시 형태의 응용예 3의 코일의 구성을 나타내는 평면도이다. 도 37에 나타내는 코일(CL2)은, 2개의 코일부를 구비한다. 즉, 제1 패드영역(PD2)을 대략 중심으로 하여 오른쪽으로 감긴 일련의 코일부와, 제2 패드영역(PD2)을 대략 중심으로 하여 왼쪽으로 감긴 일련의 코일부를 구비하며, 이러한 2개의 코일부의 외측 단부가 각각 제3 패드영역(PD2)과 접속되어 있다.
그리고, 이 도 37에 있어서는, 패드영역(PD2)의 형상이, 팔각형이다. 이와 같이, 감긴 코일의 형상을 팔각형으로 하고, 그 내부에 배치되는 패드영역(PD2)의 형상도, 감긴 코일의 형상과 대응시켜, 팔각형으로 해도 좋다. 또한, 2개의 코일부 사이에 설치되는 패드영역(PD2)도, 2개의 코일의 최외주의 코일의 감긴 형상과 대응되도록, 팔각형으로 해도 좋다.
이와 같이, 코일부 내 및 코일부 사이에 배치되는 패드영역(PD2)의 형상을 코일의 감긴 형상과 대응시킴으로써, 코일 면적을 작게 할 수 있다.
또한, 본 응용예에 있어서는, 패드영역(PD2)의 형상으로서 팔각형을 예로 설명했지만, 육각형 등, 사각형보다 변의 수가 많은 다른 다각형으로 해도 좋다. 또한, 다각형에 있어서는, 각 변의 길이 차가 작고, 보다 정다각형 형상에 가까운 것이 바람직하다.
＜응용예 4＞
본 응용예에 있어서는, 패드영역(PD1) 상의 개구부(OA1)의 형상에 대해 설명한다. 도 38은, 패드영역 상의 개구부의 형상과, 배선의 형상의 관계를 나타내는 도이다. 도 38(A)는, 패드영역(PD1) 상의 개구부(OA1)의 평면 형상을 팔각형 형상으로 한 경우, (B)는, 패드영역(PD1) 상의 개구부(OA1)의 평면 형상을 사각형 형상으로 한 경우를 나타낸다.
도 38(B)에 나타내는 바와 같이, 패드영역(PD1) 상의 개구부(OA1)의 평면 형상을 사각형 형상으로 한 경우에는, 사각형의 각부(C-C부)에서, 배선(M4)이 오버행(overhang) 형상으로 되어, 배선(M4)을 덮는 절연막(여기에서는, 질화실리콘막(PROa))에 균열이 생기는 경우가 있다. 한편, 사각형의 직선부(B-B부)에서는, 배선(M4)의 막두께차가 작다.
이에 대해, 도 38(A)에 나타내는 바와 같이, 패드영역(PD1) 상의 개구부(OA1)의 평면 형상을 팔각형 형상으로 한 경우에는, 팔각형의 각부(C-C부)에서, 배선(M4)의 오버행 형상이 개선되어, 팔각형의 직선부(B-B부)와의 형상차가 완화된다.
이와 같이, 패드영역(PD1) 상의 개구부(OA1)의 평면 형상을 팔각형이나 육각형 등, 사각형보다 변의 수가 많은 다른 다각형으로 함으로써, 각부의 각도를 크게 할 수 있고, 각부에서의 절연막(여기에서는, 질화실리콘막(PROa))의 균열의 발생을 저감할 수 있다.
특히, 코일(CL1, CL2) 간의 절연 내압을 확보하기 위해, 코일(CL1, CL2) 간의 절연막의 막두께를 크게 한 경우에는, 패드영역(PD1) 상의 개구부(OA1)의 평면 형상을 크고, 깊게 형성하지 않을 수 없다. 이 때문에, 패드영역(PD1) 상의 개구부(OA1)의 평면 형상에 있어서, 라운드화되는 각부의 비율이 직선부에 비해 작아지기 때문에, 각부에서의 절연막(여기에서는, 질화실리콘막(PROa))의 균열이 생기기 쉽다. 또한, 배선(M4)의 재료로서 Al재료를 이용한 경우에는, Al재료가 그 상부에 형성되는 절연막(여기에서는, 질화실리콘막(PROa))보다 연하기 때문에, Al재료의 변화에 절연막(여기에서는, 질화실리콘막(PROa))의 변화가 따라가지 못해서, 균열이 생기기 쉽다.
이에 대해, 패드영역(PD1) 상의 개구부(OA1)의 평면 형상을 사각형보다 변의 수가 많은 다른 다각형으로 함으로써, 각부의 각도를 크게 할 수 있고, 각부에서의 절연막의 균열의 발생을 저감할 수 있다.
도 39는, 패드영역 상의 개구부의 단면 형상을 나타내는 도이다. 도 38(B)을 참조하면서 설명한 바와 같이, 패드영역(PD1) 상의 개구부(OA1)의 평면 형상을 사각형 형상으로 한 경우에는, 각부(C-C부)에서, 배선(M4)이 오버행 형상으로 되어, 배선(M4)을 덮는 절연막(여기에서는, 질화실리콘막(PROa))에 균열이 생기기 쉽다. 그래서, 도 39에 나타내는 바와 같이, 개구부(OA1)의 측면의 상부를 테이퍼 형상으로 해도 좋다. 바꾸어 말하면, 개구부(OA1)의 측면의 상부에 테이퍼면(TP)을 설치한다. 이 테이퍼면(TP)과 배선(M3)의 각도(테이퍼 각도)는, 예로써, 45°정도이며, 20°이상 90°미만의 범위에서 조정하는 것이 바람직하다.
이와 같이, 개구부(OA1)의 측면의 상부를 테이퍼 형상으로 하면, 개구부(OA1)의 평면 형상이 사각형 형상이어도, 배선(M4)을 덮는 절연막(여기에서는, 질화실리콘막(PROa))의 균열의 발생을 저감할 수 있다.
이와 같이, 개구부(OA1)의 측면의 상부를 테이퍼 형상으로 하는 데에는, 예로써, 상기 에칭 공정에서, 포토레지스트막(미도시)을 마스크로 한 웨트 에칭으로, 층간절연막(IL4)을 0.2㎛ ~ 0.3㎛(여기에서는, 0.25㎛(약 3%)) 정도의 막두께만큼을 에칭한 후, 포토레지스트막을 마스크로 한 드라이 에칭으로, 배선(M3)(패드영역(PD1))이 노출될 때까지 나머지의 층간절연막(IL4)을 에칭한다. 예로써, 웨트 에칭에는, 불산 용액(불화 수소산)을 이용하고, 드라이 에칭에는, 불소계 가스를 이용할 수 있다.
또한, 개구부(OA1)의 측면 전체를 테이퍼 형상으로 해도 좋다. 또한, 개구부(OA1)의 평면 형상을 팔각형 형상으로 하면서, 개구부(OA1)의 측면의 상부를 테이퍼 형상으로 해도 좋다.
(실시 형태 4)
본 실시 형태에 있어서는, HDP막(IL4a) 또는 층간절연막(IL4)을 분할하기 위한 더미배선에 대해 설명한다. 도 40은, 본 실시 형태의 반도체 장치의 구성을 나타내는 단면도이다. 도 41은, 본 실시 형태의 반도체 장치의 더미배선의 형상을 나타내는 평면도이다. 더미배선(DMM3) 이외의 구성은, 실시 형태 1의 경우와 같기 때문에, 그 설명을 생략한다.
도 40에 나타내는 바와 같이, 본 실시 형태에 있어서는, 소자 형성영역(BE)에, 배선(M3)과 동층의 배선인 더미배선(DMM3)이 배치되어 있다. 도 41에 나타내는 바와 같이, 예를 들면, 더미배선(DMM3)의 평면 형상을 격자 모양으로 할 수 있다. 예로써, 주변회로를 구성하는 복수의 논리회로의 블록 영역(BA)을 둘러싸도록 더미배선(DMM3)을 격자 모양으로 설치한다. 블록 영역(BA)에는, MISFET(NT, PT) 등의 소자가 형성된다.
이와 같이, 더미배선(DMM3)을 설치함으로써, HDP막(IL4a)을 분할할 수 있고, HDP막(IL4a)에 기인하는 막응력을 완화시킬 수 있다. 또한, 더미배선(DMM3)의 평면 형상은, 상기 격자 모양으로 한정되는 것이 아니라, 논리회로의 블록 영역(BA) 사이를 이용하여 점재(點在)시켜도 좋다. 이러한, 더미배선(DMM3)은, MISFET 등의 반도체소자의 결선(結線)을 행하여, 논리회로를 구성하는 것은 아니다. 따라서, 회로 동작에 기여하는 것이 아니며, 더미배선(DMM3)은, 예로써, 플로팅 상태 또는 소정의 전위에 고정된다.
도 42는, 본 실시 형태의 반도체 장치의 다른 구성을 나타내는 단면도이다. 도 42에 나타내는 반도체 장치는, 배선(M3)과 동층의 배선인 더미배선(DMM3)과, 배선(M4)과 동층의 배선인 더미배선(DMM4)의 적층 배선을 구비한다. 이와 같이, 적층 배선으로 이루어진 더미배선(DMM3, DMM4)을 설치함으로써, 층간절연막(IL4) 전체를 분할할 수 있고, 비교적 두껍게 형성되는 층간절연막(IL4)에 기인하는 막응력을 완화시킬 수 있다. 이 적층 배선으로 이루어진 더미배선(DMM3, DMM4)의 평면 형상에 한정은 없으며, 예로써, 도 41에 나타내는 격자 모양으로 할 수 있다.
(실시 형태 5)
도 43은, 본 실시 형태의 반도체 장치의 구성을 나타내는 블럭도이다. 도 44 및 도 45는, 본 실시 형태의 반도체 장치의 구성을 나타내는 평면도이다. 도 44는, 실시 형태 1에서 설명한 단일코일을 이용한 경우이며, 도 45는, 실시 형태 3에서 설명한 쌍자코일을 이용한 경우이다.
도 43 및 도 44에 나타내는 반도체 장치에 있어서도, 실시 형태 2의 경우와 같이, 칩(CH1)과 칩(CH2)이 원 패키지화되어 있다.
도 43 및 도 44에 나타내는 바와 같이, 칩(CH1)은, 송신회로(Tx)에 접속된 코일(CL1)과, 코일(CL2)로 이루어진 트랜스를 구비한다. 코일(CL2)은, 칩(CH2)의 수신회로(Rx)에 패드영역(PD2) 및 와이어(W)를 통하여 접속되어 있다.
또한, 칩(CH1)은, 실시 형태 2의 경우와 같이, 수신회로(Rx) 및 논리회로(Logic)를 구비한다. 논리회로(Logic)는, 칩(CH1)의 송신회로(Tx) 및 수신회로(Rx)와 접속되며, 논리회로(Logic)는, 복수의 패드영역(PD2)과 접속되어 있다.
칩(CH2)은, 실시 형태 2의 경우와 같이, 송신회로(Tx)에 접속된 코일(CL4)과, 코일(CL3)로 이루어진 트랜스를 구비한다. 코일(CL3)은, 칩(CH1)의 수신회로(Rx)에 패드영역(PD2) 및 와이어(W)를 통하여 접속되어 있다. 또한, 칩(CH2)은, 수신회로(Rx) 및 논리회로(Logic)를 구비한다. 논리회로(Logic)는, 칩(CH2)의 송신회로(Tx) 및 수신회로(Rx)와 접속되며, 논리회로(Logic)는, 복수의 패드영역(PD2)과 접속되어 있다.
여기서, 본 실시 형태의 반도체 장치에서는, 온도제어신호의 송수신을 행하는 기능이 추가되고, 트랜스(CL5, CL6), 수신회로(Rxa) 및 송신회로(Txa)가 설치되어 있다. 또한, 다른 구성은, 실시 형태 2의 경우와 같기 때문에, 그 상세한 설명을 생략한다.
즉, 칩(CH2)에는, 송신회로(Txa)에 접속된 코일(CL6)과, 코일(CL5)로 이루어진 트랜스가 추가되어 있다. 또한, 칩(CH2)에는, 송신회로(Txa)가 추가되어 있다. 이 송신회로는, 예로써, 온도제어신호의 송신을 행한다.
이와 같이, 본 실시 형태에 있어서는, 고전압 영역(HC)측의 칩(CH2)에, 2개의 트랜스를 설치하고, 저전압 영역(LC)측의 칩(CH1)에, 1개의 트랜스(CL1, CL2)가 설치되어 있다. 칩(CH2)은, 칩(CH1)보다 크다.
여기서, 본 실시 형태에 있어서는, 칩(CH1)에, 1개의 트랜스가 칩(CH1)의 장변측의 대략 중앙부에 배치되며, 이 트랜스와 접속되는 칩(CH2)의 수신회로(Rx)가 칩(CH2)의 장변측의 대략 중앙부에 배치되어 있다. 또한, 칩(CH2)의 2개의 트랜스는, 칩(CH2)의 장변측의 대략 중앙부에 배치하는 수신회로(Rx)의 양측으로 배치되어 있다. 그리고, 칩(CH1)의 장변측의 대략 중앙부에 배치되어 있는 트랜스의 양측에는, 2개의 수신회로(Rx, Rxa)가 배치되어 있다. 칩(CH2)의 2개의 트랜스와, 칩(CH1)의 2개의 수신회로(Rx, Rxa)는, 각각 대향해서 배치되어 있다.
도 43에 나타내는 바와 같이, 예로써, IGBT 회로의 온도센서로부터 출력된 온도제어신호가, 패드영역(PD2)을 통하여 칩(CH2)에 입력된다. 이 온도제어신호는, 제어회로(CC)를 통하여 논리회로(Logic)에 입력되고, 또한, 송신회로(Txa)에 전송된다. 그리고, 온도제어신호는, 코일(CL5)과 코일(CL6)로 이루어진 트랜스를 통하여 칩(CH2)의 수신회로(Rxa)에 입력된다.
이와 같이, 3개의 트랜스를 가지는 경우에는, 송신측 패드영역(PD2), 즉, 트랜스에 접속되는 패드영역(PD2)과, 수신측 패드영역(PD2), 즉, 수신회로(Rx)와의 조합에 대응하도록 배치한다. 이에 따라, 송신측 패드영역(PD2)과 수신측 패드영역(PD2)을 접속하는 와이어(W)가 교차하는 일이 없어, 와이어(W) 간의 쇼트를 방지할 수 있으며, 또한, 와이어(W)에 의한 접속이 용이해진다. 또한, 짧은 와이어(W)로 전기적 접속이 가능해진다.
도 45에 나타내는 쌍자코일을 이용한 경우도 마찬가지이다. 즉, 칩(CH1)에, 1개의 트랜스가 칩(CH1)의 장변측의 대략 중앙부에 배치되고, 이 트랜스와 접속되는 칩(CH2)의 수신회로(Rx)가 칩(CH2)의 장변측의 대략 중앙부에 배치되어 있다. 또한, 칩(CH2)의 2개의 트랜스는, 칩(CH2)의 장변측의 대략 중앙부에 배치하는 수신회로(Rx)의 양측으로 배치되어 있다. 그리고, 칩(CH1)의 장변측의 대략 중앙부에 배치되어 있는 트랜스의 양측에는, 2개의 수신회로(Rx, Rxa)가 배치되어 있다. 칩(CH2)의 2개의 트랜스와, 칩(CH1)의 2개의 수신회로(Rx, Rxa)는, 각각 대향해서 배치되어 있다. 이와 같이 쌍자코일을 이용한 경우에 있어서도, 상기 레이아웃으로 함으로써, 와이어(W)가 교차해서 배치되는 것을 방지할 수 있고, 짧은 와이어(W)로 전기적 접속이 가능해진다. 또한, 단일코일을 이용하는 것이, 쌍자코일을 이용하는 것 보다도 반도체 장치의 소면적화를 도모할 수 있는 점에서 유리하다.
이상, 본 발명자에 의해서 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위에서 다양하게 변경 가능한 것은 말할 필요도 없다.
예로써, 실시 형태 1에서는, 배선(M1)~배선(M3)을 패터닝으로 형성했지만, 층간절연막 중에 설치한 배선홈에 도전성막을 메우는, 이른바 "다마신법"을 이용하여 배선(M1)~배선(M3)을 형성해도 좋다.
또한, 실시 형태 1에서는, SOI 기판을 예로 설명했지만, 이른바 "벌크 기판"을 이용해도 좋다.
[부기 1]
제1 영역과, 제2 영역과, 상기 제1 영역과 상기 제2 영역을 둘러싸는 제3 영역을 가지는 기판과, 상기 기판의 상방에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 제1 코일 및 제1 배선과, 상기 제1 코일 및 상기 제1 배선 상에 형성된 제2 절연막과, 상기 제2 절연막 상에 형성된 제2 배선과, 상기 제2 배선 상에 형성된 제3 절연막과, 상기 제3 절연막 상에 형성된 제2 코일 및 제3 배선을 구비하며,
상기 제1 코일 및 상기 제2 코일은, 상기 제1 영역에 형성되고,
상기 제2 배선 및 상기 제2 배선과 접속되는 능동 소자는, 상기 제2 영역에 형성되며,
상기 제3 영역에, 상기 제1 영역과 상기 제2 영역을 둘러싸는 형상으로 형성되고, 상기 제2 배선과 동층의 배선으로 이루어진 제1 둘레 배선을 구비하는, 반도체 장치.
[부기 2]
부기 1 기재의 반도체 장치에 있어서,
상기 제1 둘레 배선 상에 형성된 제2 둘레 배선으로서, 상기 제3 영역에, 상기 제1 영역과 상기 제2 영역을 둘러싸는 형상으로 형성되고, 상기 제3 배선과 동층의 배선으로 이루어진 제2 둘레 배선을 구비하는, 반도체 장치.
[부기 3]
제1 반도체칩과 제2 반도체칩을 포함한 반도체 장치로서,
상기 제1 반도체칩은, 제1 송신회로와, 상기 제1 송신회로와 접속되는 제1 코일과, 제2 코일을 가지는 제1 트랜스와, 제1 수신회로와, 상기 제1 수신회로와 접속되는 제1 수신 패드와, 제2 수신회로와, 상기 제2 수신회로와 접속되는 제2 수신 패드를 구비하며,
상기 제2 반도체칩은, 제3 수신회로와, 상기 제3 수신회로와 접속되는 제3 수신 패드와, 제2 송신회로와, 상기 제2 송신회로와 접속되는 제3 코일과, 제4 코일을 가지는 제2 트랜스와, 제3 송신회로와, 상기 제3 송신회로와 접속되는 제5 코일과, 제6 코일을 가지는 제3 트랜스를 구비하며,
상기 제1 반도체칩의 상기 제2 코일의 양측으로, 상기 제1 수신 패드와 상기 제2 수신 패드가 배치되고,
상기 제2 반도체칩의 상기 제3 수신 패드의 양측으로, 상기 제4 코일과 상기 제6 코일이 배치되며,
상기 제2 코일과 상기 제3 수신 패드는, 도전성의 제1 접속용 부재를 통하여 전기적으로 접속되고,
상기 제4 코일과 상기 제1 수신 패드는, 도전성의 제2 접속용 부재를 통하여 전기적으로 접속되며,
상기 제6 코일과 상기 제2 수신 패드는, 도전성의 제3 접속용 부재를 통하여 전기적으로 접속되고,
상기 제1 접속용 부재, 상기 제2 접속용 부재 및 상기 제3 접속용 부재는, 교차하지 않는, 반도체 장치.
1A　트랜스 형성영역
1B　주변회로 형성영역
1C　씰링 링 형성영역
BA　블록 영역
BE　소자 형성영역
BP　패드 형성영역
CC　제어회로
CH1　칩
CH2　칩
CL1　코일
CL2　코일
CL3　코일
CL4　코일
CL5　코일
CL6　코일
DM3　거리
DMM3　더미배선
DMM4　더미배선
DP1　다이패드
DP2　다이패드
DM4　거리
DT　홈
DTI　딥 트렌치 절연막
GE　게이트 전극
GI　게이트 절연막
HC　고전압 영역
IL1　층간절연막
IL2　층간절연막
IL3　층간절연막
IL4　층간절연막
IL4a　HDP막
IL4b　P-TEOS막
IL4c　P-TEOS막
L1　라인
L2　라인
LC　저전압 영역
M1　배선
M2　배선
M3　배선
M4　배선
NT　MISFET
NW　n형 웰
OA　개구부
OA1　개구부
OA2　개구부
P1　플러그
P2　플러그
P3　플러그
PC　주변회로
PD1　패드영역
PD2　패드영역
PL　p형 반도체 영역
PRO　보호막
PROa　질화실리콘막
PROb　폴리이미드막
PT　MISFET
Rx　수신회로
Rxa　수신회로
PW　p형 웰
S　기판
Sa　지지기판
Sb　절연층
Sc　실리콘층
SD　소스·드레인 영역
ST　소자분리영역
TP　테이퍼면
Tx　송신회로
Txa　송신회로
W　와이어

Claims (20)

  1. 기판과,
    상기 기판의 상방에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성된 제1 코일 및 제1 배선과,
    상기 제1 코일 및 상기 제1 배선 상에 형성된 제2 절연막과,
    상기 제2 절연막 상에 형성된 제2 배선과,
    상기 제2 배선 상에 형성된 제3 절연막과,
    상기 제3 절연막 상에 형성된 제2 코일 및 제3 배선
    을 구비하며,
    상기 제2 코일과 상기 제3 배선의 거리는, 상기 제2 코일과 상기 제2 배선의 거리보다 큰, 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 코일과 상기 제2 배선의 거리는, 상기 제1 코일과 상기 제2 코일의 사이에 위치하는 상기 제2 절연막 및 상기 제3 절연막의 막두께의 합 이상인, 반도체 장치.
  3. 제2항에 있어서,
    상기 제2 배선, 상기 제2 코일 및 상기 제3 배선은, 알루미늄을 함유하는 막인, 반도체 장치.
  4. 제3항에 있어서,
    상기 제2 배선, 상기 제2 코일 및 상기 제3 배선의 막두께는, 3㎛이상인, 반도체 장치.
  5. 제4항에 있어서,
    상기 제2 절연막 및 상기 제3 절연막은, 무기(無機) 절연막으로 이루어진, 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 코일과 상기 제2 코일의 사이에 위치하는 상기 제2 절연막 및 상기 제3 절연막의 막두께의 합은, 5㎛이상인, 반도체 장치.
  7. 제1항에 있어서,
    상기 제3 절연막은, 상기 제2 배선 사이에 형성된 제1 막과, 상기 제1 막 상에 형성된 제2 막을 구비하는, 반도체 장치.
  8. 제1항에 있어서,
    상기 제2 코일은, 제1 패드와, 상기 제1 패드를 둘러싸는 코일부를 구비하며,
    상기 제1 패드의 평면 형상은, 사각형보다 변의 수가 많은 다각형상인, 반도체 장치.
  9. 제1항에 있어서,
    상기 제2 배선과, 상기 제3 배선은, 상기 제3 절연막 중에 형성된 개구부에서 접속되고,
    상기 개구부의 평면 형상은, 사각형보다 변의 수가 많은 다각형상인, 반도체 장치.
  10. 기판과,
    상기 기판의 상방에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성된 제1 코일 및 제1 배선과,
    상기 제1 코일 및 상기 제1 배선 상에 형성된 제2 절연막과,
    상기 제2 절연막 상에 형성된 제2 배선 및 제1 더미배선과,
    상기 제2 배선 및 상기 제1 더미배선 상에 형성된 제3 절연막과,
    상기 제3 절연막 상에 형성된 제2 코일 및 제3 배선
    을 구비하며,
    상기 제3 절연막은, 상기 제2 절연막과 상기 제1 더미배선의 사이에 형성된 제1 막과, 상기 제1 막 상에 형성된 제2 막을 구비하는, 반도체 장치.
  11. 제10항에 있어서,
    상기 제2 코일과 상기 제3 배선의 거리는, 상기 제2 코일과 상기 제2 배선의 거리보다 큰, 반도체 장치.
  12. 제11항에 있어서,
    상기 제2 코일과 상기 제2 배선의 거리는, 상기 제1 코일과 상기 제2 코일의 사이에 위치하는 상기 제2 절연막 및 상기 제3 절연막의 막두께의 합 이상인, 반도체 장치.
  13. 제12항에 있어서,
    상기 제2 배선, 상기 제2 코일, 상기 제3 배선 및 상기 제1 더미배선은, 알루미늄을 함유하는 막인, 반도체 장치.
  14. 제13항에 있어서,
    상기 제2 절연막 및 상기 제3 절연막은, 무기 절연막으로 이루어진, 반도체 장치.
  15. 제1 영역 및 제2 영역을 구비하되, 반도체 기판, 상기 반도체 기판 상에 형성된 절연층, 및 상기 절연층 상에 형성된 반도체층을 구비하는 기판과,
    상기 기판의 상방에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성된 제1 코일 및 제1 배선과,
    상기 제1 코일 및 상기 제1 배선 상에 형성된 제2 절연막과,
    상기 제2 절연막 상에 형성된 제2 배선과,
    상기 제2 배선 상에 형성된 제3 절연막과,
    상기 제3 절연막 상에 형성된 제2 코일 및 제3 배선
    을 구비하며,
    상기 제1 코일 및 상기 제2 코일은, 상기 제1 영역에 형성되고,
    상기 제2 배선 및 상기 제2 배선과 접속되는 능동 소자는, 상기 제2 영역에 형성되며,
    상기 제1 영역의 외주를 따라서 형성된 제1 홈으로서, 상기 반도체를 관통하여, 상기 절연층까지 도달하는 제1 홈과,
    상기 제1 홈의 내부에 형성된 제4 절연막
    을 구비하는, 반도체 장치.
  16. 제14항에 있어서,
    상기 제2 영역의 외주를 따라서 형성된 제2 홈으로서, 상기 반도체를 관통하여, 상기 제4 절연막까지 도달하는 제2 홈과,
    상기 제2 홈의 내부에 형성된 제5 절연막
    을 구비하는, 반도체 장치.
  17. 제15항에 있어서,
    상기 제2 코일과 상기 제3 배선의 거리는, 상기 제2 코일과 상기 제2 배선의 거리보다 큰, 반도체 장치.
  18. 제17항에 있어서,
    상기 제2 코일과 상기 제2 배선의 거리는, 상기 제1 코일과 상기 제2 코일의 사이에 위치하는 상기 제2 절연막 및 상기 제3 절연막의 막두께의 합 이상인, 반도체 장치.
  19. 제18항에 있어서,
    상기 제2 배선, 상기 제2 코일 및 상기 제3 배선은, 알루미늄을 함유하는 막인, 반도체 장치.
  20. 제19항에 있어서,
    상기 제2 절연막 및 상기 제3 절연막은, 무기 절연막으로 이루어진, 반도체 장치.
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