CN104603940A - 半导体器件 - Google Patents

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Abstract

使半导体器件特性提高。半导体器件具有形成于层间绝缘膜(IL2)上的线圈(CL1)及布线(M2)；形成于层间绝缘膜(IL3)上的布线(M3)；形成于层间绝缘膜(IL4)上的线圈(CL2)及布线(M4)。且线圈(CL2)与布线(M4)的距离(DM4)比线圈(CL2)与布线(M3)的距离(DM3)大(DM4>DM3)。另线圈(CL2)与布线(M3)的距离(DM3)大于等于位于线圈(CL1)与线圈(CL2)间的层间绝缘膜(IL3)的膜厚与层间绝缘膜(IL4)的膜厚之和。由此能使易产生高电压差的线圈(CL2)与布线(M4)间等的绝缘耐压提高。另设置包围变压器形成区域(1A)和周边回路形成区域(1B)的密封环形成区域(1C)，实现耐湿性的提高。

Description

半导体器件
技术领域
本发明涉及半导体器件，涉及适用于例如具有线圈的半导体器件的有效的技术。
背景技术
作为在输入的电信号的电位互不相同的两个电路之间传输电信号的装置，存在使用了光电耦合器的装置。光电耦合器具有发光二极管等发光元件和光电晶体管(photo transistor)等受光元件，通过发光元件将输入的电信号转换为光，通过受光元件将该光复原为电信号，从而传输电信号。
另外，开发了使两个线圈感应耦合，从而传输电信号的技术。例如，在专利文献1(日本特开2009-302418号公报)中，公开了具有第1线圈、第1绝缘层、第2线圈的电路装置。
另外，在专利文献2(日本特开2003-309184号公报)中，公开了线圈和电容器形成在同一衬底上，具有多个层叠的线圈图案的复合模块。
另外，在专利文献3(日本特开2009-141011号公报)、专利文献4(日本特开2004-311655号公报)及专利文献5(日本特开2004-281838号公报)中，分别公开了密封环、金属防护件、保护环(guard ring)。
现有技术文献
专利文献
专利文献1：日本特开2009-302418号公报
专利文献2：日本特开2003-309184号公报
专利文献3：日本特开2009-141011号公报
专利文献4：日本特开2004-311655号公报
专利文献5：日本特开2004-281838号公报
发明内容
作为在输入的电信号的电位互不相同的两个电路之间传输电信号的技术，存在使用了上述“光电耦合器”的技术。然而，由于光电耦合器具有发光元件和受光元件，所以难以小型化。另外，在电信号的频率较高的情况下，变得无法跟踪电信号，另外，不能在125℃以上的高温下使其动作等，其采用存在极限。
另一方面，在使两个线圈感应耦合，从而传输电信号的半导体器件中，能够利用半导体器件的精细加工技术形成线圈，能够实现器件的小型化，而且电气特性也良好，希望该器件的开发。
因此，在使两个线圈感应耦合从而传输电信号的半导体器件中，也希望尽可能使性能提高。
其他的课题与新的特征将从本说明书的记述及附图得以明确。
在本申请中公开的实施方式中，简单地说明代表性器件的概要如下。
本申请中公开的一个实施方式所示的半导体器件，具有：形成于第1绝缘膜之上的第1线圈及第1布线；形成于第1线圈及第1布线之上的第2绝缘膜；形成于第2绝缘膜之上的第2布线；形成于第2布线之上的第3绝缘膜；形成于第3绝缘膜之上的第2线圈及第3布线。而且，第2线圈与第3布线之间的距离比第2线圈与所述第2布线之间的距离大。另外，将第2线圈与第2布线之间的距离设为位于第1线圈与第2线圈之间的第2绝缘膜及第3绝缘膜的膜厚之和以上。
发明效果
根据本申请中公开的以下所示的代表性实施方式所示的半导体器件，能够使半导体器件的特性提高。
附图说明
图1是表示实施方式1的半导体器件的构成的概念图。
图2是表示实施方式1的半导体器件的构成的剖面图。
图3是表示实施方式1的半导体器件的线圈的构成例的俯视图。
图4是表示实施方式1的半导体器件的构成的俯视图。
图5是表示上层线圈附近的构成的剖面图。
图6是表示上层线圈附近的构成的俯视图。
图7是表示实施方式1的半导体器件的制造工序的剖面图。
图8是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图7的制造工序的剖面图。
图9是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图8的制造工序的剖面图。
图10是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图9的制造工序的剖面图。
图11是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图10的制造工序的剖面图。
图12是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图11的制造工序的剖面图。
图13是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图12的制造工序的剖面图。
图14是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图13的制造工序的剖面图。
图15是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图14的制造工序的剖面图。
图16是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图15的制造工序的剖面图。
图17是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图16的制造工序的剖面图。
图18是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图17的制造工序的剖面图。
图19是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图18的制造工序的剖面图。
图20是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图19的制造工序的剖面图。
图21是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图20的制造工序的剖面图。
图22是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图21的制造工序的剖面图。
图23是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图22的制造工序的剖面图。
图24是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图23的制造工序的剖面图。
图25是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图24的制造工序的剖面图。
图26是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图25的制造工序的剖面图。
图27是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图26的制造工序的剖面图。
图28是表示实施方式1的半导体器件的制造工序的剖面图，是表示接着图27的制造工序的剖面图。
图29是表示实施方式2的半导体器件的构成的框图。
图30是表示实施方式2的半导体器件的构成的俯视图。
图31是表示实施方式3的应用例1的线圈的构成的俯视图。
图32是表示实施方式3的应用例1的线圈的其他构成的俯视图。
图33是使用了双线圈的情况下的半导体器件的主要部分剖面图。
图34是使用了双线圈的情况下的半导体器件的主要部分俯视图。
图35是表示使用了双线圈的情况下的半导体器件(封装)的构成例的俯视图。
图36是表示实施方式3的应用例2的半导体器件的构成的主要部分剖面图。
图37是表示实施方式3的应用例3的线圈的构成的俯视图。
图38是表示焊盘区域上的开口部的形状和布线的形状的关系的图。
图39是表示焊盘区域上的开口部的截面形状的图。
图40是表示实施方式4的半导体器件的构成的剖面图。
图41是表示实施方式4的半导体器件的虚拟布线的形状的俯视图。
图42是表示实施方式4的半导体器件的其他构成的剖面图。
图43是表示实施方式5的半导体器件的构成的框图。
图44是表示实施方式5的半导体器件的构成的俯视图。
图45是表示实施方式5的半导体器件的构成的俯视图。
具体实施方式
在以下的实施方式中为了方便在有需要时，分成多个部分或者多个实施方式进行说明，除了特别明示的情况，他们不是相互无关的，存在一个是另一个的一部分或者全部变形例、应用例、详细说明、补充说明等的关系。另外，在以下的实施方式中，言及要素的数等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况及在原理上明确地限定为特定的数的情况等，不限定于该特定的数，可以是特定的数以上也可以是特定的数以下。
进而，在以下的实施方式中，其构成要素(也包含要素步骤等)除了特别明示的情况及原理上认为明显必须的情况等，未必是必须的。相同地，在以下的实施方式中，在言及构成要素等的形状、位置关系等时，除了特别明示的情况及原理上认为明显不是这样的情况等，实际上包含与该形状等近似或者类似的情况等。这对于上述数等(包含个数、数值、量、范围等)也是相同的。
以下，基于附图详细说明本发明的实施方式。此外，在用于说明实施方式的全部图中，对具有相同功能的构件标注相同或者相关的附图标记，省略其反复说明。另外，在存在多个类似的构件(部位)的情况下，存在对统称的附图标记追加符号来表示个别或者特定的部位的情况。另外，在以下的实施方式中，除了尤其必要时以外，原则上不重复同一或者相同的部分的说明。
另外，在实施方式中使用的附图中，也存在即使是剖面图但为了容易观察附图而省略阴影线的情况。另外，还存在即使是俯视图但为了容易观察附图而标注阴影线的情况。
另外，在剖面图及俯视图中，存在如下情况：各部位的大小与实际器件不对应，为了容易理解附图，将特定的部位相对大地示出。另外，在俯视图与剖面图对应的情况下，也存在改变各部位的大小而显示的情况。
(实施方式1)
[结构说明]
图1是表示实施方式的半导体器件的构成的概念图。图1所示的半导体器件为两个芯片(CH1、CH2)被封装成一体的半导体器件。
芯片(半导体芯片、半导体片)CH1搭载在芯片焊盘DP1上。芯片CH1具有由下层线圈(电感器)CL1和上层线圈(电感器)CL2构成的变压器。上层线圈CL2经由电线W与芯片CH2的焊盘区域PD2连接。下层线圈CL1经由未图示的布线与周边电路PC连接。在周边电路PC形成有由MISFET(Metal Insulation Semiconductor FieldEffect Transistor:金属绝缘半导体场效应晶体管)等元件(有源元件)构成的逻辑电路。该周边电路PC与经由未图示的布线配置于芯片CH1的端部的焊盘区域PD2连接。该焊盘区域PD2经由电线W及未图示的引线等与具有能够由低电压(例如50V以下)驱动的电路的低电压区域LC连接。
芯片CH2搭载在芯片焊盘DP2上。芯片CH2具有由下层线圈CL1和上层线圈CL2构成的变压器。上层线圈CL2经由电线W与芯片CH1的焊盘区域PD2连接。下层线圈CL1经由未图示的布线与周边电路PC连接。在周边电路PC中形成有由MISFET等元件构成的逻辑电路等。该周边电路PC经由未图示的布线与配置于CH2的端部的焊盘区域PD2连接。该焊盘区域PD2经由电线W及未图示的引线等，与具有由高电压(例如交流有效值100Vrms以上)驱动的电路的高电压区域HC连接。
例如，芯片CH1的周边电路PC中的发送电路使脉冲状的电流流入线圈CL1。此时，根据电信号(发送信号、数据)为“1”还是“0”而改变流入线圈CL1的电流的方向。通过该线圈CL1的电流，在上层线圈CL2中产生感应的电压。该电压经由电线W向芯片CH2传输，在芯片CH2的周边电路PC中的接收电路中将其放大，然后锁存。像这样，能够使用磁感应耦合来无线传输电信号。换言之，经由变压器连接被电绝缘的低电压区域LC与高电压区域HC，从而能够在这些区域(LC、HC)之间传输电信号。
另外，构成变压器的线圈(CL1、CL2)利用用于形成半导体器件的精细加工，与布线等相同地形成，从而能够在同一个芯片上集成地形成周边电路PC和线圈(CL1、CL2)。
作为构成变压器的导电图案的形状，如图1所示那样，能够为螺旋状导电图案(参照图3)。
图2是表示本实施方式的半导体器件的构成的剖面图。图2所示的半导体器件是具有变压器的半导体器件，例如与图1的A-A截面部对应。
本实施方式的半导体器件利用SOI(Silicon On Insulator:绝缘体上硅)衬底形成。SOI衬底在半导体器件的制造工序中，为大致圆形的晶圆状态，具有多个大致矩形的芯片区域。芯片区域具有作为形成有变压器的区域的变压器形成区域1A、作为形成有周边电路的区域的周边电路形成区域1B、作为形成有密封环的区域的密封环形成区域1C。另外，周边电路形成区域1B具有主要形成有MISFET等元件的元件形成区域BE、形成有焊盘区域PD2的焊盘形成区域BP。密封环是形成为包围变压器形成区域1A及周边电路形成区域1B的、针对水分等的遮蔽壁(参照图4)。另外，该密封环也起到防止切割时的龟裂的传播的作用。在此，如后述那样，密封环由形成为包围变压器形成区域1A及周边电路形成区域1B的包围布线和包围柱塞等的层积部构成。
SOI衬底S具有：支承衬底Sa；形成在该支承衬底Sa上的绝缘层(绝缘膜、埋入绝缘层、BOX)Sb；形成在绝缘层Sb上的半导体层(例如、硅层Sc)。
在周边电路形成区域1B的元件形成区域BE上形成有MISFET(Metal Insulator Semiconductor Filed Effect Transistor)等半导体元件。该MISFET例如构成图1所示的周边电路PC。另外，在此，作为半导体元件，例示了MISFET，但除此之外，也可以在周边电路形成区域1B中形成电容器、存储元件或者其他构成的晶体管等。
另外，在MISFET(NT、PT)上形成有层间绝缘膜IL1，在该层间绝缘膜IL1上形成有布线M1。MISFET(NT、PT)和布线M1经由柱塞P1连接。另外，在布线M1上形成有层间绝缘膜IL2，在该层间绝缘膜IL2上形成有布线M2。该布线M1和布线M2经由形成在层间绝缘膜IL2中的柱塞P2连接。另外，在布线M2上形成有层间绝缘膜IL3，在该层间绝缘膜IL3上形成有布线M3。该布线M2和布线M3经由形成在层间绝缘膜IL3中的柱塞P3连接。另外，布线M3的膜厚形成得比布线M2的膜厚大并形成得较厚(例如膜厚为3μm以上)。
在布线M3上形成有层间绝缘膜IL4，在该层间绝缘膜IL4上形成有布线M4。该层间绝缘膜IL4为了确保后述的线圈CL1、CL2之间的耐压，形成得比较厚。例如，在线圈CL1、CL2之间要求2.5kVrms下60秒的耐压。另外，该层间绝缘膜IL4由氧化硅膜和/或氮化硅膜等无机绝缘膜构成。例如，层间绝缘膜IL4由HDP(High DensityPlasma:高密度等离子体)膜IL4a和P-TEOS膜IL4b、IL4c的层积膜构成。HDP膜是由高密度等离子体CVD形成的膜，P-TEOS膜IL4b是由将TEOS(Tetraethyl orthosilicate:正硅酸乙酯)作为原料气体的通常的等离子体CVD形成的膜。通过使用HDP膜IL4a，能够精度良好地埋入布线M3之间。另外，如随后将详细说明那样，HDP膜IL4a有在布线M3之间及布线M3上分割而成膜的倾向。因此，在布线M3的角部难以形成膜，主要形成在布线M3之间及布线M3上(参照图20)。因此，与在布线M3上形成P-TEOS膜的情况进行比较，在将HDP膜IL4a形成在布线M3上的情况下，膜被分割，能够缓和膜应力。此外，由于形成为将后述的布线M4和布线M3在开口部OA1的底面连接的构成，所以通过由较大面积构成的开口部OA1来分割层间绝缘膜IL4。因此，能够缓和膜应力。开口部OA1的平面形状为例如20μm×20μm的大致矩形。另外，形成为将布线M4和布线M3的布线宽度增大，并隔着上述开口部OA1的底面而层积的构成，从而能够降低布线M4及布线M3的布线电阻。例如，布线M4及布线M3的布线宽度比布线M2的布线宽度大，布线M4的布线宽度为例如4μm左右，布线M3的布线宽度为4μm左右。但是，布线M4及布线M3中，开口部(OA1、OA2)的形成区域的宽度为例如40μm以上。另外，通过由Al布线，即含有铝的材料构成这些布线，与例如使用了铜材料的情况相比较，能够通过低成本、简易的工艺形成。
该布线M4是将作为布线M3的一部分的区域PD1引出至芯片的所希望的区域(焊盘区域PD2)的布线。即，上述区域(形成焊盘区域PD2的区域)与焊盘形成区域BP对应。该布线M4的膜厚形成得比布线M2的膜厚大，形成得较厚(例如，膜厚3μm以上)。
在布线M4上，作为保护膜PRO，形成有例如氮化硅膜PROa与聚酰亚胺膜PROb的层积膜。在保护膜PRO上设有开口部OA2，布线M4为露出部。该布线M4的露出部成为焊盘区域PD2。
在变压器形成区域1A上形成有具有线圈CL1与线圈CL2的变压器。下层线圈CL1形成与布线M2同层地形成。
上层线圈CL2与布线M4同层地形成。在该线圈CL1与线圈CL2之间，形成有层间绝缘膜IL4和层间绝缘膜IL3。层间绝缘膜IL4及层间绝缘膜IL3由氧化硅膜和/或氮化硅膜等无机绝缘膜构成。另外，层间绝缘膜IL4为了确保线圈CL1、CL2之间的耐压，形成得较厚。层间绝缘膜IL4形成得比层间绝缘膜IL2厚。另外，在此，层间绝缘膜IL3和层间绝缘膜IL2为相同程度的膜厚。例如，层间绝缘膜IL4的膜厚为8μm左右，层间绝缘膜IL3的膜厚为1.5μm左右。另外，优选位于线圈CL1与线圈CL2之间的层间绝缘膜IL4和层间绝缘膜IL3的膜厚的和为5μm以上。
图3是表示本实施方式的半导体器件的线圈的构成例的俯视图。图3所示的线圈与例如上层线圈CL2对应。在图3中，线圈CL2由从上面的俯视下为螺旋状的导电性膜构成，螺旋状的导电性膜的内侧的端部与焊盘区域PD2连接，螺旋状的导电性膜的外侧的端部与其他焊盘区域PD2连接。各焊盘区域PD2例如经由其他芯片的接收电路(Rx)和电线(W)等而连接(参照图29、图30等)。
下层线圈CL1与上层线圈CL1相同地，由螺旋状的导电性膜构成。例如，能够形成为从上面的俯视下为图3所示的螺旋状的形状。在下层线圈CL1中，螺旋状的导电性膜的端部(焊盘区域)，经由与线圈CL1同层或者下层的布线(例如布线M2、布线M1)与发送电路(Tx)连接(参照图29、图30等)。例如，构成线圈CL1的螺旋状的导电性膜的内侧的端部经由线圈CL1的下层的布线(例如布线M1)与构成发送电路(Tx)的MISFET连接，外侧的端部经由与线圈CL1同层的布线(例如布线M2)与构成发送电路(Tx)的MISFET连接。
另外，在变压器形成区域1A中，优选不形成构成周边电路PC的MISFET等的元件。在变压器形成区域1A中，形成于其上部的上层线圈CL2的焊盘区域PD2经由电线W等与其他芯片连接(接合(Bonding))。为了避免由该接合时的按压压力对元件的影响，优选在变压器形成区域1A中不形成元件。另外，由于同样的理由，优选在焊盘形成区域BP中也不形成元件。另外，在变压器形成区域1A中还为了防止线圈间的电信号与施加在元件上的电信号的相互干涉而优选不形成元件。
在密封环形成区域1C的半导体层(硅层Sc)上形成有p型半导体区域PL，在该p型半导体区域PL上形成有多条布线M1～M4(参照图2)。另外，p型半导体区域PL和配线M1经由形成于层间绝缘膜IL1中的柱塞P1连接。另外，布线M1和布线M2经由形成于层间绝缘膜IL2中的柱塞P2连接。另外，布线M2和布线M3经由形成于层间绝缘膜IL3中的柱塞P3连接。另外，布线M3与布线M4经由开口部OA1的底面连接。密封环形成区域1C的布线M4与周边电路形成区域1B的布线M4及上层线圈CL2同层地形成。布线M4的宽度为，布线M4为例如2.8μm左右。
图4是表示本实施方式的半导体器件的构成例的俯视图。如图4所示那样，密封环形成区域1C沿着大致矩形的半导体器件的外周配置。换言之，密封环形成区域1C配置为包围变压器形成区域1A及周边电路形成区域1B。在该密封环形成区域1C的内部配置有线圈CL2和多个焊盘区域PD2。另外，在线圈CL2的外周上配置有多个构成周边电路PC的电路块(未图示)。
因此，形成于密封环形成区域1C中的布线M1～M4以及柱塞P1～P3构成为包围变压器形成区域1A以及周边电路形成区域1B。换言之，形成于密封环形成区域1C中的布线M1～M4为包围布线，柱塞P1～P3为包围柱塞。包围布线为例如沿着密封环形成区域1C，形成为包围变压器形成区域1A以及周边电路形成区域1B的形状的布线。包围柱塞为例如沿着密封环形成区域1C，埋入到形成为包围变压器形成区域1A及周边电路形成区域1B的形状的接触孔内的导电膜。通过将这样的包围布线和包围柱塞在多层范围内进行层积，从而能够构成遮蔽壁。
像这样，通过将形成有多层布线(M1～M4)和柱塞(P1～P3)的密封环形成区域1C沿着半导体器件(芯片区域)的外周配置，从而能够防止水分从半导体器件的外周浸入，能够使半导体器件的耐湿性提高。另外，成为通过该密封环形成区域1C，按SOI衬底S(半导体晶圆)的芯片区域，格子状地分割层间绝缘膜(IL1～IL4)。能够缓和施加于晶圆状态的SOI衬底S的膜应力。由此，能够减少SOI衬底S的翘曲，能够避免曝光不良和搬运不良等。
尤其是，为了确保线圈CL1、CL2间的耐压，在它们之间形成较厚的层间绝缘膜IL4、IL3的情况下，膜应力容易变大。在这样的情况下，通过设置上述密封环形成区域1C，也能够分割层间绝缘膜IL4、IL3，能够缓和膜应力。另外，在密封环形成区域1C中，由于形成为将布线M3和布线M4在开口部OA的底面连接的构成，所以通过由较大面积构成的开口部OA来分割层间绝缘膜IL4。由此，也能够缓和膜应力。该开口部OA能够形成为例如宽度8μm的条纹状。
另外，在密封环形成区域1C上仅形成有氮化硅膜PROa，聚酰亚胺膜PROb被除去。像这样，通过除去位于半导体器件(芯片区域)的外周的密封环形成区域1C上的聚酰亚胺膜PROb，在切断(切割)后述的衬底时，能够防止聚酰亚胺膜PROb的剥离，另外，能够防止聚酰亚胺膜PROb向切片机卷绕。
图5是表示上层线圈CL2附近的构成的剖面图，图6是表示上层线圈CL2附近的构成的俯视图。如图5所示那样，上层线圈CL2与布线M4之间的距离DM4比上层线圈CL2与布线M3之间的距离DM3大(DM4>DM3)。另外，上层线圈CL2与布线M3之间的距离DM3为上层线圈CL2与下层线圈CL1之间的距离(层间绝缘膜IL3和IL4的膜厚的和，例如，5μm左右)以上。距离DM4以及距离DM3为平面距离，即俯视图中的最短距离。
如图6所示，线L1是表示上层线圈CL2与布线M4之间的空间的框。线L2是表示上层线圈CL2与布线M3之间的空间的框。换言之，布线M4与线L1相比配置于外侧(与线圈CL2侧相反侧的区域)，布线M3与线L1相比配置于外侧。
像这样，将上层线圈CL2与布线M4之间的距离DM4设置得比上层线圈CL2与布线M3之间的距离DM3大，而且，将上层线圈CL2与布线M3之间的距离DM3设为大于等于上层线圈CL2与下层线圈CL1之间的距离(层间绝缘膜IL3与IL4的膜厚的和)。由此，能够使容易产生较高的电压差的线圈CL2与布线M4之间、和线圈CL2与布线M3之间的绝缘耐压提高。
另外，在本实施方式中，通过将变压器形成区域1A、元件形成区域BE以及焊盘形成区域BP分别设为用将硅层Sc贯通的深沟槽(deep trench)绝缘膜DTI包围的构成(参照图2)，能够抑制变压器形成区域1A的p型阱PW的电位的变动。其结果是，能够缩小下层线圈CL1与p型阱PW间的容量的变动，能够提高线圈间的电信号的传递精度，能够实现动作的稳定化。
[制法说明]
接着，参照图7～图28说明本实施方式的半导体器件的制造方法，并且将该半导体器件的构成更明确。图7～图28是表示本实施方式的半导体器件的制造工序的剖面图。
如图7所示那样，作为半导体衬底，例如准备SOI衬底S。SOI衬底S由如下构成：由单晶硅衬底(半导体膜)构成的支承衬底Sa、形成于该支承衬底Sa上的绝缘层(埋入绝缘层，BOX)Sb、形成于绝缘层Sb上的硅层(半导体层、半导体膜、薄膜半导体膜、薄膜半导体区域)Sc。
SOI衬底S具有形成有变压器的区域即变压器形成区域1A、形成有周边电路的区域即周边电路形成区域1B、形成有密封环的区域即密封环形成区域1C。另外，周边电路形成区域1B具有主要形成有MISFET等元件的元件形成区域BE、形成有焊盘区域的焊盘形成区域BP。
接着，如图8所示那样，在SOI衬底S的主表面上形成元件分离区域ST。例如，使用LOCOS(Local Oxidation Of Silicon:硅的局部氧化)法来形成元件分离区域ST。例如，在SOI衬底S上形成将元件分离区域开口的掩膜(例如，氮化硅膜)，施加热处理，从而形成由氧化硅膜构成的元件分离区域ST。接着，除去上述掩膜(未图示)。
接着，如图9所示那样，在元件分离区域中形成到达至绝缘层Sb的较深的沟槽(深沟槽)DT，通过在其内部埋入绝缘膜，形成深沟槽绝缘膜DTI。例如，在元件分离区域ST以及硅层Sc上形成在形成沟槽DT的区域具有开口的光致抗蚀剂膜(photoresist)(未图示)，将该光致抗蚀剂膜作为掩膜，将元件分离区域ST以及其下层的硅层Sc通过干式蚀刻除去。由此，能够形成贯通元件分离区域ST以及硅层Sc，到达至绝缘层Sb的沟槽DT。接着，除去上述光致抗蚀剂膜(未图示)。
接着，在沟槽DT、元件分离区域ST以及硅层Sc上，通过CVD(Chemical Vapor Deposition:化学气相生长)法等将作为绝缘膜的例如氧化硅膜进行堆积。由此，沟槽DT的内部被氧化硅膜埋入。接着，通过CMP(Chemical Mechanical Polishing:化学机械式研磨)法等将上述氧化硅膜研磨至元件分离区域ST露出。由此，在沟槽DT的内部形成埋入有氧化硅膜等的绝缘膜的深沟槽绝缘膜DTI。
该深沟槽绝缘膜DTI形成为分别包围变压器形成区域1A、元件形成区域BE以及焊盘形成区域BP(参照图2)。
接着，如图10所示那样，在周边电路形成区域1B中形成MISFET等元件。以下，关于MISFET(NT、PT)的形成工序进行说明。MISFET的形成方法没有限制，例如，能够通过以下的工序形成。
首先，在SOI衬底S的硅层Sc中形成p型阱PW以及n型阱NW。此时，在周边电路形成区域1B的元件形成区域BE中形成p型阱PW以及n型阱NW，在焊盘形成区域BP中形成p型阱PW。在元件形成区域BE的p型阱PW上形成MISFET(NT)，在元件形成区域BE的n型阱NW上形成MISFET(PT)。另外，在变压器形成区域1A以及密封环形成区域1C中形成p型阱PW。
p型阱PW以及n型阱NW分别通过注入离子而形成，从SOI衬底S的硅层Sc的主表面在规定的深度范围内形成。
接着，在SOI衬底S的主表面上隔着栅极绝缘膜GI形成栅电极GE。例如，通过将硅层Sc的表面热氧化，形成由氧化硅膜构成的栅极绝缘膜GI。作为栅极绝缘膜GI，除了氧化硅膜以外，也可以使用氮氧化硅膜。另外，也可以将高介电常数膜(所谓high-k膜)作为栅极绝缘膜GI来使用。另外，除了热氧化法以外，也可以使用CVD法等其他成膜方法来形成栅极绝缘膜GI。
接着，通过在栅极绝缘膜GI上使用例如CVD法等形成多晶硅膜，使用光刻技术以及蚀刻技术将该多晶硅膜图案化而形成栅电极GE。此外，也可以与各MISFET(NT、PT)的特性相应地在构成栅电极GE的材料(在此为多晶硅膜)中注入杂质。
接着，在各栅电极GE的两侧的硅层Sc中形成源极/漏极区域SD。
首先，在栅电极GE的两侧的p型阱PW中，将n型杂质离子注入，从而形成n+型半导体区域(源极、漏极区域)SD。另外，在栅电极GE的两侧的n型阱NW中，通过将p型杂质离子注入，形成p+型半导体区域(源极、漏极区域)SD。此时，在密封环形成区域1C的p型阱PW中形成p+型半导体区域PL。此外，也可以将源极、漏极区域SD形成为LDD结构的源极、漏极区域。LDD结构的源极、漏极区域由低浓度杂质区域和高浓度杂质区域构成。例如，在栅电极GE的两侧的阱中将杂质离子注入，从而形成低浓度杂质区域后，在栅电极GE的侧壁形成侧壁膜，在栅电极GE以及侧壁膜的合成体的两侧的阱中形成高浓度杂质区域。
接着，进行用于以到目前为止的离子注入导入的杂质的活性化的退火(anneal)处理(热处理)。
像这样，能够在周边电路形成区域1B中形成MISFET(NT、PT)。然后，根据需要，也可以在栅电极GE或源极/漏极区域SD上使用自对准硅化物(Salicide:Self Aligned Silicide)技术而形成金属硅化物层(未图示)。
接着，如图11所示那样，在SOI衬底S的主表面(主表面整个面)上形成层间绝缘膜IL1。层间绝缘膜IL1形成为将形成于SOI衬底S的MISFET(NT、PT)覆盖。例如，通过CVD法堆积了氧化硅膜后，根据需要，使用CMP法等将层间绝缘膜IL1的表面平坦化。
接着，如图12所示那样，在层间绝缘膜IL1中形成柱塞P1。例如，将在层间绝缘膜IL1上使用光刻技术而形成的光致抗蚀剂层(未图示)作为蚀刻掩膜使用，将层间绝缘膜IL1干式蚀刻，从而在层间绝缘膜IL1上形成接触孔(贯通孔、孔)。接着，在该接触孔内埋入导电膜，从而形成导电性的柱塞(连接用导体部)P1。例如，在包含接触孔的内部的层间绝缘膜IL1上，作为阻挡膜，以溅射法等堆积钛膜以及氮化钛膜的层积膜。接着，在阻挡膜上，作为主导电性膜，将钨(W)膜以埋入接触孔的程度的膜厚，使用CVD法等堆积。接着，使用CMP法等将层间绝缘膜IL1上的不需要的阻挡膜及主导电性膜除去。由此，形成柱塞P1。例如，该柱塞P1形成于源极、漏极区域SD以及密封环形成区域1C的p+型半导体区域PL上。此外，也可以在栅电极GE上形成柱塞P1。
接着，如图13所示那样，在柱塞P1上形成由导电性膜构成的布线M1。例如，在层间绝缘膜IL1以及柱塞P1上，使用溅射法等将作为导电性膜的由铝膜、以及钛/氮化钛膜构成的层积膜依次堆积。钛/氮化钛膜的层积膜也称为屏障(barrier)导体膜。接着，通过使用光刻技术以及蚀刻技术将上述层积膜图案化而在柱塞P1上形成布线M1。
用于形成布线M1的上述铝膜不限定于纯铝膜，能够使用将铝作为主成分的导电材料膜(但表示金属传导的导电材料膜)。例如，能够使用Al(铝)和Si(硅)的化合物膜或者合金膜。另外，优选在该铝膜中的Al(铝)的组成比为比50原子％大(即Al含量丰富)。这是不仅用于形成布线M1的上述铝膜，对于用于形成布线M2、布线M3和布线M4的铝膜也是相同的。
另外，在此，将布线M1形成于元件形成区域BE以及密封环形成区域1C，也可以形成于其他区域。例如，也可以在变压器形成区域1A中形成布线M1。形成于这样的变压器形成区域1A的布线M1成为例如将线圈CL1与周边电路电连接的布线。
接着，如图14所示那样，在布线M1上形成层间绝缘膜IL2。例如，通过CVD法等将氧化硅膜堆积在布线M1上。
接着，如图15所示那样，将层间绝缘膜IL2图案化，从而在布线M1上形成接触孔，而且，在接触孔的内部埋入导电性膜，从而在层间绝缘膜IL2中形成柱塞P2。该柱塞P2能够与柱塞P1相同地形成。
接着，如图16所示那样，在柱塞P2上形成由导电性膜构成的布线M2。例如，在层间绝缘膜IL2以及柱塞P2上，作为导电性膜，使用溅射法等将由铝膜、以及钛/氮化钛膜构成的层积膜依次堆积。接着，使用光刻技术以及蚀刻技术将上述层积膜图案化，从而在上述柱塞P2上形成布线M2。
在此，在变压器形成区域1A中，将下层线圈CL1以与布线M2同层的方式形成。即，在将上述层积膜图案化时，在变压器形成区域1A中形成上述的螺旋状的导电性膜(线圈CL1)(参照图3)。
当然，在变压器形成区域1A中，也可以在线圈CL1以外形成布线M2(例如，将下层的线圈CL1与周边电路电连接的布线)。
接着，如图17所示那样，在布线M2上形成层间绝缘膜IL3。例如，通过CVD法等将氧化硅膜堆积在布线M2上。
接着，如图18所示那样，将层间绝缘膜IL2图案化，从而在布线M2上形成接触孔，而且，在接触孔的内部埋入导电性膜从而在层间绝缘膜IL3中形成柱塞P3。该柱塞P3能够与柱塞P1相同地形成。
接着，如图19所示那样，在柱塞P3上形成由导电性膜构成的布线M3。例如，在层间绝缘膜IL3以及柱塞P3上，作为导电性膜，使用溅射法等将由铝膜、以及钛/氮化钛膜构成的层积膜依次堆积。接着，使用光刻技术以及蚀刻技术将上述层积膜图案化从而在上述柱塞P3上形成布线M3。该布线M3的膜厚比布线M1、M2的膜厚(例如，0.4～1.0μm)大，为3～4μm左右。在此，在密封环形成区域1C中，作为包围布线而形成布线M3。
接着，如图20～图24所示那样，在布线M3上形成层间绝缘膜IL4。该层间绝缘膜IL4由HDP膜IL4a和P-TEOS膜IL4b、IL4c的层积膜构成。
在此，在CVD法中，与原料气体的反应中需要的能量的种类相应地区分为热CVD、等离子体CVD等。另外，在等离子体CVD中，也区分为使用基于工业用频率(13.56MHz)的高频的放电的通常的等离子体CVD、和与该通常的等离子体CVD相比提高了等离子体密度的高密度等离子体CVD。因此，HDP膜为通过高密度等离子体CVD形成的膜，P-TEOS膜为通过将TEOS作为原料气体的通常的等离子体CVD形成的膜。
首先，如图20所示那样，在布线M3以及层间绝缘膜IL4上，作为HDP膜IL4a，使用高密度等离子体CVD法形成氧化硅膜。通过使用高密度等离子体CVD法，即使在布线M3的膜厚较大，布线M3与层间绝缘膜IL4的层差(纵横比)较大的情况，也能够精度良好且平坦性良好地用HDP膜IL4a埋入布线M3间。尤其是在使用高密度等离子体CVD法的情况下，如上述那样，主要在布线M3间以及布线M3上形成膜。
接着，如图21所示那样，在HDP膜IL4a上形成P-TEOS膜IL4b。即，在HDP膜IL4a上，通过将TEOS作为原料气体的等离子体CVD来堆积P-TEOS膜(氧化硅膜)IL4b。
然后，使用CMP法等而将P-TEOS膜IL4b的表面平坦化，但预先通过干式蚀刻除去平面上较大的(宽度较宽)布线M3上的HDP膜IL4a以及P-TEOS膜IL4b。在此如图22所示那样，通过干式蚀刻除去焊盘形成区域BP的布线M3以及密封环形成区域1C的布线M3上的HDP膜IL4a以及P-TEOS膜IL4b，而形成开口部OA3。
接着，如图23所示那样，使用CMP法等将HDP膜IL4a以及P-TEOS膜IL4b的表面平坦化。接着，如图24所示那样，在HDP膜IL4a以及P-TEOS膜IL4b上形成P-TEOS膜IL4c。即，在HDP膜IL4a以及P-TEOS膜IL4b上，通过将TEOS作为原料气体的等离子体CVD堆积P-TEOS膜IL4c。由此，在布线M3上，形成由HDP膜IL4a和P-TEOS膜IL4b、IL4c的层积膜构成的层间绝缘膜IL4。该层间绝缘膜IL4的膜厚为8μm左右，优选为4μm以上。
接着，如图25所示那样，除去焊盘形成区域BP的布线M3以及密封环形成区域1C的布线M3上的层间绝缘膜IL4，从而形成开口部OA1、OA。例如，在层间绝缘膜IL4上形成在开口部OA1、OA的形成区域具有开口部的光致抗蚀剂膜，将该光致抗蚀剂膜作为掩膜，将层间绝缘膜IL4蚀刻，从而形成开口部OA1、OA。在焊盘形成区域BP的开口部OA1的底面露出布线M3。
接着，如图26所示那样，在包含开口部OA1、OA内的层间绝缘膜IL4上形成布线M4。例如在包含开口部OA1、OA内的层间绝缘膜IL4上，作为导电性膜，使用溅射法等将由铝膜、以及钛/氮化钛膜构成的层积膜依次堆积。接着，使用光刻技术以及蚀刻技术将上述层积膜图案化从而形成布线M4。该布线M4的膜厚为3～4μm左右。
在此，在变压器形成区域1A中，将上层的线圈CL2在与布线M4同层形成。即，在将上述层积膜图案化时，在变压器形成区域1A中形成上述的螺旋状的导电性膜(线圈CL2)(参照图3)。另外，在本实施方式中，如上述那样，将与上述周边电路形成区域1B的布线M4同层的布线M4在密封环形成区域1C的布线M3上作为包围布线而形成。
接着，如图27以及图28所示那样，在线圈CL2以及布线M4上，作为保护膜PRO形成绝缘膜。在此作为绝缘膜，形成例如氮化硅膜PROa和聚酰亚胺膜PROb的层积膜。首先，如图27所示那样，在线圈CL2以及布线M4上，使用CVD法等堆积氮化硅膜PROa。接着，如图28所示那样，将氮化硅膜PROa上的未图示的光致抗蚀剂膜作为掩膜，蚀刻除去布线M4的焊盘区域PD2上的氮化硅膜PROa，从而使焊盘区域PD2的布线M4露出。
接着，在焊盘区域PD2以及氮化硅膜PROa上涂布感光性的聚酰亚胺膜PROb。例如，在SOI衬底S的表面上旋转涂布了聚酰亚胺的前驱体液后，使其干燥，从而形成聚酰亚胺膜PROb。接着，将感光性聚酰亚胺膜PROb曝光/显影，从而除去焊盘区域PD2上的聚酰亚胺膜PROb，形成开口部OA2(参照图2)。此时，也除去密封环形成区域1C的布线M3的上方的聚酰亚胺膜PROb。然后，施加热处理，使聚酰亚胺膜PROb固化。
然后，将晶圆状的SOI衬底S按每个芯片区域切断(切割)，而分割(单片化)为多片半导体芯片。由此，从SOI衬底S(半导体晶圆)的各芯片区域获取半导体芯片。此外，在切割前，也可以进行SOI衬底S的背面研磨，将SOI衬底S薄膜化。
然后，通过用电线等将被切出的半导体芯片的焊盘区域PD2与其他半导体芯片的焊盘区域之间连接起来，形成两个半导体芯片之间被电连接的半导体器件(参照图1)。
(实施方式2)
在本实施方式中，关于在实施方式1中说明的半导体器件的适用位置例进行说明。图29是表示本实施方式的半导体器件的构成的框图。图30是表示本实施方式的半导体器件的构成的俯视图。
图29所示的半导体器件为芯片CH1与芯片CH2被封装成一体。
芯片CH1具有由与接收电路Tx连接的线圈CL1和线圈CL2构成的变压器。线圈CL2经由焊盘区域PD2以及电线W与芯片CH2的接收电路Rx连接。此外，在图29以及图30中，焊盘区域PD2用四边形表示。
另外，芯片CH1具有发送电路Rx以及逻辑电路Logic。逻辑电路Logic与芯片CH1的发送电路Tx以及接收电路Rx连接，逻辑电路Logic与多个焊盘区域PD2连接。
芯片CH2具有由与发送电路Tx连接的线圈CL4和线圈CL3构成的变压器。线圈CL3经由焊盘区域PD2以及电线W与芯片CH1的接收电路Rx连接。
另外，芯片CH2具有接收电路Rx以及逻辑电路Logic。逻辑电路Logic与芯片CH2的发送电路Tx以及接收电路Rx连接，逻辑电路Logic与多个焊盘区域PD2连接。
如图30所示那样，芯片CH1的线圈CL2经由电线W与芯片CH2的接收电路Rx连接。在线圈CL2的下层配置有未图示的线圈(CL1)，线圈(CL1)与芯片CH1的发送电路Tx经由未图示的布线连接。
另外，芯片CH2的线圈CL3经由电线W与芯片CH1的接收电路Rx连接。在线圈CL3的下层配置有未图示的线圈(CL4)，线圈(CL4)与芯片CH2的发送电路Tx经由未图示的布线连接。
例如，在芯片CH2上配置有逻辑电路Logic。在芯片CH2上，由逻辑电路Logic、发送电路Tx以及接收电路Rx等构成的周边电路经由未图示的布线与多个焊盘区域PD2连接。另外，在芯片CH1中，由逻辑电路Logic、发送电路Tx以及接收电路Rx等构成的周边电路经由未图示的布线与多个焊盘区域PD2连接。
芯片CH1以及CH2的焊盘区域PD2经由电线W与引线RD连接。
在这样的半导体器件中，在由芯片CH2的逻辑电路Logic、发送电路Tx以及接收电路Rx等构成的周边电路部以及变压器(线圈CL1、CL2)部中能够适用实施方式1的构成(参照图2等)。
另外，在由芯片CH1的逻辑电路Logic、发送电路Tx以及接收电路Rx等构成的周边电路部以及变压器(线圈CL3、CL4)部中能够适用实施方式1的构成(参照图2等)。
(实施方式3)
在本实施方式中，关于实施方式1的各种应用例进行说明。
＜应用例1＞
在实施方式1中，将焊盘区域PD2作为大致中心，例示了具有右旋的一系列线圈部的线圈CL2(单线圈，参照图3)，对线圈CL2的形状没有限制，能够使用各种形状的线圈。
图31是表示本实施方式的应用例1的线圈的构成的俯视图。图31所示的线圈CL2具有两个线圈部。即，将第1焊盘区域PD2作为大致中心的右旋的一系列线圈部和将第2焊盘区域PD2作为大致中心的左旋的一系列线圈部，这两个线圈部的外侧的端部分别与第3焊盘区域PD2连接。
图32是表示本实施方式的应用例1的线圈的其他的构成的俯视图。图32所示的线圈CL2具有两个线圈部。即，将第1焊盘区域PD2作为大致中心的右旋的一系列线圈部和将第2焊盘区域PD2作为大致中心的右旋的一系列线圈部，这两个线圈部的外侧的端部分别与第3焊盘区域PD2连接。
像这样，也可以使用具有两个线圈部和三个焊盘区域PD2的上层线圈CL2。在这种情况下，下层线圈CL1构成为具有与上层线圈相同的两个线圈部。将这样的、具有两个线圈部的线圈称为“双线圈”。
图33是使用了双线圈的情况的半导体器件的主要部分剖面图，图34是使用了双线圈的情况的半导体器件的主要部分俯视图。
图33所示那样，上层线圈CL2与布线M4之间的距离DM4比上层线圈CL2与布线M3之间的距离DM3大(DM4＞DM3)。另外，上层线圈CL2与布线M3之间的距离DM3为大于等于上层线圈CL2与下层线圈CL1之间的距离(层间绝缘膜IL3和IL4的膜厚的和，例如，5μm左右)。
如图34所示，线L1是表示上层线圈CL2和布线M4之间的空间的框。线L2是表示上层线圈CL2和布线M3之间的空间的框。换言之，布线M4与线L1相比配置于外侧(与线圈CL2侧相反侧的区域)，布线M3与线L1相比配置于外侧。
像这样，使上层线圈CL2与布线M4之间的距离DM4比上层线圈CL2与布线M3之间的距离DM3大，而且，将上层线圈CL2与布线M3之间的距离DM3设为大于等于上层线圈CL2与下层线圈CL1之间的距离(层间绝缘膜IL3与IL4的膜厚的和)。由此，即使在使用双线圈的情况，与实施方式1的情况相同地，也能够使容易产生较高的电压差的线圈CL2与布线M4之间、和线圈CL2与布线M3之间的绝缘耐压提高。
图35是表示使用了双线圈的情况的半导体器件(封装)的构成例的俯视图。图35所示的半导体器件为芯片CH1和芯片CH2被封装成一体。另外，作为线圈使用双线圈，由于除了具有两个线圈部(未图示)和三个焊盘区域PD2以外，其他与实施方式2(图30)的情况相同，所以省略其详细的说明。
＜应用例2＞
在实施方式1中，将变压器形成区域1A等设为由贯通硅层Sc的深沟槽绝缘膜DTI包围的构成，抑制了变压器形成区域1A的阱电位的变动，而且也可以将变压器形成区域1A的阱电位固定。
图36是表示本实施方式的应用例2的半导体器件的构成的主要部分剖面图。如图36所示那样，在应用例2的半导体器件中，在变压器形成区域1A的硅层Sc中形成有n型阱NW。
然后，在该n型阱NW中形成有n型半导体区域NL，该n型半导体区域NL经由柱塞P1与布线M1连接。例如，经由该布线M1，将接地电位线与n型半导体区域NL连接起来。由此，变压器形成区域1A的n型阱NW被固定于接地电位。像这样，将变压器形成区域1A设为用将硅层Sc贯通的深沟槽绝缘膜DTI包围的构成，而且，将变压器形成区域1A的n型阱NW固定于规定的电位(例如，接地电位)，从而能够将下层线圈CL1和p型阱PW间的电容的变动进一步减小，能够提高线圈间的电信号的传输精度，能够实现动作的稳定化。
n型半导体区域NL能够以例如与在实施方式1中说明的MISFET(NT)的源极、漏极区域SD相同的离子注入工序形成。另外，与n型半导体区域NL连接的柱塞P1、布线M1能够与实施方式1中说明的柱塞P1、布线M1相同地形成。
另外，也可以在支承衬底Sa上施加规定的电位(例如，接地电位)。像这样，通过将支承衬底Sa的电位固定于规定的电位(例如，接地电位)，也能够将变压器形成区域1A的阱的电位的变动缩小。
另外，通过将n型半导体区域NL、n型阱NW以及硅层Sc全部设为n型，能够将电位的固定牢固。另外，将与n型半导体区域NL、n型阱NW以及硅层Sc对应的区域作为p型，也能够将电位的固定牢固。
＜应用例3＞
图37是表示本实施方式的应用例3的线圈的构成的俯视图。图37所示的线圈CL2具有两个线圈部。即，具有将第1焊盘区域PD2作为大致中心的右旋的一系列的线圈部和将第2焊盘区域PD2作为大致中心的左旋的一系列的线圈部，这两个线圈部的外侧的端部分别与第3焊盘区域PD2连接。
然后，在该图37中，焊盘区域PD2的形状为八边形。像这样，将一卷线圈的形状设为八边形，也可以使配置于其内部的焊盘区域PD2的形状与一卷线圈的形状对应，设为八边形。而且设于两个线圈部之间的焊盘区域PD2也可以以与两个线圈的最外周的线圈的卷绕形状对应的方式设为八边形。
像这样，使配置于线圈部内以及线圈部间的焊盘区域PD2的形状与线圈的卷绕的形状对应，从而能够将线圈面积减小。
另外，在本应用例中，作为焊盘区域PD2的形状，以八边形为例进行了说明，也可以为六边形等边数比四边形多的其他多边形。另外，在多边形中，优选各边的长度之差较小，更接近正多边形的形状。
＜应用例4＞
在本应用例中，关于焊盘区域PD1上的开口部OA1的形状进行说明。图38是表示焊盘区域上的开口部的形状与布线的形状的关系的图。图38的(A)表示将焊盘区域PD1上的开口部OA1的平面形状设为八边形状的情况，(B)表示将焊盘区域PD1上的开口部OA1的平面形状设为四边形状的情况。
如图38的(B)所示那样，在将焊盘区域PD1上的开ロ部OA1的平面形状设为四边形状的情况下，在四边形的角部(C-C部)中，存在布线M4成为突悬(overhang)的形状，在将布线M4覆盖的绝缘膜(在此为氮化硅膜PROa)上产生破损的情况。另一方面，在四边形的直线部(B-B部)中，布线M4的膜厚差较小。
与此相对的，如图38的(A)所示那样，在将焊盘区域PD1上的开口部OA1的平面形状设为八边形状的情况下，在八边形的角部(C-C部)中，布线M4的突悬的形状被改善，与八边形的直线部(B-B部)的形状差被缓和。
像这样，将焊盘区域PD1上的开口部OA1的平面形状设为八边形状或六边形等边数比四边形多的其他多边形，从而能够增大角部的角度，能够减少角部处的绝缘膜(在此为氮化硅膜PROa)的破损的产生。
尤其是，为了确保线圈CL1、CL2间的绝缘耐压，将线圈CL1、CL2之间的绝缘膜的膜厚增大的情况下，不得不将焊盘区域PD1上的开口部OA1的平面形状形成得较大、较深。因此，在焊盘区域PD1上的开口部OA1的平面形状中，由于被圆化的角部的比例相对于直线部变小，所以角部处的绝缘膜(在此为氮化硅膜PROa)容易产生破损。另外，在作为布线M4的材料使用了Al材料的情况下，由于Al材料比形成于其上部的绝缘膜(在此为氮化硅膜PROa)柔软，所以绝缘膜(在此为氮化硅膜PROa)的变化不能追随Al材料的变化而变化，容易发生破损。
与此相对的，通过将焊盘区域PD1上的开口部OA1的平面形状设为边数比四边形多的其他多边形，能够增大角部的角度，能够减少在角部处的绝缘膜的破损的产生。
图39是表示焊盘区域上的开口部的截面形状的图。参照图38的(B)进行说明，在将焊盘区域PD1上的开口部OA1的平面形状设为四边形状的情况下，在角部(C-C部)中，布线M4成为突悬的形状，容易在将布线M4覆盖的绝缘膜(在此为氮化硅膜PROa)上发生破损。因此，如图39所示那样，也可以将开口部OA1的侧面的上部设为锥形状。换言之，在开口部OA1的侧面的上部设置锥面TP。该锥面TP与布线M3的角度(锥角度)为例如45°左右，优选在20°以上90°以下的范围内进行调整。
像这样，如果将开口部OA1的侧面的上部设为锥形状，即使开口部OA1的平面形状为四边形状，也能够减少将布线M4覆盖的绝缘膜(在此为氮化硅膜PROa)的破损的产生。
像这样，将开口部OA1的侧面的上部设为锥形状，例如，在上述蚀刻工序中，通过将光致抗蚀剂膜(未图示)作为掩膜的湿式蚀刻，将层间绝缘膜IL4蚀刻为0.2μm～0.3μm(在此为0.25μm(约3％))左右的膜厚量后，通过将光致抗蚀剂膜作为掩膜的干式蚀刻，将剩余的层间绝缘膜IL4蚀刻至布线M3(焊盘区域PD1)露出。例如，在湿式蚀刻中，能够使用氟酸溶液(氢氟酸)，在干式蚀刻中能够使用氟类气体。
此外，也可以将开口部OA1的侧面整体设为锥形状。另外，也可以将开口部OA1的平面形状设为八边形状，且将开口部OA1的侧面的上部设为锥形状。
(实施方式4)
在本实施方式中，关于用于将HDP膜IL4a或者层间绝缘膜IL4分割的虚拟布线进行说明。图40是表示本实施方式的半导体器件的构成的剖面图。图41是表示本实施方式的半导体器件的虚拟布线的形状的俯视图。由于虚拟布线DMM3以外的构成与实施方式1的情况相同，所以省略其说明。
如图40所示那样，在本实施方式中，在元件形成区域BE中，配置有与布线M3为同层的布线的虚拟布线DMM3。如图41所示那样，例如，能够将虚拟布线DMM3的平面形状设为格子状。例如，以包围构成周边电路的多个逻辑电路的块状区域BA的方式格子状地设置虚拟布线DMM3。在块状区域BA中形成MISFET(NT、PT)等元件。
像这样，通过设置虚拟布线DMM3，能够将HDP膜IL4a分割，能够缓和由HDP膜IL4a导致的膜应力。此外，虚拟布线DMM3的平面形状不限定于上述格子状，也可以利用逻辑电路的块状区域BA间使其散布在块状区域BA中。这样的虚拟布线DMM3不是进行MISFET等的半导体元件的连线、构成逻辑电路的布线。因此，并未有助于电路动作，虚拟布线DMM3固定于例如浮置状态或规定的电位。
图42是表示本实施方式的半导体器件的其他的构成的剖面图。图42所示的半导体器件具有与布线M3同层的布线的虚拟布线DMM3、和与布线M4同层的布线的虚拟布线DMM4的层积布线。像这样，通过设置由层积布线构成的虚拟布线(DMM3、DMM4)，能够将层间绝缘膜IL4整体分割，能够缓和由形成得较厚的层间绝缘膜IL4导致的膜应力。由该层积布线构成的虚拟布线(DMM3、DMM4)的平面形状没有限定，例如，能够设为图41所示那样的格子状。
(实施方式5)
图43是表示本实施方式的半导体器件的构成的框图。图44以及图45是表示本实施方式的半导体器件的构成的俯视图。图44是使用了在实施方式1中说明的单线圈的情况，图45是使用了在实施方式3中说明的双线圈的情况。
在图43以及图44所示的半导体器件中，与实施方式2的情况相同地，芯片CH1与芯片CH2被封装成一体。
如图43以及图44所示那样，芯片CH1具有由与发送电路Tx连接的线圈CL1、线圈CL2构成的变压器。线圈CL2经由焊盘区域PD2以及电线与W芯片CH2的接收电路Rx连接。
另外，芯片CH1与实施方式2的情况相同地具有接收电路Rx以及逻辑电路Logic。逻辑电路Logic与芯片CH1的发送电路Tx以及接收电路Rx连接，逻辑电路Logic与多个焊盘区域PD2连接。
芯片CH2与实施方式2的情况相同地，具有由与发送电路Tx连接的线圈CL4和线圈CL3构成的变压器。线圈CL3经由焊盘区域PD2以及电线W与芯片CH1的接收电路Rx连接。另外，芯片CH2具有接收电路Rx以及逻辑电路Logic。逻辑电路Logic与芯片CH2的发送电路Tx以及接收电路Rx连接，逻辑电路Logic与多个焊盘区域PD2连接。
在此，在本实施方式的半导体器件中，追加了进行温度控制信号的收发的功能，设有变压器(CL5、CL6)、接收电路Rxa以及发送电路Txa。另外，由于其他的构成与实施方式2的情况相同，所以省略其详细的说明。
即，在芯片CH2中，追加了由与发送电路Txa连接的线圈CL6和线圈CL5构成的变压器。另外，在芯片CH2中追加有发送电路Txa。该发送电路进行例如温度控制信号的发送。
像这样，在本实施方式中，在高电压区域HC侧的芯片CH2上设有两个变压器，在低电压区域LC侧的芯片CH1上设有一个变压器(CL1、CL2)。芯片CH2比芯片CH1大。
在此，在本实施方式中，在芯片CH1上，一个变压器配置在芯片CH1的长边侧的大致中央部，与该变压器连接的芯片CH2的接收电路Rx配置在芯片CH2的长边侧的大致中央部。另外，芯片CH2的两个变压器被配置在配置于芯片CH2的长边侧的大致中央部的接收电路Rx的两侧。然后，在配置于芯片CH1的长边侧的大致中央部的变压器的两侧配置有两个接收电路Rx、Rxa。芯片CH2的两个变压器与芯片CH1的两个接收电路Rx、Rxa分别相对配置。
如图43所示那样，例如，从IGBT电路的温度变压器输出的温度控制信号经由焊盘区域PD2向芯片CH2输入。该温度控制信号经由控制电路CC向逻辑电路Logic输入，进而，向发送电路Txa传送。然后，温度控制信号经由由线圈CL5和线圈CL6构成的变压器，向芯片CH2的接收电路Rxa输入。
像这样，在具有三个变压器的情况下，配置为将发送侧的焊盘区域PD2即与变压器连接的焊盘区域PD2和接收侧的焊盘区域PD2即与接收电路Rx的组合对应。由此，将发送侧的焊盘区域PD2与接收侧的焊盘区域PD2连接起来的电线W不交叉，能够防止电线W间的短路，另外，基于电线W的连接变得容易。另外，成为能够用短电线W电连接。
使用了图45所示的双线圈的情况也是相同的。即，在芯片CH1上，一个变压器配置于芯片CH1的长边侧的大致中央部，与该变压器连接的芯片CH2的接收电路Rx配置在芯片CH2的长边侧的大致中央部。另外，芯片CH2的两个变压器配置于在芯片CH2的长边侧的大致中央部配置的接收电路Rx的两侧。然后，在配置于芯片CH1的长边侧的大致中央部的变压器的两侧配置有两个接收电路Rx、Rxa。芯片CH2的两个变压器和芯片CH1的两个接收电路Rx、Rxa分别相对配置。在像这样使用了双线圈的情况下，通过设为上述布局，能够防止电线W交叉配置，能够用较短的电线W电连接。此外，使用单线圈比使用双线圈在能够实现半导体器件的省面积化这一点上有利。
以上，基于该实施方式具体地说明了由本发明者完成的发明，本发明不限定于上述实施方式，不必说在不脱离其要旨的范围内能够进行各种变更。
例如，在实施方式1中，通过图案化而形成了布线M1～布线M3，但也可以在设于层间绝缘膜中的布线沟槽中埋入导电性膜，即使用“镶嵌法”(damascene)形成布线M1～布线M3。
另外，在实施方式1中，将SOI衬底作为例子进行了说明，但也可以使用所谓“大块(bulk)衬底”。
[附记1]
一种半导体器件，具有：
衬底，其具有第1区域、第2区域、将所述第1区域和所述第2区域包围的第3区域；
形成于所述衬底的上方的第1绝缘膜；
形成于所述第1绝缘膜之上的第1线圈及第1布线；
形成于所述第1线圈及所述第1布线之上的第2绝缘膜；
形成于所述第2绝缘膜之上的第2布线；
形成于所述第2布线之上的第3绝缘膜；以及
形成于所述第3绝缘膜之上的第2线圈及第3布线，
所述第1线圈及所述第2线圈形成于所述第1区域，
所述第2布线及与所述第2布线连接的有源元件形成于所述第2区域，
在所述第3区域上具有形成为包围所述第1区域和所述第2区域的形状，并由与所述第2布线同层的布线构成的第1包围布线。
[附记2]
根据附记1记载的半导体器件，具有：
第2包围布线，其形成于所述第1包围布线之上，在所述第3区域中形成为包围所述第1区域和所述第2区域的形状，由与所述第3布线同层的布线构成。
[附记3]
一种半导体器件，包含第1半导体芯片和第2半导体芯片，其特征在于，
所述第1半导体芯片具有：
第1发送电路；
具有与所述第1发送电路连接的第1线圈、和第2线圈的第1变压器；
第1接收电路；
与所述第1接收电路连接的第1接收焊盘；
第2接收电路；以及
与所述第2接收电路连接的第2接收焊盘，
所述第2半导体芯片具有：
第3接收电路；
与所述第3接收电路连接的第3接收焊盘；
第2发送电路；
具有与所述第2发送电路连接的第3线圈、第4线圈的第2变压器；
第3发送电路；以及
具有与所述第3发送电路连接的第5线圈、第6线圈的第3变压器，
在所述第1半导体芯片的所述第2线圈的两侧配置所述第1接收焊盘和所述第2接收焊盘，
在所述第2半导体芯片的所述第3接收焊盘的两侧配置所述第4线圈和所述第6线圈，
所述第2线圈与所述第3接收焊盘经由导电性的第1连接用部件电连接，
所述第4线圈与所述第1接收焊盘经由导电性的第2连接用部件电连接，
所述第6线圈与所述第2接收焊盘经由导电性的第3连接用部件电连接，
所述第1连接用部件、所述第2连接用部件以及所述第3连接用部件不交叉。
附图标记说明
1A  变压器形成区域
1B  周边电路形成区域
1C  密封环形成区域
BA  块状区域
BE  元件形成区域
BP  焊盘形成区域
CC  控制电路
CH1  芯片
CH2  芯片
CL1  线圈
CL2  线圈
CL3  线圈
CL4  线圈
CL5  线圈
CL6  线圈
DM3  距离
DMM3  虚拟布线
DMM4  虚拟布线
DP1  芯片焊盘
DP2  芯片焊盘
DM4  距离
DT  沟槽
DTI  深沟槽绝缘膜
GE  栅电极
GI  栅极绝缘膜
HC  高电压区域
IL1  层间绝缘膜
IL2  层间绝缘膜
IL3  层间绝缘膜
IL4  层间绝缘膜
IL4a  HDP膜
IL4b  P-TEOS膜
IL4c  P-TEOS膜
L1  线
L2  线
LC  低电压区域
M1  布线
M2  布线
M3  布线
M4  布线
NT  MISFET
NW  n型阱
OA  开口部
OA1  开口部
OA2  开口部
P1  柱塞
P2  柱塞
P3  柱塞
PC  周边电路
PD1  焊盘区域
PD2  焊盘区域
PL  p型半导体区域
PRO  保护膜
PROa  氮化硅膜
PROb  聚酰亚胺膜
PT  MISFET
Rx  接收电路
Rxa  接收电路
PW  p型阱
S  衬底
Sa  支承衬底
Sb  绝缘层
Sc  硅层
SD  源极/漏极区域
ST  元件分离区域
TP  锥面
Tx  发送电路
Txa  发送电路
W  电线

Claims (20)

1.一种半导体器件，其特征在于，具有：
衬底；
形成于所述衬底的上方的第1绝缘膜；
形成于所述第1绝缘膜之上的第1线圈及第1布线；
形成于所述第1线圈及所述第1布线之上的第2绝缘膜；
形成于所述第2绝缘膜之上的第2布线；
形成于所述第2布线之上的第3绝缘膜；以及
形成于所述第3绝缘膜之上的第2线圈及第3布线，
所述第2线圈与所述第3布线之间的距离比所述第2线圈与所述第2布线之间的距离大。
2.根据权利要求1所述的半导体器件，其特征在于，
所述第2线圈与所述第2布线之间的距离大于等于所述第2绝缘膜与所述第3绝缘膜的膜厚之和，所述第2绝缘膜及所述第3绝缘膜位于所述第1线圈与所述第2线圈之间。
3.根据权利要求2所述的半导体器件，其特征在于，
所述第2布线、所述第2线圈及所述第3布线是含有铝的膜。
4.根据权利要求3所述的半导体器件，其特征在于，
所述第2布线、所述第2线圈及所述第3布线的膜厚为3μm以上。
5.根据权利要求4所述的半导体器件，其特征在于，
所述第2绝缘膜及所述第3绝缘膜由无机绝缘膜构成。
6.根据权利要求5所述的半导体器件，其特征在于，
位于所述第1线圈与所述第2线圈之间的所述第2绝缘膜与所述第3绝缘膜的膜厚之和为5μm以上。
7.根据权利要求1所述的半导体器件，其特征在于，
所述第3绝缘膜具有形成于所述第2布线之间的第1膜和形成于所述第1膜之上的第2膜。
8.根据权利要求1所述的半导体器件，其特征在于，
所述第2线圈具有第1焊盘、和包围所述第1焊盘的线圈部，
所述第1焊盘的平面形状为边数比四边形多的多边形。
9.根据权利要求1所述的半导体器件，其特征在于，
所述第2布线和所述第3布线在形成于所述第3绝缘膜中的开口部连接，
所述开口部的平面形状为边数比四边形多的多边形。
10.一种半导体器件，其特征在于，具有：
衬底；
形成于所述衬底的上方的第1绝缘膜；
形成于所述第1绝缘膜之上的第1线圈及第1布线；
形成于所述第1线圈及所述第1布线之上的第2绝缘膜；
形成于所述第2绝缘膜之上的第2布线及第1虚拟布线；
形成于所述第2布线及所述第1虚拟布线之上的第3绝缘膜；以及
形成于所述第3绝缘膜之上的第2线圈及第3布线，
所述第3绝缘膜具有：形成于所述第2绝缘膜与所述第1虚拟布线之间的第1膜和形成于所述第1膜之上的第2膜。
11.根据权利要求10所述的半导体器件，其特征在于，
所述第2线圈与所述第3布线之间的距离比所述第2线圈与所述第2布线之间的距离大。
12.根据权利要求11所述的半导体器件，其特征在于，
所述第2线圈与所述第2布线之间的距离大于等于所述第2绝缘膜与所述第3绝缘膜的膜厚之和，所述第2绝缘膜及所述第3绝缘膜位于所述第1线圈与所述第2线圈之间。
13.根据权利要求12所述的半导体器件，其特征在于，
所述第2布线、所述第2线圈、所述第3布线及所述第1虚拟布线为含有铝的膜。
14.根据权利要求13所述的半导体器件，其特征在于，
所述第2绝缘膜及所述第3绝缘膜由无机绝缘膜构成。
15.一种半导体器件，其特征在于，具有：
衬底，其具有第1区域及第2区域，包括半导体衬底、形成于所述半导体衬底之上的绝缘层、及形成于所述绝缘层之上的半导体层；
形成在所述衬底的上方的第1绝缘膜；
形成在所述第1绝缘膜之上的第1线圈及第1布线；
形成在所述第1线圈及所述第1布线之上的第2绝缘膜；
形成在所述第2绝缘膜之上的第2布线；
形成在所述第2布线之上的第3绝缘膜；以及
形成在所述第3绝缘膜之上的第2线圈及第3布线，
所述第1线圈及所述第2线圈形成于所述第1区域；
所述第2布线及与所述第2布线连接的有源元件形成于所述第2区域，
所述半导体器件还具有：
第1沟槽，其沿着所述第1区域的外周形成，并贯通所述半导体而到达所述绝缘层；和
形成在所述第1沟槽的内部的第4绝缘膜。
16.根据权利要求14所述的半导体器件，其特征在于，还具有：
第2沟槽，其沿着所述第2区域的外周形成，并贯通所述半导体而到达所述第4绝缘膜；和
形成在所述第2沟槽的内部的第5绝缘膜。
17.根据权利要求15所述的半导体器件，其特征在于，
所述第2线圈与所述第3布线之间的距离比所述第2线圈与所述第2布线之间的距离大。
18.根据权利要求17所述的半导体器件，其特征在于，
所述第2线圈与所述第2布线之间的距离大于等于所述第2绝缘膜与所述第3绝缘膜的膜厚之和，所述第2绝缘膜及所述第3绝缘膜位于所述第1线圈与所述第2线圈之间。
19.根据权利要求18所述的半导体器件，其特征在于，
所述第2布线、所述第2线圈及所述第3布线为含有铝的膜。
20.根据权利要求19所述的半导体器件，其特征在于，
所述第2绝缘膜及所述第3绝缘膜由无机绝缘膜构成。
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