JPWO2012132207A1 - 半導体装置、半導体装置の製造方法及びｓｏｉ基板 - Google Patents

半導体装置、半導体装置の製造方法及びｓｏｉ基板 Download PDF

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Abstract

安定的な高周波特性を示す半導体装置を提供する。この半導体装置（１０）は、以下の構成を備えている。シリコン基板（１００）には、アクセプタが導入された拡散領域（２２０）が形成されている。また、シリコン基板（１００）には、アクセプタが導入されていない非拡散領域（２４０）が、拡散領域（２２０）と交互に配置されている。また、第１絶縁層（３００）は、シリコン基板（１００）に接するように設けられている。さらに、第１絶縁層（３００）上には、配線（６２０）が設けられている。

Description

本発明は、半導体装置、半導体装置の製造方法及びＳＯＩ基板に関する。
近年、シリコン基板を用いた高周波向け集積回路において、シリコン基板の誘電損に起因する信号減衰を防ぐことが望まれている。
特許文献１（特開２００８−２２７０８４号公報）には、シリコン基板におけるシリコン酸化膜に接する領域に、アクセプタとしてのホウ素を導入した半導体装置が記載されている。これにより、このホウ素ドーピング層がホール源となり、界面の近傍に集まった電子を電荷補償し、導通に寄与する界面キャリアを減少させることができ、高調波が小さい半導体装置を実現することができるとされている。
特開２００８−２２７０８４号公報
しかし、本発明者が検討した結果、特許文献１のように、シリコン酸化膜界面の全面に対して、イオン注入によりアクセプタをドーピングする方法では、界面電子密度が面内でバラついている場合や、ドーピング量にバラつきが生じてしまう場合など、高周波特性が劣化してしまう可能性があることが判明した。
本発明によれば、
シリコン基板に設けられ、アクセプタが導入された拡散領域と、
前記シリコン基板に、前記拡散領域と交互に配置され、前記アクセプタが導入されていない非拡散領域と、
前記シリコン基板に接するように設けられた第１絶縁層と、
前記第１絶縁層上に設けられた配線と、
を備える半導体装置が提供される。
本発明によれば、
シリコン基板上に第１絶縁層を形成するとともに、前記シリコン基板に、アクセプタを導入する拡散領域と、当該拡散領域と交互に配置され、前記アクセプタを導入しない非拡散領域と、を形成する第１工程と、
前記第１絶縁層上に配線を形成する工程と、
を備える半導体装置の製造方法が提供される。
本発明によれば、
シリコン基板に、アクセプタが導入された拡散領域と、
前記シリコン基板に、前記拡散領域と交互に配置され、前記アクセプタが導入されていない非拡散領域と、
前記シリコン基板上に接するように設けられた第１絶縁層と、
前記第１絶縁層上に接するように設けられたシリコン層と、
を備えるＳＯＩ基板が提供される。
本発明によれば、シリコン基板に、アクセプタが導入された拡散領域と、アクセプタが導入されていない非拡散領域とが交互に配置されている。ここで、シリコン基板の表面付近において、アクセプタが導入された拡散領域はｐ型領域となる。一方、アクセプタが導入されていない非拡散領域は界面電子によるｎ型領域となる。このようにして、ｐ型領域とｎ型領域が交互に形成されている。これにより、シリコン基板の表面付近に生じた電子とホールは、相互のバンド障壁によって閉じ込められた状態となる。したがって、実効的にシリコン基板の抵抗率を上昇させることができる。また、界面電子密度が面内でバラついていた場合に、その影響を少なくすることができる。以上のように、高周波を印加したときに、シリコン基板の表面付近に生じたキャリアの影響を抑制することができる。
本発明によれば、高周波を印加したときに、シリコン基板の表面付近に生じたキャリアの影響を抑制することができる。
上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
第１の実施形態に係る半導体装置の構成を示す図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態の効果を説明するための図である。 第２の実施形態に係る半導体装置の構成を示す図である。 第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第３の実施形態に係る半導体装置の構成を示す図である。 図６のＡ部を拡大した断面図である。 第３の実施形態に係る半導体装置の構成を示す平面図である。 第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第５の実施形態に係る半導体装置の構成を示す平面図である。 第５の実施形態に係る半導体装置の構成を示す平面図である。 第５の実施形態に係る半導体装置の構成を示す平面図である。 第５の実施形態に係る半導体装置の構成を示す平面図である。 第６の実施形態に係る半導体装置の構成を示す平面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す図である。なお、図１（ａ）は、半導体装置１０の構成を示す断面図である。また、図１（ｂ）は、シリコン基板１００の表面付近の平面図である。この半導体装置１０は、以下のような構成を備えている。シリコン基板１００には、アクセプタが導入された拡散領域２２０が形成されている。また、シリコン基板１００には、アクセプタが導入されていない非拡散領域２４０が、拡散領域２２０と交互に配置されている。また、第１絶縁層３００は、シリコン基板１００に接するように設けられている。さらに、第１絶縁層３００上には、配線６２０が設けられている。以下、詳細を説明する。
なお、ここでのシリコン基板１００は、数ｋΩｃｍ以上の高い抵抗率を有している。
図１（ａ）のように、シリコン基板１００には、アクセプタが導入された拡散領域２２０が形成されている。後述するように、アクセプタの導入は、たとえば、イオン注入により行われる。アクセプタとしては、たとえば、Ｂ（ボロン）である。これにより、拡散領域２２０は、ｐ型領域となっている。
また、シリコン基板１００には、アクセプタが導入されていない非拡散領域２４０が、拡散領域２２０と交互に配置されている。なお、非拡散領域２４０は、シリコン基板１００の表面付近に生じた界面電子により、ｎ型領域となっている。なお、以降の説明において、シリコン基板１００の表面付近に生じたキャリアのことを「界面キャリア」と表記する。なお、「シリコン基板１００の表面付近」とは、シリコン基板１００と第１絶縁層３００との界面付近のうち、シリコン基板１００側の界面付近のことをいう。
また、第１絶縁層３００は、シリコン基板１００に接するように設けられている。半導体装置１０には高周波信号を印加することから、第１絶縁層３００は低誘電率を有するものであることが好ましい。第１絶縁層３００としては、たとえば、シリコン酸化膜である。または、第１絶縁層３００は、複数の種類の絶縁層を積層したものであってもよい。
さらに、第１絶縁層３００上には、配線６２０が設けられている。配線６２０は、高周波信号が印加される伝送線路である。ここで、配線６２０に印加される高周波信号の周波数Ｆ（ＧＨｚ）は、たとえば、０．１（ＧＨｚ）以上である。
次に、拡散領域２２０と非拡散領域２４０について、詳細を説明する。
図１（ｂ）のように、拡散領域２２０と非拡散領域２４０は、配線６２０の延伸方向に対して、平行な方向に長辺を備えている。第１の実施形態では、拡散領域２２０は、たとえば、ストライプ状であり、配線６２０の延伸方向に対して、平行に配置されている。
また、たとえば、隣接する拡散領域２２０間は、互いに分離している。すなわち、配線６２０の延伸している範囲において、隣接する拡散領域２２０の双方間で、平面視において接している部分はない。これにより、拡散領域２２０のキャリアが、高周波信号によって隣接する拡散領域２２０間で伝搬することを防ぐことができる。
また、拡散領域２２０と非拡散領域２４０は交互に配置されている。ここでは、配線６２０の延伸方向と垂直の方向に、交互に配置されている。配線６２０に高周波信号が印加された場合、シリコン基板１００の表面付近には、界面方向に高周波信号に誘起された電界が生じる。したがって、このように配線６２０の延伸方向と垂直の方向に、拡散領域２２０と非拡散領域２４０が交互に配置されていることにより、界面キャリアの伝搬を抑制することができる。
また、配線６２０に印加される高周波信号の周波数をＦ（ＧＨｚ）としたとき、配線６２０の延伸方向に対して、平行または垂直な方向のうち、拡散領域２２０の短い方の長さは、２５／Ｆ（μｍ）以下である。一方、配線６２０の延伸方向に対して、平行または垂直な方向のうち、非拡散領域２４０の短い方の長さは、２５／Ｆ（μｍ）以下である。
第１の実施形態における「拡散領域２２０の短い方の長さ」は、拡散領域２２０の延伸方向と垂直の方向における長さ（ストライプの幅）である。「非拡散領域２４０の短い方の長さ」についても、同様である。
ここで、シリコン基板１００の表面付近に生じる界面方向の電界は、１／（２Ｆ）秒の周期で交番する。シリコンにおけるキャリアの典型的な飽和速度として、１×１０７ｃｍ／ｓを仮定すると、１／（２Ｆ）秒にキャリアが走行できる距離は、最大で５０／Ｆμｍである。従って、本実施形態によれば、拡散領域２２０の短い方の長さ、および非拡散領域２４０の短い方の長さを、上記キャリアが走行できる距離の１／２の距離、すなわち２５／Ｆμｍ以下とする。これにより、拡散領域２２０と非拡散領域２４０間のバンド障壁によって、キャリアを閉じ込める確率を高くすることができる。なお、キャリアが走行できる距離の１／２の距離としたのは、上記閉じ込め効果として、キャリアが走行できる距離を１／２以下にしても、十分にキャリアを閉じ込めることができるからである。
たとえば、この半導体装置１０に印加する高周波信号の周波数Ｆを１（ＧＨｚ）としたとき、キャリアが走行できる距離は、５０μｍである。このとき、拡散領域２２０の短い方の長さ、および非拡散領域２４０の短い方の長さは、２５μｍ以下であることが好ましい。具体的には、拡散領域２２０の短い方の長さ、および非拡散領域２４０の短い方の長さは、たとえば、１．５μｍである。これにより、キャリアが走行できる距離の１／２の距離よりも短い距離に設定していることから、キャリアを閉じ込めることができる。すなわち、実質的にシリコン基板１００の抵抗率を上昇させることができる。
また、拡散領域２２０におけるアクセプタのドーズ量は、拡散領域２２０と非拡散領域２４０を合わせたアクセプタの面密度の面積平均値に基づいて設計されている。ここで、第１絶縁層３００がシリコン酸化膜である場合に、シリコン基板１００の表面付近における界面電子面密度は、典型的には５×１０１０ｃｍ−２以上１×１０１１ｃｍ−２以下程度、存在する。したがって、拡散領域２２０と非拡散領域２４０を通算してのアクセプタの面密度の面積平均値は、１×１０１０ｃｍ−２以上１×１０１２ｃｍ−２以下程度である。
なお、アクセプタの面密度の面積平均値が１×１０１２ｃｍ−２以上となるように、拡散領域２２０におけるアクセプタのドーズ量を高くした場合、拡散領域２２０のホールが増加して、非拡散領域２４０まで侵入するようになってしまう。この場合、非拡散領域２４０も含めた全体にホール伝導が生じ、界面方向の実効的な抵抗率が低くなってしまう。
一方、アクセプタの面密度の面積平均値が１×１０１０ｃｍ−２以下となるように、拡散領域２２０におけるアクセプタのドーズ量を低くした場合、シリコン基板１００に存在していた界面電子を補償することができず、拡散領域２２０においても電子伝導が支配的となる。
それに対して、第１の実施形態では、アクセプタの面密度の面積平均値が１×１０１０ｃｍ−２以上１×１０１２ｃｍ−２以下である。上記範囲内とすることにより、拡散領域２２０におけるアクセプタのドーズ量が高すぎることによって、ホールが非拡散領域２４０へ侵入することを防ぐことができる。加えて、拡散領域２２０におけるアクセプタのドーズ量が低すぎることによって、シリコン基板１００に存在していた界面電子の補償が不十分となることを防ぐことができる。言い換えれば、拡散領域２２０と非拡散領域２４０を合わせた領域全体の平均として、界面電子を補償することができる。
ここで、上記したアクセプタの面密度の面積平均値を満たすように、拡散領域２２０と非拡散領域２４０との面積比を考慮に入れて、拡散領域２２０におけるアクセプタのドーズ量が決められている。図１（ｂ）の場合では、拡散領域２２０と非拡散領域２４０との面積比は、たとえば、４６：５４である。また、拡散領域２２０におけるアクセプタのドーズ量は、たとえば、１．４×１０１１ｃｍ−２である。これにより、拡散領域２２０と非拡散領域２４０を合わせたアクセプタの面密度の面積平均値は、６．４×１０１０ｃｍ−２となり、シリコン基板１００の表面付近における界面電子面密度に近い値となっている。したがって、拡散領域２２０と非拡散領域２４０を合わせた領域全体として、界面電子を補償することができる。
以上のように、シリコン基板１００の表面付近において、界面電子が補償され、実効的な抵抗率を上昇させることができる。具体的には、シリコン基板１００のうち、拡散領域２２０と非拡散領域２４０を合わせた領域の抵抗率は、３００Ωｃｍ以上である。
次に、図２を用いて、第１の実施形態に係る半導体装置の製造方法を説明する。図２は、第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。第１の実施形態に係る半導体装置１０の製造方法は、以下の工程を備えている。まず、シリコン基板１００上に第１絶縁層３００を形成するとともに、シリコン基板１００に、アクセプタを導入する拡散領域２２０と、当該拡散領域２２０と交互に配置され、アクセプタを導入しない非拡散領域２４０と、を形成する（以降、「第１工程」とする）。次いで、第１絶縁層３００上に配線６２０を形成する。以下、詳細を説明する。
図２（ａ）のように、まず、シリコン基板１００に、拡散領域２２０となる領域に、アクセプタを導入する。アクセプタの導入は、たとえば、イオン注入により行われる。このとき、イオン注入は、イオンビーム自体を拡散領域２２０となる領域のみに走査する方法が用いられる。または、拡散領域２２０の直上に開口部を有するレジスト膜（不図示）を、シリコン基板１００上にパターニングして、イオン注入を行う方法でもよい。アクセプタとしては、たとえば、Ｂ（ボロン）である。
ここで、シリコン基板１００に、アクセプタを導入する拡散領域２２０と、当該拡散領域２２０と交互に配置され、アクセプタを導入しない非拡散領域２４０と、を形成する。
次いで、図２（ｂ）のように、拡散領域２２０が形成されたシリコン基板１００上に、第１絶縁層３００を形成する。このとき、第１絶縁層３００は、たとえば、シリコン酸化膜である。第１絶縁層３００を、たとえば、熱酸化により形成する。または、第１絶縁層３００をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により成膜する。
次いで、導入したアクセプタの活性化のために、加熱処理を行う。加熱処理は、たとえば、ランプアニールなどにより行われる。拡散領域２２０を形成するためのイオン注入領域は、この加熱処理による熱拡散も考慮に入れて設計しておく。
次いで、図２（ｃ）のように、第１絶縁層３００上に配線６２０を形成する。配線６２０は、たとえば、Ｃｕ、Ａｌである。配線６２０の形成は、以下の手順で行う。まず、配線６２０上に、レジスト膜（不図示）を塗布し、露光および現像によりパターニングする。次いで、配線６２０をエッチングする。次いで、レジスト膜を除去する。これにより、配線６２０を得る。
以上の工程により、第１の実施形態の半導体装置１０を得ることができる。
次に、第１の実施形態の効果について、比較例と対比しながら説明する。
図３は、第１の実施形態の効果を説明するための図である。図３の横軸は、シリコン基板１００にアクセプタを導入した領域のアクセプタの面密度の面積平均値（図３における「実効ドーズ量」）である。また、図３の縦軸は、配線６２０に１ＧＨｚの高周波信号を印加したときの伝達係数である。
図３は、３つの場合における二次元デバイスシミュレーションの結果を示している。ここで、白丸は、比較例として、シリコン基板１００の全面にアクセプタを導入した場合を示している。また、黒三角は、第１の実施形態に係る例として、拡散領域２２０の幅が１．５μｍであり、かつ非拡散領域２４０の幅が１．５μｍである場合を示している。加えて、白四角は、第１の実施形態に係る例として、拡散領域２２０の幅が３μｍであり、かつ非拡散領域２４０の幅が３μｍである場合を示している。
いずれの結果においても、アクセプタの面密度の面積平均値（実効ドーズ量）が６．４×１０１０ｃｍ−２のときに伝達係数が最大となっている。これは、このドーズ量のときに最適に界面電子を補償することができたことを示している。
比較例では、この最適値からアクセプタの面密度の面積平均値がずれると、大きく伝達係数が低下することが分かる。アクセプタの面密度の面積平均値が最適値から小さい場合は、界面電子が存在しており、伝送損失の原因となってしまう。一方、アクセプタの面密度の面積平均値が最適値から大きい場合は、界面電子は補償されているものの、アクセプタの導入によってホールが増加することにより、伝送損失の原因となってしまう。
なお、実際のシリコン基板１００では、ウェハ毎に、またはウェハ面内で、界面電子密度はバラつきが生じていることが予想される。しかしながら、界面電子密度を事前に評価することは、半導体装置の量産性を著しく損なうため、困難である。したがって、比較例では、界面電子密度のバラつきを考慮せず、一定のドーズ量を、ウェハ全面に導入している。このような場合、比較例のように、シリコン基板１００の全面にアクセプタを導入する場合は、界面電子密度とずれているウェハ、またはウェハ内の一部分においては、上記のようないずれか一方の界面キャリアが発生することとなり、伝送損失の原因となる。
また、比較例のように、シリコン基板１００の全面にアクセプタを導入する場合に、注入するアクセプタの量自体にバラつきが生じることも予想される。このような場合も同様に、界面電子密度とずれている部分において、いずれか一方の界面キャリアが発生することとなり、伝送損失の原因となる。
このように、比較例のように、シリコン基板１００の全面にアクセプタを導入する場合では、安定的な高周波特性を得られない可能性がある。
一方、第１の実施形態に係る二つの例では、アクセプタの面密度の面積平均値が最適値からずれた場合であっても、伝達係数は比較例よりも高い値を示している。
第１の実施形態に係る二つの例では、シリコン基板１００に、アクセプタが導入された拡散領域２２０と、アクセプタが導入されていない非拡散領域２４０とが交互に配置されている。ここで、シリコン基板１００の表面付近において、アクセプタが導入された拡散領域２２０はｐ型領域となる。一方、アクセプタが導入されていない非拡散領域２４０は界面電子によるｎ型領域となる。このようにして、ｐ型領域とｎ型領域が交互に配置されている。これにより、シリコン基板１００の表面付近に生じた電子とホールは、相互のバンド障壁によって閉じ込められた状態となる。したがって、実効的にシリコン基板１００の抵抗率を上昇させることができる。また、界面電子密度が面内でバラついていた場合に、その影響を少なくすることができる。以上の理由により、第１の実施形態に係る二つの例では、アクセプタの面密度の面積平均値が最適値からずれた場合であっても、伝達係数は比較例よりも高い値を示していたと考えられる。
以上のように、高周波を印加したときに、シリコン基板１００の表面付近に生じたキャリアの影響を抑制することができる。
（第２の実施形態）
図４は、第２の実施形態に係る半導体装置の構成を示す図である。なお、図４（ａ）は、半導体装置１０の構成を示す断面図である。また、図４（ｂ）は、シリコン基板１００の表面付近の平面図である。第２の実施形態は、以下の点を除いて、第１の実施形態と同様である。拡散領域２２０または非拡散領域２４０の一方は、配線６２０が屈曲する領域において、島状に配置されている。以下、詳細を説明する。
図４（ａ）のように、半導体装置１０の断面の構成は、第１の実施形態と同様である。
図４（ｂ）のように、配線６２０は、この図示された領域内において、Ｌ字に屈曲している。ここで、配線６２０に印加される高周波信号の周波数Ｆ（ＧＨｚ）は、たとえば、０．１（ＧＨｚ）以上である。このため、配線６２０に高周波信号が印加された場合、シリコン基板１００の表面付近には、界面方向のうち、平面視で互いに直交する二方向（図４（ｂ）の上下方向および左右方向）に電界が生じることになる。
この領域において、拡散領域２２０は、たとえば、四角形の島状に配置されている。これにより、シリコン基板１００の表面付近において、上記した二方向に電界が生じた場合であっても、それぞれの方向において、界面キャリアの伝搬を抑制することができる。したがって、実効的に界面方向の抵抗率を上昇させることができる。
ここで、フォトリソグラフィー工程において、マスクパターンの最小寸法の規定があり、拡散領域２２０の各々の島部が角において接触しているようなパターンは作製することができない。したがって、拡散領域２２０の各々の島部は、角付近で相互に離間している。各々の島部が角付近で相互に離間している距離は、設計可能な最小寸法の距離であることが好ましい。これにより、非拡散領域２４０における界面電子が、この隙間を通って伝搬するのを最小限にすることができる。
次に、図５を用いて、第２の実施形態に係る半導体装置の製造方法を説明する。図５は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。第２の実施形態の製造方法は、第１工程において、第１絶縁層３００を形成した後、第１絶縁層３００を介して、シリコン基板１００にアクセプタを導入して拡散領域２２０を形成する点を除いて、第１の実施形態の製造方法と同様である。以下、詳細を説明する。
図５（ａ）のように、まず、第１工程において、第１の実施形態と異なり、拡散領域２２０が形成されていないシリコン基板１００上に、第１絶縁層３００を形成する。
次いで、図５（ｂ）のように、第１工程において、第１絶縁層３００を形成した後、第１絶縁層３００を介して、シリコン基板１００にアクセプタを導入して拡散領域２２０を形成する。このとき、拡散領域２２０は、島状になるようにアクセプタを導入する。
なお、アクセプタの導入にイオン注入を用いる場合、シリコン基板１００の表面付近に拡散領域２２０が形成されるように、加速電圧を調整する。
次いで、導入したアクセプタの活性化のために、加熱処理を行う。加熱処理は、第１の実施形態と同様である。
次いで、図５（ｃ）のように、第１絶縁層３００上に配線６２０を形成する。以上の工程により、半導体装置１０を得ることができる。
第２の実施形態によれば、拡散領域２２０または非拡散領域２４０の一方は、配線６２０が屈曲する領域において、島状に配置されている。配線６２０が屈曲する領域では、配線６２０に高周波信号が印加された場合、シリコン基板１００の表面付近には、界面方向のうち、配線６２０の屈曲する前後のそれぞれの方向に応じて、その方向に垂直な方向に電界が生じる。このため、拡散領域２２０または非拡散領域２４０の一方を島状に配置することにより、上記した方向に電界が生じた場合であっても、配線６２０の屈曲する前後のそれぞれの方向において、界面キャリアの伝搬を抑制することができる。したがって、この場合でも、実効的にシリコン基板１００の抵抗率を上昇させることができる。
第２の実施形態の製造方法によれば、あらかじめ第１絶縁層３００を形成した後、第１絶縁層３００を介して、シリコン基板１００にアクセプタを導入して拡散領域２２０を形成する。これにより、あらかじめ形成された第１絶縁層３００のパターンに応じて、拡散領域２２０の位置を調整することができる。また、アクセプタの活性化のための加熱処理を、第１絶縁層３００が形成された後に行う。これにより、過剰にアクセプタを拡散させることがない。
なお、第１の実施形態の構成を、第２の実施形態の製造方法で作製してもよい。また、逆に、第２の実施形態の構成を、第１の実施形態の製造方法で作製してもよい。
（第３の実施形態）
図６は、第３の実施形態に係る半導体装置１０の構成を示す図である。なお、図６（ａ）は、半導体装置１０の構成を示す断面図である。また、図６（ｂ）は、シリコン基板１００の表面付近の平面図である。また、図６（ａ）は、後述する図８のＢ-Ｂ'の断面図である。
第３の実施形態は、以下の点を除いて、第２の実施形態と同様である。この半導体装置は、第２の実施形態に加え、以下の構成を備えている。第１絶縁層３００上に接するように、シリコン層４００が設けられている。また、シリコン層４００には、素子分離領域４２０が設けられている。さらに、シリコン層４００には、半導体素子（４０）が設けられている。また、シリコン層４００、素子分離領域４２０および半導体素子（４０）上には、層間絶縁層５００が設けられている。また、層間絶縁層５００には、ビア５４０が設けられている。さらに、配線６２０は、層間絶縁層５００上に設けられ、ビア５４０を介して半導体素子（４０）と接続している。以下、詳細を説明する。
図６（ａ）のように、第１の実施形態と同様に、シリコン基板１００には、拡散領域２２０が設けられている。また、拡散領域２２０と非拡散領域２４０は交互に配置されている。拡散領域２２０の島部の長さａは、たとえば、１．５μｍである。また、非拡散領域の長さｂも、たとえば、１．５μｍである。
図６（ｂ）のように、拡散領域２２０は島状に配置されている。さらに、拡散領域２２０の各々の島部は、たとえば、八角形である。この場合においても、拡散領域２２０の各々の島は、八角形のうち短い辺を有する角部付近で相互に離間している。また、各々の島部が角部付近で相互に離間している距離は、設計可能な最小寸法の距離となっている。これにより、非拡散領域２４０における界面電子が、この隙間を通って伝搬する可能性は低くなる。
図６（ａ）のように、第１絶縁層３００は、シリコン基板１００上に接するように設けられている。第１絶縁層３００は、たとえば、シリコン酸化膜である。
また、シリコン層４００は、第１絶縁層３００上に接するように設けられている。シリコン層４００は、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層である。したがって、上述の第１絶縁層３００は、埋め込み酸化膜（ＢＯＸ：ｂｕｒｉｅｄ ｏｘｉｄｅ）層である。シリコン層４００の形成工程については、詳細を後述する。
また、シリコン層４００には、開口部を有する素子分離領域４２０が設けられている。素子分離領域４２０は、たとえば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。ここでは、素子分離領域４２０は、一度シリコン層４００を除去して開口を形成し、その後、絶縁層で埋設したものである。また、素子分離領域４２０としては、たとえば、シリコン酸化膜である。
図７は、図６のＡ部を拡大した断面図である。図７のように、シリコン層４００には、半導体素子４０が設けられている。半導体素子４０は、素子分離領域４２０が形成されていない部分に形成されている。なお、半導体素子４０は、たとえば、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
半導体素子４０は、たとえば、以下のような構成を備えている。シリコン層４００のうち、層間絶縁層５００側の界面近傍には、ソース領域４０２およびドレイン領域４０４が設けられている。これらの間には、チャネル領域（不図示）が形成されている。このシリコン層４００におけるチャネル領域上には、ゲート絶縁膜５１０およびゲート電極５２０が設けられている。ゲート絶縁膜５１０およびゲート電極５２０の両側の側壁には、側壁絶縁膜５２２が設けられている。
また、図６（ａ）のように、シリコン層４００、素子分離領域４２０および半導体素子（４０）上には、層間絶縁層５００が設けられている。層間絶縁層５００としては、たとえば、シリコン酸化膜である。
なお、層間絶縁層５００は、複数層で形成されていてもよい。シリコン層４００、素子分離領域４２０および半導体素子（４０）上に、図６（ａ）中の層間絶縁層５００の下に位置するライナー絶縁膜（不図示）を備えていても良い。または後述する層間絶縁層６００と層間絶縁層５００との間に、エッチングストッパ膜（不図示）を備えていても良い。ライナー絶縁膜またはエッチングストッパ膜は、たとえば、シリコン酸化膜とエッチング選択性を有するシリコン窒化膜である。
また、層間絶縁層５００は、素子分離領域４２０と同一の組成物で形成されていてもよい。さらには、層間絶縁層５００と素子分離領域４２０との間に界面が形成されていなくてもよい。
また、層間絶縁層５００には、ビア５４０が設けられている。さらに、層間絶縁層５００上には、配線６２０が設けられている。配線６２０は、ビア５４０を介して、上述の半導体素子４０と接続している。ここで、ビア５４０は、たとえば、半導体素子４０のうち、ソース領域４０２またはドレイン領域４０４と接続している。また、図６（ａ）に図示されていない領域において、ビア５４０は、ゲート電極５２０と接続している。
配線６２０以外の領域には、さらに層間絶縁層６００が設けられている。また、層間絶縁層６００および配線６２０の上には、層間絶縁層７００が設けられている。なお、図６（ａ）に図示されていない領域において、配線６２０と接続するビア（不図示）または配線（不図示）が設けられていても良い。
図８は、第３の実施形態に係る半導体装置１０の構成を示す平面図である。図８は、各層における配線のみを模式的に表している。図８のように、半導体装置１０は、ＳＰＳＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｓｉｎｇｌｅ Ｔｈｒｏｗ）スイッチ回路である。また、半導体素子４０のソース領域４０２に接続する配線６２０と、ドレイン領域４０４に接続する配線６２０は、交互に櫛形状に配置されている。また、ゲート電極５２０に接続するゲート配線６６０は、上記したソース領域４０２またはドレイン領域４０４に接続する配線６２０と平面視で重ならない領域に設けられている。また、図６（ａ）で示した多層構造のうち、最上層には、配線６２０に接続する電極パッド６４０が設けられている。
また、図８のうち、平面視で点線の内部の領域において、高周波信号が印加される配線６２０または半導体素子（４０）が形成されている。少なくとも、この領域内において、拡散領域２２０および非拡散領域２４０が交互に配置されるように形成されている。これにより、配線６２０または半導体素子（４０）が設けられた領域では、実効的にシリコン基板１００の抵抗率を上昇させることができる。
次に、図９、図１０を用いて、第３の実施形態に係る半導体装置の製造方法を説明する。図９、図１０は、第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。第３の実施形態の製造方法は、第１の実施形態の工程に加えて、以下の工程を備えている。第１工程において、第１絶縁層３００上に接するようにシリコン層４００を形成する。さらに、シリコン層４００に、開口部を有する素子分離領域４２０を形成する。次いで、シリコン層４００のうち、素子分離領域４２０の開口部内に位置する部分に半導体素子（４０）を形成する。次いで、シリコン層４００、素子分離領域４２０および半導体素子（４０）上に層間絶縁層５００を形成する。次いで、層間絶縁層５００にビア５４０を形成する。次いで、層間絶縁層５００上に、配線６２０を、ビア５４０を介して半導体素子（４０）と接続するように形成する。以下、詳細を説明する。
まず、図９（ａ）のように、シリコン基板１００に、拡散領域２２０となる領域に、アクセプタを導入する。ここで、シリコン基板１００に、アクセプタを導入する拡散領域２２０と、当該拡散領域２２０と交互に配置され、アクセプタを導入しない非拡散領域２４０と、を形成する。
次いで、基板表面にＢＯＸ層となる第１絶縁層３００が形成された貼り合せ用シリコン基板（４００）を準備する。次いで、貼り合せ用シリコン基板（４００）に、後述するシリコン層４００の表面側となる部分にＨ＋イオンをイオン注入する。
次いで、図９（ｂ）のように、貼り合せ用シリコン基板（４００）をシリコン基板１００上に貼り合せる。次いで、この貼り合わせた二つの基板を高温で加熱処理して接合させる。次いで、先のＨ＋イオンを注入した界面から貼り合せ用シリコン基板（４００）を剥離して、シリコン層４００を形成する。なお、上記したＨ＋イオンをイオン注入する方法ではなく、貼り合せ用シリコン基板（４００）を研磨する方法でもよい。
次いで、導入したアクセプタの活性化のために、加熱処理を行う。加熱処理は、たとえば、ランプアニールなどにより行われる。
次いで、図１０（ａ）のように、シリコン層４００に、素子分離領域４２０を形成する。素子分離領域４２０として、たとえば、ＳＴＩを形成する。
次いで、シリコン層４００に、半導体素子（４０）を形成する。半導体素子（４０）は、図７のような構成である場合、以下のような工程により形成する。図７のように、まず、ゲート絶縁膜５１０およびゲート電極５２０を、シリコン層４００上に形成する。次いで、ゲート絶縁膜５１０およびゲート電極５２０をマスクとして、不純物イオンをイオン注入することにより、ソース領域４０２およびドレイン領域４０４のエクステンション領域（非図示）を形成する。次いで、ゲート絶縁膜５１０およびゲート電極５２０の両側の側壁に、側壁絶縁膜５２２を形成する。次いで、ゲート電極５２０および側壁絶縁膜５２２をマスクとしてイオン注入を行い、活性化アニールを経て、ソース領域４０２およびドレイン領域４０４を形成する。以上の工程により、半導体素子４０を形成する。
次いで、図１０（ｂ）のように、シリコン層４００、素子分離領域４２０および半導体素子（４０）上に層間絶縁層５００を形成する。層間絶縁層５００を、たとえば、ＣＶＤによりシリコン酸化膜を形成する。なお、層間絶縁層５００は、複数層でもよい。このとき、シリコン層４００、素子分離領域４２０および半導体素子（４０）上にライナー絶縁膜（不図示）を形成してもよい。
次いで、層間絶縁層５００に、半導体素子（４０）のゲート電極５２０、ソース領域（４０２）またはドレイン領域（４０４）と接続するように、ドライエッチングによりビアホール（不図示）を形成する。次いで、ビアホール内をメッキ法により導電材料で埋め込む。これにより、ゲート電極５２０、ソース領域（４０２）またはドレイン領域（４０４）に接続するビア５４０を形成する。導電材料としては、たとえば、Ｃｕである。
次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、上記した導電材料および層間絶縁層５００を平坦化する。
次いで、上記したビア５４０の形成と同様の方法により、層間絶縁層６００および配線６２０を形成する。なお、層間絶縁層６００と層間絶縁層５００との間に、エッチングストッパ膜（不図示）を形成することにより、デュアルダマシン法により配線６２０を形成してもよい。
次いで、層間絶縁層６００および配線６２０の上に、層間絶縁層７００を形成する。なお、図１０（ｂ）に図示されていない領域において、配線６２０と接続するビア（不図示）または配線（不図示）を形成しても良い。
第３の実施形態によれば、第１絶縁層３００上に接するように、ＳＯＩ層であるシリコン層４００が設けられている。また、シリコン層４００のうち、素子分離領域４２０の開口部内に位置する部分には、半導体素子（４０）が設けられている。この半導体素子（４０）が形成されている領域内において、拡散領域２２０および非拡散領域２４０が交互に配置されるように形成されている。半導体素子（４０）が形成されている領域では、配線６２０に高周波信号が印加された場合、シリコン基板１００の表面付近の界面方向には、平面視で複雑な方向に電界が生じる。このため、半導体素子（４０）が形成されている領域内において、上記した拡散領域２２０および非拡散領域２４０を配置することにより、複雑に電界が生じた場合であっても、それぞれの方向において、界面キャリアの伝搬を抑制することができる。したがって、実効的にシリコン基板１００の抵抗率を上昇させることができる。
（第４の実施形態）
次に、図１１を用いて、第４の実施形態に係る半導体装置１０の製造方法を説明する。図１１は、第４の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第４の実施形態は、第１工程において、シリコン層４００を形成した後、シリコン層４００および第１絶縁層３００を介して、シリコン基板１００にアクセプタを導入して拡散領域２２０を形成する点を除いて、第３の実施形態と同様である。
図１１（ａ）のように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法により、ＳＯＩ基板を形成してもよい。まず、シリコン基板１００に、高濃度の酸素イオンを注入した後、高温アニールを行って、第１絶縁層３００（ＢＯＸ層）を形成する。このとき、同時に、結晶性を回復させることにより、シリコン層４００を形成する。
次いで、図１１（ｂ）のように、シリコン層４００を形成した後、シリコン層４００および第１絶縁層３００を介して、シリコン基板１００にアクセプタを導入して拡散領域２２０を形成する。以下の工程は、第３の実施形態と同様である。
第４の実施形態の製造方法によれば、あらかじめ第１絶縁層３００およびシリコン層４００を含むＳＯＩ基板を形成した後、シリコン層４００および第１絶縁層３００を介して、シリコン基板１００にアクセプタを導入して拡散領域２２０を形成する。この方法では、アクセプタの活性化のための加熱処理を、第１絶縁層３００およびシリコン層４００を含むＳＯＩ基板を形成した後に行う。これにより、ＳＯＩ基板形成のための加熱処理によって、過剰にアクセプタを拡散させることがない。
なお、第３の実施形態における図９（ｂ）、または第４の実施形態における図１１（ｂ）のＳＯＩ基板は、半導体メーカーへ供給する取引形態とすることができる。
以上、第３、第４の実施形態において、それぞれ異なるシリコン層４００の形成方法（ＳＯＩ基板の形成方法）を用いたが、どちらの実施形態においても他方の方法を用いてもよい。
（第５の実施形態）
次に、図１２から図１５を用いて、第５の実施形態に係る半導体装置１０を説明する。図１２から図１５は、第５の実施形態に係る半導体装置の構成を示す平面図である。拡散領域２２０の配置が異なる点を除いて、第１または第３の実施形態と同様である。
図１２から図１５のうち、平面視で点線の内部の領域において、たとえば、第１または第３の実施形態と同様に、高周波信号が印加される伝送線路である配線６２０または半導体素子（４０）が形成されている。この領域内において、拡散領域２２０が形成されている。
図１２の場合では、拡散領域２２０内には、非拡散領域２４０が島状に配置されている。この拡散領域２２０と非拡散領域２４０は、第３の実施形態における図６（ｂ）と反対に配置されている。この場合でも、第３の実施形態と同様の効果を得ることができる。
図１３の場合では、拡散領域２２０が島状に配置されている。ただし、拡散領域２２０の占める面積が、当該形成領域（点線内）のうち５０％以下となるように形成されている。このような場合、拡散領域２２０と非拡散領域２４０を合わせたアクセプタの面密度の面積平均値を１×１０１０ｃｍ−２以上１×１０１２ｃｍ−２以下とするためには、相対的に拡散領域２２０へのアクセプタの導入量が大きくなる。このように、適宜、面積比を調整することにより、必要とされるアクセプタの導入量を、たとえば、使用するイオン注入装置において、イオン注入量の精度を高く取れる範囲に調整することができる。
図１４の場合では、拡散領域２２０は、非拡散領域２４０を囲むように形成されている。この場合、非拡散領域２４０のキャリアとしての電子の移動度は、拡散領域２２０のキャリアとしてのホールの移動度よりも高いため、より確実に電子の伝導を抑制することができる。このとき、先に述べた「拡散領域２２０の短い方の長さ」とは、図１４中の距離ｃである。距離ｃは、２５／Ｆμｍ以下となっている。
図１５の場合では、拡散領域２２０は、各々に離間して配置した複数の島部と、平面視で島部よりも幅が小さく、島部と接続する接続部と、を備えている。この接続部は、隣接する二つの島部の間を接続している。また、非拡散領域２４０は、拡散領域２２０によって区切られている。なお、接続部の幅および長さは、たとえば、設計可能な最小寸法の距離であることが好ましい。
このように、拡散領域２２０の各々の島部が接続して延伸している方向と垂直の方向において、隣接する拡散領域２２０間では接続していない。これにより、当該方向には、ホールまたは電子が伝搬することがない。
また、拡散領域２２０の隣接する島部は、設計可能な最小寸法の距離で接続部により接続している。これにより、拡散領域２２０の各々の島部が接続して延伸している方向においても、ホールまたは電子が伝搬しにくい配置となっている。
図１５の場合によれば、配線６２０または半導体素子（４０）が複雑に配置されている場合において、特に界面キャリアの伝搬を抑制することができる。また、シリコン基板１００の表面付近において、相対的に強い電界が生じる方向に、拡散領域２２０の各々の島部が接続して延伸している方向を設けることができる。
第５の実施形態の図１２から図１５の場合によれば、第１または第３の実施形態と同様の効果を得ることができる。
（第６の実施形態）
次に、図１６を用いて、第６の実施形態に係る半導体装置１０を説明する。図１６は、第６の実施形態に係る半導体装置の構成を示す平面図である。なお、図１６（ａ）は、半導体装置１０の構成を示す平面図である。また、図１６（ｂ）は、半導体装置１０のうち、拡散領域２２０が形成されている領域を示している。第６の実施形態は、半導体装置１０に、バイアス発生回路８００および制御回路８２０を備えている点を除いて、第１から第５の実施形態と同様である。
図１６（ａ）のように、半導体装置１０は、ＳＰ８Ｔスイッチ回路を備えている。ブランチ１からブランチ８は、第３の実施形態と同様の断面構成を含んでいる。高周波信号は、配線６２０を介して、ＡＮＴポートと、Ｐ１からＰ８のポートのうち、選択されたポートの間を通過する。
また、電源電圧を発生させるバイアス発生回路８００と、高周波信号を制御する制御回路８２０と、を備えている。また、バイアス回路８００または制御回路８２０は、図示されていない層において、ゲート配線（６６０）に接続されている。バイアス発生回路８００から発生した電源電圧は、半導体素子（４０）のゲートに供給されている。また、制御回路８２０は、ゲートバイアスを制御することにより、各ブランチにおける高周波信号のスイッチ選択状態を制御する論理回路である。
図１６（ｂ）のように、少なくともブランチ１からブランチ８が形成された領域に、拡散領域２２０が形成されている。なお、拡散領域２２０が形成された領域（ハッチ部）は、上記した実施形態のいずれのパターンであってもよく、配線６２０等のパターンに応じて適宜選択されている。ただし、バイアス発生回路８００および制御回路８２０が形成されている領域に、拡散領域２２０を設けていても良い。
第６の実施形態によれば、第１から第５の実施形態と同様の効果を得ることが出来る。また、伝送損失の少ない安定的な高周波スイッチ回路を提供することができる。
以上の実施形態においては、伝送線路である配線６２０または半導体素子（４０）が形成された領域に拡散領域２２０を設ける場合を説明したが、そのほか、スパイラルインダクタ、抵抗素子または容量素子が形成された領域であってもよい。
また、以上の実施形態においては、拡散領域２２０を設ける領域のパターンは、領域内で同一のパターンである場合を説明したが、同一の領域内であっても、上記した様々なパターンを組み合わせることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
この出願は、２０１１年３月２５日に出願された日本出願特願２０１１−６７０１３号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (16)

  1. シリコン基板に設けられ、アクセプタが導入された拡散領域と、
    前記シリコン基板に、前記拡散領域と交互に配置され、前記アクセプタが導入されていない非拡散領域と、
    前記シリコン基板に接するように設けられた第１絶縁層と、
    前記第１絶縁層上に設けられた配線と、
    を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１絶縁層上に接するように設けられたシリコン層と、
    前記シリコン層に設けられた素子分離領域と、
    前記シリコン層に設けられた半導体素子と、
    前記シリコン層、前記素子分離領域および前記半導体素子上に設けられた層間絶縁層と、
    前記層間絶縁層に設けられたビアと、
    を備え、
    前記配線は、前記層間絶縁層上に設けられ、前記ビアを介して前記半導体素子と接続している半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記配線に印加される高周波信号の周波数をＦ（ＧＨｚ）としたとき、前記配線の延伸方向に対して平行または垂直な方向のうち、前記拡散領域の短い方の長さは、２５／Ｆ（μｍ）以下であり、
    前記配線の延伸方向に対して平行または垂直な方向のうち、前記非拡散領域の短い方の長さは、２５／Ｆ（μｍ）以下である半導体装置。
  4. 請求項１〜３のいずれか一項に記載の半導体装置において、
    前記拡散領域と前記非拡散領域は、前記配線の延伸方向に対して、平行な方向に長辺を備える半導体装置。
  5. 請求項１〜４のいずれか一項に記載の半導体装置において、
    拡散領域または非拡散領域の一方は、前記配線が屈曲する領域において島状に配置されている半導体装置。
  6. 請求項１〜５のいずれか一項に記載の半導体装置において、
    前記拡散領域は、
    各々に離間して配置した複数の島部と、
    平面視で前記島部よりも幅が小さく、前記島部と接続する接続部と、
    を備え、
    前記非拡散領域は、前記拡散領域によって区切られている半導体装置。
  7. 請求項１〜６のいずれか一項に記載の半導体装置において、
    前記拡散領域と前記非拡散領域を合わせた前記アクセプタの面密度の面積平均値は、１×１０１０ｃｍ−２以上１×１０１２ｃｍ−２以下である半導体装置。
  8. 請求項１〜７のいずれか一項に記載の半導体装置において、
    前記シリコン基板のバルク抵抗率は、３００Ωｃｍ以上である半導体装置。
  9. 請求項１〜８のいずれか一項に記載の半導体装置において、
    前記配線に印加される高周波信号の周波数は、０．１ＧＨｚ以上である半導体装置。
  10. 請求項９に記載の半導体装置において、
    電源電圧を発生させるバイアス発生回路と、
    前記高周波信号を制御する制御回路と、
    を備え、
    前記バイアス回路または前記制御回路は前記配線と接続している半導体装置。
  11. シリコン基板上に第１絶縁層を形成するとともに、前記シリコン基板に、アクセプタを導入する拡散領域と、当該拡散領域と交互に配置され、前記アクセプタを導入しない非拡散領域と、を形成する第１工程と、
    前記第１絶縁層上に配線を形成する工程と、
    を備える半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記第１工程において、前記第１絶縁層上に接するようにシリコン層を形成する工程を含み、
    前記シリコン層に素子分離領域を形成する工程と、
    前記シリコン層に半導体素子を形成する工程と、
    前記シリコン層、前記素子分離領域および前記半導体素子上に層間絶縁層を形成する工程と、
    前記層間絶縁層にビアを形成する工程と、
    前記層間絶縁層上に、前記配線を、前記ビアを介して前記半導体素子と接続するように形成する工程と、
    を備える半導体装置の製造方法。
  13. 請求項１１または１２に記載の半導体装置の製造方法において、
    前記第１工程において、前記シリコン基板に前記アクセプタを導入して前記拡散領域を形成した後、前記シリコン基板上に前記第１絶縁層を形成する半導体装置の製造方法。
  14. 請求項１１または１２に記載の半導体装置の製造方法において、
    前記第１工程において、前記第１絶縁層を形成した後、前記第１絶縁層を介して、前記シリコン基板に前記アクセプタを導入して前記拡散領域を形成する半導体装置の製造方法。
  15. 請求項１２に記載の半導体装置の製造方法において、
    前記第１工程において、前記シリコン層を形成した後、前記シリコン層および前記第１絶縁層を介して、前記シリコン基板に前記アクセプタを導入して前記拡散領域を形成する半導体装置の製造方法。
  16. シリコン基板に、アクセプタが導入された拡散領域と、
    前記シリコン基板に、前記拡散領域と交互に配置され、前記アクセプタが導入されていない非拡散領域と、
    前記シリコン基板上に接するように設けられた第１絶縁層と、
    前記第１絶縁層上に接するように設けられたシリコン層と、
    を備えるＳＯＩ基板。
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