WO2012132207A1 - 半導体装置、半導体装置の製造方法及びｓｏｉ基板 - Google Patents

半導体装置、半導体装置の製造方法及びｓｏｉ基板 Download PDF

Info

Publication number
WO2012132207A1
WO2012132207A1 PCT/JP2012/001161 JP2012001161W WO2012132207A1 WO 2012132207 A1 WO2012132207 A1 WO 2012132207A1 JP 2012001161 W JP2012001161 W JP 2012001161W WO 2012132207 A1 WO2012132207 A1 WO 2012132207A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor device
insulating layer
diffusion region
silicon substrate
region
Prior art date
Application number
PCT/JP2012/001161
Other languages
English (en)
French (fr)
Inventor
松野　典朗
Original Assignee
ルネサスエレクトロニクス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ルネサスエレクトロニクス株式会社 filed Critical ルネサスエレクトロニクス株式会社
Priority to US14/006,939 priority Critical patent/US20140015091A1/en
Priority to JP2013507097A priority patent/JP5665970B2/ja
Publication of WO2012132207A1 publication Critical patent/WO2012132207A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a semiconductor device, a method for manufacturing a semiconductor device, and an SOI substrate.
  • Patent Document 1 Japanese Patent Laid-Open No. 2008-227084 describes a semiconductor device in which boron as an acceptor is introduced into a region of a silicon substrate in contact with a silicon oxide film. As a result, the boron-doped layer serves as a hole source, charges can be compensated for electrons collected in the vicinity of the interface, interface carriers contributing to conduction can be reduced, and a semiconductor device with low harmonics can be realized. Has been.
  • Patent Document 1 in the method of doping an acceptor by ion implantation with respect to the entire surface of the silicon oxide film interface, when the interface electron density varies in-plane, It has been found that there is a possibility that the high-frequency characteristics may deteriorate, for example, when the doping amount varies.
  • Forming a first insulating layer on the silicon substrate and forming, on the silicon substrate, diffusion regions into which acceptors are introduced and non-diffusion regions in which the diffusion regions are alternately arranged and the acceptors are not introduced.
  • Process Forming a wiring on the first insulating layer; A method for manufacturing a semiconductor device is provided.
  • diffusion regions in which acceptors are introduced and non-diffusion regions in which no acceptors are introduced are alternately arranged on the silicon substrate.
  • the diffusion region into which the acceptor is introduced becomes a p-type region.
  • the non-diffusion region in which no acceptor is introduced becomes an n-type region due to interface electrons.
  • p-type regions and n-type regions are formed alternately.
  • electrons and holes generated near the surface of the silicon substrate are confined by the mutual band barrier. Therefore, the resistivity of the silicon substrate can be effectively increased.
  • the influence can be reduced. As described above, the influence of carriers generated near the surface of the silicon substrate when a high frequency is applied can be suppressed.
  • the influence of carriers generated near the surface of the silicon substrate when a high frequency is applied can be suppressed.
  • FIG. 1 is a diagram illustrating a configuration of a semiconductor device according to a first embodiment. It is a sectional view for explaining a method for manufacturing a semiconductor device according to the first embodiment. It is a figure for demonstrating the effect of 1st Embodiment. It is a figure which shows the structure of the semiconductor device which concerns on 2nd Embodiment. It is a sectional view for explaining a method for manufacturing a semiconductor device according to a second embodiment. It is a figure which shows the structure of the semiconductor device which concerns on 3rd Embodiment. It is sectional drawing to which the A section of FIG. 6 was expanded. It is a top view which shows the structure of the semiconductor device which concerns on 3rd Embodiment.
  • FIG. 1 is a diagram illustrating a configuration of the semiconductor device according to the first embodiment.
  • FIG. 1A is a cross-sectional view showing the configuration of the semiconductor device 10.
  • FIG. 1B is a plan view of the vicinity of the surface of the silicon substrate 100.
  • the semiconductor device 10 has the following configuration.
  • a diffusion region 220 into which an acceptor is introduced is formed.
  • non-diffusion regions 240 into which no acceptor is introduced are alternately arranged with the diffusion regions 220.
  • the first insulating layer 300 is provided in contact with the silicon substrate 100.
  • a wiring 620 is provided on the first insulating layer 300. Details will be described below.
  • the silicon substrate 100 here has a high resistivity of several k ⁇ cm or more.
  • the silicon substrate 100 is formed with a diffusion region 220 into which acceptors are introduced.
  • the acceptor is introduced by, for example, ion implantation.
  • An example of the acceptor is B (boron).
  • the diffusion region 220 is a p-type region.
  • non-diffusion regions 240 into which no acceptor is introduced are alternately arranged with the diffusion regions 220.
  • the non-diffusion region 240 is an n-type region due to interface electrons generated near the surface of the silicon substrate 100.
  • carriers generated near the surface of the silicon substrate 100 are referred to as “interface carriers”. Note that "near the surface of the silicon substrate 100", of the vicinity of the interface between the silicon substrate 100 and the first insulating layer 300 refers to a vicinity of the interface between the silicon substrate 100 side.
  • the first insulating layer 300 is provided so as to be in contact with the silicon substrate 100. Since a high-frequency signal is applied to the semiconductor device 10, the first insulating layer 300 preferably has a low dielectric constant.
  • the first insulating layer 300 is, for example, a silicon oxide film. Alternatively, the first insulating layer 300 may be a stack of a plurality of types of insulating layers.
  • a wiring 620 is provided on the first insulating layer 300.
  • the wiring 620 is a transmission line to which a high frequency signal is applied.
  • the frequency F (GHz) of the high-frequency signal applied to the wiring 620 is, for example, 0.1 (GHz) or more.
  • the diffusion region 220 and the non-diffusion region 240 have long sides in a direction parallel to the extending direction of the wiring 620.
  • the diffusion region 220 has a stripe shape, for example, and is arranged in parallel to the extending direction of the wiring 620.
  • adjacent diffusion regions 220 are separated from each other. That is, in the range where the wiring 620 extends, there is no portion in contact with both of the adjacent diffusion regions 220 in plan view. Thereby, the carrier of the diffusion region 220 can be prevented from propagating between the adjacent diffusion regions 220 due to the high frequency signal.
  • the diffusion regions 220 and the non-diffusion regions 240 are alternately arranged.
  • the wirings 620 are alternately arranged in the direction perpendicular to the extending direction.
  • an electric field induced by the high frequency signal is generated in the vicinity of the surface of the silicon substrate 100 in the interface direction. Accordingly, the diffusion of the interface carriers can be suppressed by alternately arranging the diffusion regions 220 and the non-diffusion regions 240 in the direction perpendicular to the extending direction of the wiring 620 in this way.
  • the shorter length of the diffusion region 220 in the direction parallel or perpendicular to the extending direction of the wiring 620 is 25. / F ( ⁇ m) or less.
  • the shorter length of the non-diffusion region 240 in the direction parallel or perpendicular to the extending direction of the wiring 620 is 25 / F ( ⁇ m) or less.
  • the shorter length of the diffusion region 220 in the first embodiment is the length (stripe width) in the direction perpendicular to the extending direction of the diffusion region 220. The same applies to “the shorter length of the non-diffusion region 240”.
  • the electric field in the interface direction generated in the vicinity of the surface of the silicon substrate 100 alternates with a period of 1 / (2F) seconds.
  • the typical saturation speed of carriers in silicon is 1 ⁇ 10 7 cm / s
  • the distance that carriers can travel in 1 / (2F) second is 50 / F ⁇ m at maximum. Therefore, according to the present embodiment, the shorter length of the diffusion region 220 and the shorter length of the non-diffusion region 240 are 1 ⁇ 2 the distance that the carrier can travel, that is, 25 / F ⁇ m or less. And Thereby, the probability of trapping carriers can be increased by the band barrier between the diffusion region 220 and the non-diffusion region 240.
  • the reason why the distance that the carrier can travel is 1 ⁇ 2 of the distance that the carrier can travel is that, as the confinement effect, the carrier can be sufficiently confined even if the distance that the carrier can travel is 1 ⁇ 2 or less.
  • the distance that the carrier can travel is 50 ⁇ m.
  • the shorter length of the diffusion region 220 and the shorter length of the non-diffusion region 240 are preferably 25 ⁇ m or less.
  • the shorter length of diffusion region 220 and the shorter length of non-diffusion region 240 are, for example, 1.5 ⁇ m.
  • the dose amount of the acceptor in the diffusion region 220 is designed based on the area average value of the surface density of the acceptor in which the diffusion region 220 and the non-diffusion region 240 are combined.
  • the interface electron surface density in the vicinity of the surface of the silicon substrate 100 is typically 5 ⁇ 10 10 cm ⁇ 2 or more and 1 ⁇ 10 11 cm ⁇ 2 or less. It exists to the extent. Therefore, the area average value of the surface density of the acceptor by adding the diffusion region 220 and the non-diffusion region 240 is about 1 ⁇ 10 10 cm ⁇ 2 to 1 ⁇ 10 12 cm ⁇ 2 .
  • the dose amount of the acceptor in the diffusion region 220 is increased so that the area average value of the surface density of the acceptor is 1 ⁇ 10 12 cm ⁇ 2 or more, the number of holes in the diffusion region 220 increases, and the non-diffusion region Intrusions up to 240. In this case, hole conduction occurs in the entire region including the non-diffusion region 240, and the effective resistivity in the interface direction becomes low.
  • the dose amount of the acceptor in the diffusion region 220 is lowered so that the area average value of the surface density of the acceptor is 1 ⁇ 10 10 cm ⁇ 2 or less, the interface electrons existing in the silicon substrate 100 are compensated. In the diffusion region 220, the electron conduction is dominant.
  • the area average value of the surface density of the acceptor is 1 ⁇ 10 10 cm ⁇ 2 or more and 1 ⁇ 10 12 cm ⁇ 2 or less.
  • the dose amount of the acceptor in the diffusion region 220 is determined in consideration of the area ratio between the diffusion region 220 and the non-diffusion region 240 so as to satisfy the area average value of the surface density of the acceptor.
  • the area ratio between the diffusion region 220 and the non-diffusion region 240 is, for example, 46:54.
  • the dose amount of the acceptor in the diffusion region 220 is, for example, 1.4 ⁇ 10 11 cm ⁇ 2 .
  • the area average value of the surface density of the acceptor including the diffusion region 220 and the non-diffusion region 240 is 6.4 ⁇ 10 10 cm ⁇ 2 , which is close to the interface electron surface density near the surface of the silicon substrate 100. It has become. Therefore, interfacial electrons can be compensated for the entire region including the diffusion region 220 and the non-diffusion region 240.
  • the interface electrons are compensated near the surface of the silicon substrate 100, and the effective resistivity can be increased.
  • the resistivity of the region including the diffusion region 220 and the non-diffusion region 240 in the silicon substrate 100 is 300 ⁇ cm or more.
  • FIG. 2 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • the manufacturing method of the semiconductor device 10 according to the first embodiment includes the following steps. First, while forming the 1st insulating layer 300 on the silicon substrate 100, the diffusion region 220 which introduce
  • an acceptor is introduced into the silicon substrate 100 in a region to be the diffusion region 220.
  • the acceptor is introduced by, for example, ion implantation.
  • a method is used in which the ion beam itself is scanned only in the region to be the diffusion region 220.
  • a method may be used in which a resist film (not shown) having an opening right above the diffusion region 220 is patterned on the silicon substrate 100 and ion implantation is performed.
  • An example of the acceptor is B (boron).
  • diffusion regions 220 into which acceptors are introduced and non-diffusion regions 240 that are alternately arranged with the diffusion regions 220 and do not introduce acceptors are formed in the silicon substrate 100.
  • the first insulating layer 300 is formed on the silicon substrate 100 on which the diffusion region 220 is formed.
  • the first insulating layer 300 is, for example, a silicon oxide film.
  • the first insulating layer 300 is formed by, for example, thermal oxidation.
  • the first insulating layer 300 is formed by a CVD (Chemical Vapor Deposition) method.
  • heat treatment is performed to activate the introduced acceptor.
  • the heat treatment is performed, for example, by lamp annealing.
  • the ion implantation region for forming the diffusion region 220 is designed in consideration of thermal diffusion by this heat treatment.
  • a wiring 620 is formed on the first insulating layer 300.
  • the wiring 620 is, for example, Cu or Al.
  • the wiring 620 is formed by the following procedure. First, a resist film (not shown) is applied on the wiring 620 and patterned by exposure and development. Next, the wiring 620 is etched. Next, the resist film is removed. Thereby, the wiring 620 is obtained.
  • the semiconductor device 10 of the first embodiment can be obtained.
  • FIG. 3 is a diagram for explaining the effect of the first embodiment.
  • the horizontal axis of FIG. 3 is the area average value of the surface density of the acceptor in the region where the acceptor is introduced into the silicon substrate 100 (“effective dose amount” in FIG. 3).
  • the vertical axis in FIG. 3 is a transmission coefficient when a 1 GHz high frequency signal is applied to the wiring 620.
  • FIG. 3 shows the results of a two-dimensional device simulation in three cases.
  • white circles indicate a case where an acceptor is introduced to the entire surface of the silicon substrate 100 as a comparative example.
  • it closed triangles as an example of the first embodiment, the width of the diffusion region 220 is 1.5 [mu] m, and shows a case where the width of the non-diffusion region 240 is 1.5 [mu] m.
  • white squares indicate a case where the width of the diffusion region 220 is 3 ⁇ m and the width of the non-diffusion region 240 is 3 ⁇ m.
  • the transfer coefficient is maximum when the area average value (effective dose amount) of the surface density of the acceptor is 6.4 ⁇ 10 10 cm ⁇ 2 . This indicates that interfacial electrons could be optimally compensated at this dose.
  • the interface electron density varies for each wafer or within the wafer surface.
  • it is difficult to evaluate the interface electron density in advance because the mass productivity of the semiconductor device is significantly impaired. Therefore, in the comparative example, a constant dose is introduced over the entire surface of the wafer without considering the variation in the interface electron density.
  • acceptors are introduced over the entire surface of the silicon substrate 100, either one of the interfaces described above is applied to a wafer that is deviated from the interface electron density, or a part of the wafer. Carriers are generated, causing transmission loss.
  • the transfer coefficient shows a higher value than the comparative example.
  • the diffusion regions 220 into which acceptors are introduced and the non-diffusion regions 240 into which no acceptors are introduced are alternately arranged on the silicon substrate 100.
  • the diffusion region 220 into which the acceptor is introduced becomes a p-type region.
  • the non-diffusion region 240 into which no acceptor is introduced becomes an n-type region due to interface electrons. In this way, p-type regions and n-type regions are alternately arranged.
  • electrons and holes generated near the surface of the silicon substrate 100 are confined by the mutual band barrier. Therefore, the resistivity of the silicon substrate 100 can be effectively increased.
  • the influence can be reduced.
  • the transfer coefficient is higher than that in the comparative example. Conceivable.
  • the influence of carriers generated in the vicinity of the surface of the silicon substrate 100 when a high frequency is applied can be suppressed.
  • FIG. 4 is a diagram illustrating a configuration of a semiconductor device according to the second embodiment.
  • FIG. 4A is a cross-sectional view showing the configuration of the semiconductor device 10.
  • FIG. 4B is a plan view of the vicinity of the surface of the silicon substrate 100.
  • the second embodiment is the same as the first embodiment except for the following points.
  • One of the diffusion region 220 and the non-diffusion region 240 is arranged in an island shape in a region where the wiring 620 is bent. Details will be described below.
  • the configuration of the cross section of the semiconductor device 10 is the same as that of the first embodiment.
  • the wiring 620 is bent in an L shape within the illustrated region.
  • the frequency F (GHz) of the high-frequency signal applied to the wiring 620 is, for example, 0.1 (GHz) or more.
  • a high-frequency signal is applied to the wiring 620, in the vicinity of the surface of the silicon substrate 100, in the interface direction, two directions orthogonal to each other in plan view (vertical direction and horizontal direction in FIG. An electric field will be generated.
  • the diffusion region 220 is arranged in a rectangular island shape, for example.
  • the minimum dimension of the mask pattern there is a definition of the minimum dimension of the mask pattern, and a pattern in which each island portion of the diffusion region 220 is in contact at the corner cannot be produced. Therefore, the island portions of the diffusion region 220 are separated from each other in the vicinity of the corner.
  • the distance at which the islands are separated from each other in the vicinity of the corner is preferably the minimum dimension that can be designed. Thereby, it is possible to minimize the propagation of interface electrons in the non-diffusion region 240 through this gap.
  • FIG. 5 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment.
  • the manufacturing method of the second embodiment in the first step, after forming the first insulating layer 300, an acceptor is introduced into the silicon substrate 100 through the first insulating layer 300 to form the diffusion region 220. Is the same as the manufacturing method of the first embodiment. Details will be described below.
  • the first insulating layer 300 is formed on the silicon substrate 100 where the diffusion region 220 is not formed.
  • an acceptor is introduced into the silicon substrate 100 through the first insulating layer 300 to form the diffusion region 220.
  • the acceptor is introduced so that the diffusion region 220 has an island shape.
  • the acceleration voltage is adjusted so that the diffusion region 220 is formed near the surface of the silicon substrate 100.
  • heat treatment is performed to activate the introduced acceptor.
  • the heat treatment is the same as in the first embodiment.
  • a wiring 620 is formed on the first insulating layer 300. Through the above steps, the semiconductor device 10 can be obtained.
  • one of the diffusion region 220 and the non-diffusion region 240 is arranged in an island shape in the region where the wiring 620 is bent.
  • the region where the wiring 620 is bent when a high-frequency signal is applied to the wiring 620, in the vicinity of the surface of the silicon substrate 100, in the interface direction, in each direction before and after the wiring 620 is bent, in that direction. An electric field is generated in the vertical direction.
  • the interface carrier in each direction before and after the wiring 620 bends. Can be suppressed. Therefore, even in this case, the resistivity of the silicon substrate 100 can be effectively increased.
  • the acceptor is introduced into the silicon substrate 100 through the first insulating layer 300 to form the diffusion region 220.
  • the position of the diffusion region 220 can be adjusted according to the pattern of the first insulating layer 300 formed in advance.
  • heat treatment for acceptor activation is performed after the first insulating layer 300 is formed. Thereby, the acceptor is not excessively diffused.
  • configuration of the first embodiment may be manufactured by the manufacturing method of the second embodiment.
  • configuration of the second embodiment may be produced by the manufacturing method of the first embodiment.
  • FIG. 6 is a diagram illustrating a configuration of the semiconductor device 10 according to the third embodiment.
  • FIG. 6A is a cross-sectional view showing the configuration of the semiconductor device 10.
  • FIG. 6B is a plan view of the vicinity of the surface of the silicon substrate 100.
  • FIG. 6A is a cross-sectional view taken along the line BB ′ of FIG.
  • the third embodiment is the same as the second embodiment except for the following points.
  • This semiconductor device has the following configuration in addition to the second embodiment.
  • a silicon layer 400 is provided in contact with the first insulating layer 300.
  • the silicon layer 400 is provided with an element isolation region 420. Further, the silicon layer 400 is provided with a semiconductor element (40).
  • An interlayer insulating layer 500 is provided on the silicon layer 400, the element isolation region 420, and the semiconductor element (40).
  • the interlayer insulating layer 500 is provided with a via 540. Further, the wiring 620 is provided on the interlayer insulating layer 500 and is connected to the semiconductor element (40) via the via 540. Details will be described below.
  • the diffusion region 220 is provided in the silicon substrate 100 as in the first embodiment. Further, the diffusion regions 220 and the non-diffusion regions 240 are alternately arranged.
  • the length a of the island part of the diffusion region 220 is, for example, 1.5 ⁇ m. Further, the length b of the non-diffusion region is also 1.5 ⁇ m, for example.
  • the diffusion regions 220 are arranged in an island shape. Furthermore, each island part of the diffusion region 220 is, for example, an octagon. Also in this case, the islands of the diffusion region 220 are separated from each other in the vicinity of a corner portion having a short side of the octagon. Moreover, the distance which each island part has mutually separated in the corner
  • the first insulating layer 300 is provided on the silicon substrate 100 so as to be in contact therewith.
  • the first insulating layer 300 is, for example, a silicon oxide film.
  • the silicon layer 400 is provided so as to be in contact with the first insulating layer 300.
  • the silicon layer 400 is a so-called SOI (Silicon On Insulator) layer. Therefore, the first insulating layer 300 described above is a buried oxide (BOX) layer. Details of the process of forming the silicon layer 400 will be described later.
  • the silicon layer 400 is provided with an element isolation region 420 having an opening.
  • the element isolation region 420 is, for example, STI (Shallow Trench Isolation).
  • the element isolation region 420 is formed by removing the silicon layer 400 once to form an opening and then embedding it with an insulating layer.
  • the element isolation region 420 is, for example, a silicon oxide film.
  • FIG. 7 is an enlarged cross-sectional view of part A of FIG.
  • the semiconductor element 40 is provided in the silicon layer 400.
  • the semiconductor element 40 is formed in a portion where the element isolation region 420 is not formed.
  • the semiconductor element 40 is, for example, a field effect transistor (FET).
  • the semiconductor element 40 has the following configuration, for example.
  • a source region 402 and a drain region 404 are provided in the vicinity of the interface on the interlayer insulating layer 500 side.
  • a channel region (not shown) is formed between them.
  • a gate insulating film 510 and a gate electrode 520 are provided on the channel region in the silicon layer 400.
  • Side wall insulating films 522 are provided on the side walls on both sides of the gate insulating film 510 and the gate electrode 520.
  • an interlayer insulating layer 500 is provided on the silicon layer 400, the element isolation region 420, and the semiconductor element (40).
  • the interlayer insulating layer 500 is, for example, a silicon oxide film.
  • the interlayer insulating layer 500 may be formed of a plurality of layers.
  • a liner insulating film (not shown) located under the interlayer insulating layer 500 in FIG. 6A may be provided on the silicon layer 400, the element isolation region 420, and the semiconductor element (40).
  • an etching stopper film (not shown) may be provided between an interlayer insulating layer 600 and an interlayer insulating layer 500 described later.
  • the liner insulating film or the etching stopper film is, for example, a silicon nitride film having etching selectivity with respect to the silicon oxide film.
  • the interlayer insulating layer 500 may be formed of the same composition as the element isolation region 420. Furthermore, an interface may not be formed between the interlayer insulating layer 500 and the element isolation region 420.
  • the interlayer insulating layer 500 is provided with a via 540.
  • a wiring 620 is provided over the interlayer insulating layer 500.
  • the wiring 620 is connected to the above-described semiconductor element 40 through the via 540.
  • the via 540 is connected to, for example, the source region 402 or the drain region 404 in the semiconductor element 40.
  • the via 540 is connected to the gate electrode 520 in a region not shown in FIG.
  • An interlayer insulating layer 600 is further provided in a region other than the wiring 620.
  • An interlayer insulating layer 700 is provided over the interlayer insulating layer 600 and the wiring 620. Note that a via (not shown) or a wiring (not shown) connected to the wiring 620 may be provided in a region not shown in FIG.
  • FIG. 8 is a plan view showing the configuration of the semiconductor device 10 according to the third embodiment.
  • FIG. 8 schematically shows only the wiring in each layer.
  • the semiconductor device 10 is an SPST (Single Pole Single Throw) switch circuit.
  • the wiring 620 connected to the source region 402 of the semiconductor element 40 and the wiring 620 connected to the drain region 404 are alternately arranged in a comb shape.
  • the gate wiring 660 connected to the gate electrode 520 is provided in a region that does not overlap with the wiring 620 connected to the source region 402 or the drain region 404 in a plan view.
  • an electrode pad 640 connected to the wiring 620 is provided in the uppermost layer.
  • a wiring 620 or a semiconductor element (40) to which a high-frequency signal is applied is formed in a region inside a dotted line in plan view. At least in this region, diffusion regions 220 and non-diffusion regions 240 are formed alternately. Thereby, the resistivity of the silicon substrate 100 can be effectively increased in the region where the wiring 620 or the semiconductor element (40) is provided.
  • FIGS. 9 and 10 are cross-sectional views for explaining the method for manufacturing a semiconductor device according to the third embodiment.
  • the manufacturing method of the third embodiment includes the following steps in addition to the steps of the first embodiment.
  • the silicon layer 400 is formed so as to be in contact with the first insulating layer 300.
  • an element isolation region 420 having an opening is formed in the silicon layer 400.
  • a semiconductor element (40) is formed in a portion of the silicon layer 400 that is located in the opening of the element isolation region 420.
  • an interlayer insulating layer 500 is formed on the silicon layer 400, the element isolation region 420, and the semiconductor element (40).
  • a via 540 is formed in the interlayer insulating layer 500.
  • a wiring 620 is formed on the interlayer insulating layer 500 so as to be connected to the semiconductor element (40) through the via 540. Details will be described below.
  • an acceptor is introduced into the silicon substrate 100 in a region to be the diffusion region 220.
  • diffusion regions 220 into which acceptors are introduced and non-diffusion regions 240 into which acceptors are not introduced are formed alternately in the silicon substrate 100.
  • a bonding silicon substrate (400) having a first insulating layer 300 to be a BOX layer formed on the substrate surface is prepared.
  • H + ions are ion-implanted into the bonding silicon substrate (400) in a portion on the surface side of a silicon layer 400 described later.
  • the bonding silicon substrate (400) is bonded onto the silicon substrate 100.
  • the two bonded substrates are heat-treated at a high temperature and bonded.
  • the silicon substrate for bonding (400) is peeled off from the interface into which the H + ions have been implanted to form a silicon layer 400. Note that, instead of the above-described method of implanting H + ions, a method of polishing the bonding silicon substrate (400) may be used.
  • heat treatment is performed to activate the introduced acceptor.
  • the heat treatment is performed, for example, by lamp annealing.
  • an element isolation region 420 is formed in the silicon layer 400.
  • an STI is formed as the element isolation region 420.
  • a semiconductor element (40) is formed on the silicon layer 400.
  • the semiconductor element (40) has the configuration as shown in FIG. 7, it is formed by the following process.
  • the gate insulating film 510 and the gate electrode 520 are formed on the silicon layer 400.
  • extension regions (not shown) of the source region 402 and the drain region 404 are formed by ion implantation of impurity ions using the gate insulating film 510 and the gate electrode 520 as a mask.
  • sidewall insulating films 522 are formed on the sidewalls on both sides of the gate insulating film 510 and the gate electrode 520.
  • the semiconductor element 40 is formed by the above process.
  • an interlayer insulating layer 500 is formed on the silicon layer 400, the element isolation region 420, and the semiconductor element (40).
  • a silicon oxide film is formed on the interlayer insulating layer 500 by, for example, CVD.
  • the interlayer insulating layer 500 may have a plurality of layers.
  • a liner insulating film (not shown) may be formed on the silicon layer 400, the element isolation region 420, and the semiconductor element (40).
  • via holes are formed in the interlayer insulating layer 500 by dry etching so as to be connected to the gate electrode 520 of the semiconductor element (40), the source region (402), or the drain region (404).
  • the via hole is filled with a conductive material by a plating method.
  • a via 540 connected to the gate electrode 520, the source region (402) or the drain region (404) is formed.
  • An example of the conductive material is Cu.
  • the conductive material and the interlayer insulating layer 500 are planarized by CMP (Chemical Mechanical Polishing).
  • the interlayer insulating layer 600 and the wiring 620 are formed by the same method as the formation of the via 540 described above.
  • the wiring 620 may be formed by a dual damascene method by forming an etching stopper film (not shown) between the interlayer insulating layer 600 and the interlayer insulating layer 500.
  • an interlayer insulating layer 700 is formed on the interlayer insulating layer 600 and the wiring 620.
  • a via (not shown) or wiring (not shown) may be formed to be connected to the wiring 620.
  • the silicon layer 400 that is an SOI layer is provided so as to be in contact with the first insulating layer 300.
  • a semiconductor element (40) is provided in a portion of the silicon layer 400 located in the opening of the element isolation region 420.
  • the diffusion region 220 and the non-diffusion region 240 is formed so as to be arranged alternately.
  • an electric field is generated in a complicated direction in plan view in the interface direction near the surface of the silicon substrate 100.
  • FIG. 11 is a cross-sectional view for explaining the method for manufacturing the semiconductor device 10 according to the fourth embodiment.
  • an acceptor is introduced into the silicon substrate 100 through the silicon layer 400 and the first insulating layer 300 to form the diffusion region 220. Except for this, it is the same as the third embodiment.
  • SIMOX Separatation by Implanted Oxygen
  • SOI substrate First, the silicon substrate 100, after injecting a high concentration of oxygen ions, by performing high-temperature annealing to form a first insulating layer 300 (BOX layer). At the same time, the silicon layer 400 is formed by restoring crystallinity.
  • an acceptor is introduced into the silicon substrate 100 through the silicon layer 400 and the first insulating layer 300 to form a diffusion region 220.
  • the following steps are the same as those in the third embodiment.
  • an acceptor is applied to the silicon substrate 100 via the silicon layer 400 and the first insulating layer 300.
  • the diffusion region 220 is formed by introduction.
  • heat treatment for acceptor activation is performed after an SOI substrate including the first insulating layer 300 and the silicon layer 400 is formed. Accordingly, the acceptor is not excessively diffused by the heat treatment for forming the SOI substrate.
  • SOI substrate shown in FIG. 11 (b) in FIG. 3 9 in embodiment (b), or fourth embodiment may be in the form of transaction supplied to semiconductor manufacturers.
  • silicon layer 400 formation methods SOI substrate formation methods
  • the other method may be used in either embodiment.
  • FIGS. 12 to 15 are plan views showing the configuration of the semiconductor device according to the fifth embodiment. Except for the difference in the arrangement of the diffusion regions 220, the present embodiment is the same as the first or third embodiment.
  • the wiring 620 or the semiconductor element (40) which is a transmission line to which a high frequency signal is applied Is formed.
  • a diffusion region 220 is formed in this region.
  • the non-diffusion region 240 is arranged in an island shape.
  • the diffusion region 220 and the non-diffusion region 240 are disposed opposite to FIG. 6B in the third embodiment. Even in this case, the same effect as the third embodiment can be obtained.
  • the diffusion regions 220 are arranged in an island shape.
  • the area occupied by the diffusion region 220 is formed to be 50% or less of the formation region (inside the dotted line).
  • the area average value of the surface density of the acceptor including the diffusion region 220 and the non-diffusion region 240 in order to set the area average value of the surface density of the acceptor including the diffusion region 220 and the non-diffusion region 240 to 1 ⁇ 10 10 cm ⁇ 2 or more and 1 ⁇ 10 12 cm ⁇ 2 or less, relatively The amount of acceptor introduced into diffusion region 220 is increased.
  • the required acceptor introduction amount can be adjusted within a range in which the accuracy of the ion implantation amount can be taken high, for example, in the ion implantation apparatus to be used.
  • the diffusion region 220 is formed so as to surround the non-diffusion region 240.
  • the electron mobility of the carriers in the non-diffusion region 240 is higher than the mobility of holes as a carrier diffusion region 220, it is possible to more reliably suppress the electronic conduction.
  • “the shorter length of the diffusion region 220” described above is the distance c in FIG.
  • the distance c is 25 / F ⁇ m or less.
  • the diffusion region 220 includes a plurality of island portions that are spaced apart from each other and a connection portion that is smaller in width than the island portion in plan view and is connected to the island portion.
  • This connection part connects between two adjacent island parts.
  • the non-diffusion region 240 is divided by the diffusion region 220.
  • variety and length of a connection part are the distance of the minimum dimension which can be designed, for example.
  • adjacent island portions of the diffusion region 220 are connected by a connecting portion at a distance of the smallest dimension that can be designed.
  • a connecting portion at a distance of the smallest dimension that can be designed.
  • FIG. 16 is a plan view showing the configuration of the semiconductor device according to the sixth embodiment.
  • FIG. 16A is a plan view showing the configuration of the semiconductor device 10.
  • FIG. 16B shows a region of the semiconductor device 10 where the diffusion region 220 is formed.
  • the sixth embodiment is the same as the first to fifth embodiments except that the semiconductor device 10 includes a bias generation circuit 800 and a control circuit 820.
  • the semiconductor device 10 includes an SP8T switch circuit.
  • Branches 1 to 8 include the same cross-sectional configuration as in the third embodiment.
  • the high-frequency signal passes between the ANT port and a selected port among the ports P1 to P8 via the wiring 620.
  • a bias generation circuit 800 that generates a power supply voltage and a control circuit 820 that controls a high-frequency signal are provided.
  • the bias circuit 800 or the control circuit 820 is connected to the gate wiring (660) in a layer not shown.
  • the power supply voltage generated from the bias generation circuit 800 is supplied to the gate of the semiconductor element (40).
  • the control circuit 820 is a logic circuit that controls the switch selection state of the high-frequency signal in each branch by controlling the gate bias.
  • the diffusion region 220 is formed at least in the region where the branch 1 to the branch 8 are formed.
  • the region (hatched portion) in which the diffusion region 220 is formed may be any pattern in the above-described embodiment, and is appropriately selected according to the pattern of the wiring 620 and the like.
  • the diffusion region 220 may be provided in a region where the bias generation circuit 800 and the control circuit 820 are formed.
  • the same effects as those of the first to fifth embodiments can be obtained.
  • the diffusion region 220 is provided in the region where the wiring 620 or the semiconductor element (40) which is a transmission line is formed has been described. It may be a region.
  • the case where the pattern of the region where the diffusion region 220 is provided is the same pattern within the region, but the above-described various patterns may be combined even within the same region. Can do.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

　安定的な高周波特性を示す半導体装置を提供する。　この半導体装置（１０）は、以下の構成を備えている。シリコン基板（１００）には、アクセプタが導入された拡散領域（２２０）が形成されている。また、シリコン基板（１００）には、アクセプタが導入されていない非拡散領域（２４０）が、拡散領域（２２０）と交互に配置されている。また、第１絶縁層（３００）は、シリコン基板（１００）に接するように設けられている。さらに、第１絶縁層（３００）上には、配線（６２０）が設けられている。

Description

半導体装置、半導体装置の製造方法及びＳＯＩ基板
　本発明は、半導体装置、半導体装置の製造方法及びＳＯＩ基板に関する。
　近年、シリコン基板を用いた高周波向け集積回路において、シリコン基板の誘電損に起因する信号減衰を防ぐことが望まれている。
　特許文献１（特開２００８－２２７０８４号公報）には、シリコン基板におけるシリコン酸化膜に接する領域に、アクセプタとしてのホウ素を導入した半導体装置が記載されている。これにより、このホウ素ドーピング層がホール源となり、界面の近傍に集まった電子を電荷補償し、導通に寄与する界面キャリアを減少させることができ、高調波が小さい半導体装置を実現することができるとされている。
特開２００８－２２７０８４号公報
　しかし、本発明者が検討した結果、特許文献１のように、シリコン酸化膜界面の全面に対して、イオン注入によりアクセプタをドーピングする方法では、界面電子密度が面内でバラついている場合や、ドーピング量にバラつきが生じてしまう場合など、高周波特性が劣化してしまう可能性があることが判明した。
　本発明によれば、
　シリコン基板に設けられ、アクセプタが導入された拡散領域と、
　前記シリコン基板に、前記拡散領域と交互に配置され、前記アクセプタが導入されていない非拡散領域と、
　前記シリコン基板に接するように設けられた第１絶縁層と、
　前記第１絶縁層上に設けられた配線と、
を備える半導体装置が提供される。
　本発明によれば、
　シリコン基板上に第１絶縁層を形成するとともに、前記シリコン基板に、アクセプタを導入する拡散領域と、当該拡散領域と交互に配置され、前記アクセプタを導入しない非拡散領域と、を形成する第１工程と、
　前記第１絶縁層上に配線を形成する工程と、
を備える半導体装置の製造方法が提供される。
　本発明によれば、
　シリコン基板に、アクセプタが導入された拡散領域と、
　前記シリコン基板に、前記拡散領域と交互に配置され、前記アクセプタが導入されていない非拡散領域と、
　前記シリコン基板上に接するように設けられた第１絶縁層と、
　前記第１絶縁層上に接するように設けられたシリコン層と、
を備えるＳＯＩ基板が提供される。
　本発明によれば、シリコン基板に、アクセプタが導入された拡散領域と、アクセプタが導入されていない非拡散領域とが交互に配置されている。ここで、シリコン基板の表面付近において、アクセプタが導入された拡散領域はｐ型領域となる。一方、アクセプタが導入されていない非拡散領域は界面電子によるｎ型領域となる。このようにして、ｐ型領域とｎ型領域が交互に形成されている。これにより、シリコン基板の表面付近に生じた電子とホールは、相互のバンド障壁によって閉じ込められた状態となる。したがって、実効的にシリコン基板の抵抗率を上昇させることができる。また、界面電子密度が面内でバラついていた場合に、その影響を少なくすることができる。以上のように、高周波を印加したときに、シリコン基板の表面付近に生じたキャリアの影響を抑制することができる。
　本発明によれば、高周波を印加したときに、シリコン基板の表面付近に生じたキャリアの影響を抑制することができる。
　上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
第１の実施形態に係る半導体装置の構成を示す図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態の効果を説明するための図である。 第２の実施形態に係る半導体装置の構成を示す図である。 第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第３の実施形態に係る半導体装置の構成を示す図である。 図６のＡ部を拡大した断面図である。 第３の実施形態に係る半導体装置の構成を示す平面図である。 第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第５の実施形態に係る半導体装置の構成を示す平面図である。 第５の実施形態に係る半導体装置の構成を示す平面図である。 第５の実施形態に係る半導体装置の構成を示す平面図である。 第５の実施形態に係る半導体装置の構成を示す平面図である。 第６の実施形態に係る半導体装置の構成を示す平面図である。
　以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
　（第１の実施形態）
　図１は、第１の実施形態に係る半導体装置の構成を示す図である。なお、図１（ａ）は、半導体装置１０の構成を示す断面図である。また、図１（ｂ）は、シリコン基板１００の表面付近の平面図である。この半導体装置１０は、以下のような構成を備えている。シリコン基板１００には、アクセプタが導入された拡散領域２２０が形成されている。また、シリコン基板１００には、アクセプタが導入されていない非拡散領域２４０が、拡散領域２２０と交互に配置されている。また、第１絶縁層３００は、シリコン基板１００に接するように設けられている。さらに、第１絶縁層３００上には、配線６２０が設けられている。以下、詳細を説明する。
　なお、ここでのシリコン基板１００は、数ｋΩｃｍ以上の高い抵抗率を有している。
　図１（ａ）のように、シリコン基板１００には、アクセプタが導入された拡散領域２２０が形成されている。後述するように、アクセプタの導入は、たとえば、イオン注入により行われる。アクセプタとしては、たとえば、Ｂ（ボロン）である。これにより、拡散領域２２０は、ｐ型領域となっている。
　また、シリコン基板１００には、アクセプタが導入されていない非拡散領域２４０が、拡散領域２２０と交互に配置されている。なお、非拡散領域２４０は、シリコン基板１００の表面付近に生じた界面電子により、ｎ型領域となっている。なお、以降の説明において、シリコン基板１００の表面付近に生じたキャリアのことを「界面キャリア」と表記する。なお、「シリコン基板１００の表面付近」とは、シリコン基板１００と第１絶縁層３００との界面付近のうち、シリコン基板１００側の界面付近のことをいう。
　また、第１絶縁層３００は、シリコン基板１００に接するように設けられている。半導体装置１０には高周波信号を印加することから、第１絶縁層３００は低誘電率を有するものであることが好ましい。第１絶縁層３００としては、たとえば、シリコン酸化膜である。または、第１絶縁層３００は、複数の種類の絶縁層を積層したものであってもよい。
　さらに、第１絶縁層３００上には、配線６２０が設けられている。配線６２０は、高周波信号が印加される伝送線路である。ここで、配線６２０に印加される高周波信号の周波数Ｆ（ＧＨｚ）は、たとえば、０．１（ＧＨｚ）以上である。
　次に、拡散領域２２０と非拡散領域２４０について、詳細を説明する。
　図１（ｂ）のように、拡散領域２２０と非拡散領域２４０は、配線６２０の延伸方向に対して、平行な方向に長辺を備えている。第１の実施形態では、拡散領域２２０は、たとえば、ストライプ状であり、配線６２０の延伸方向に対して、平行に配置されている。
　また、たとえば、隣接する拡散領域２２０間は、互いに分離している。すなわち、配線６２０の延伸している範囲において、隣接する拡散領域２２０の双方間で、平面視において接している部分はない。これにより、拡散領域２２０のキャリアが、高周波信号によって隣接する拡散領域２２０間で伝搬することを防ぐことができる。
　また、拡散領域２２０と非拡散領域２４０は交互に配置されている。ここでは、配線６２０の延伸方向と垂直の方向に、交互に配置されている。配線６２０に高周波信号が印加された場合、シリコン基板１００の表面付近には、界面方向に高周波信号に誘起された電界が生じる。したがって、このように配線６２０の延伸方向と垂直の方向に、拡散領域２２０と非拡散領域２４０が交互に配置されていることにより、界面キャリアの伝搬を抑制することができる。
　また、配線６２０に印加される高周波信号の周波数をＦ（ＧＨｚ）としたとき、配線６２０の延伸方向に対して、平行または垂直な方向のうち、拡散領域２２０の短い方の長さは、２５／Ｆ（μｍ）以下である。一方、配線６２０の延伸方向に対して、平行または垂直な方向のうち、非拡散領域２４０の短い方の長さは、２５／Ｆ（μｍ）以下である。
　第１の実施形態における「拡散領域２２０の短い方の長さ」は、拡散領域２２０の延伸方向と垂直の方向における長さ（ストライプの幅）である。「非拡散領域２４０の短い方の長さ」についても、同様である。
　ここで、シリコン基板１００の表面付近に生じる界面方向の電界は、１／（２Ｆ）秒の周期で交番する。シリコンにおけるキャリアの典型的な飽和速度として、１×１０７ｃｍ／ｓを仮定すると、１／（２Ｆ）秒にキャリアが走行できる距離は、最大で５０／Ｆμｍである。従って、本実施形態によれば、拡散領域２２０の短い方の長さ、および非拡散領域２４０の短い方の長さを、上記キャリアが走行できる距離の１／２の距離、すなわち２５／Ｆμｍ以下とする。これにより、拡散領域２２０と非拡散領域２４０間のバンド障壁によって、キャリアを閉じ込める確率を高くすることができる。なお、キャリアが走行できる距離の１／２の距離としたのは、上記閉じ込め効果として、キャリアが走行できる距離を１／２以下にしても、十分にキャリアを閉じ込めることができるからである。
　たとえば、この半導体装置１０に印加する高周波信号の周波数Ｆを１（ＧＨｚ）としたとき、キャリアが走行できる距離は、５０μｍである。このとき、拡散領域２２０の短い方の長さ、および非拡散領域２４０の短い方の長さは、２５μｍ以下であることが好ましい。具体的には、拡散領域２２０の短い方の長さ、および非拡散領域２４０の短い方の長さは、たとえば、１．５μｍである。これにより、キャリアが走行できる距離の１／２の距離よりも短い距離に設定していることから、キャリアを閉じ込めることができる。すなわち、実質的にシリコン基板１００の抵抗率を上昇させることができる。
　また、拡散領域２２０におけるアクセプタのドーズ量は、拡散領域２２０と非拡散領域２４０を合わせたアクセプタの面密度の面積平均値に基づいて設計されている。ここで、第１絶縁層３００がシリコン酸化膜である場合に、シリコン基板１００の表面付近における界面電子面密度は、典型的には５×１０１０ｃｍ－２以上１×１０１１ｃｍ－２以下程度、存在する。したがって、拡散領域２２０と非拡散領域２４０を通算してのアクセプタの面密度の面積平均値は、１×１０１０ｃｍ－２以上１×１０１２ｃｍ－２以下程度である。
　なお、アクセプタの面密度の面積平均値が１×１０１２ｃｍ－２以上となるように、拡散領域２２０におけるアクセプタのドーズ量を高くした場合、拡散領域２２０のホールが増加して、非拡散領域２４０まで侵入するようになってしまう。この場合、非拡散領域２４０も含めた全体にホール伝導が生じ、界面方向の実効的な抵抗率が低くなってしまう。
　一方、アクセプタの面密度の面積平均値が１×１０１０ｃｍ－２以下となるように、拡散領域２２０におけるアクセプタのドーズ量を低くした場合、シリコン基板１００に存在していた界面電子を補償することができず、拡散領域２２０においても電子伝導が支配的となる。
　それに対して、第１の実施形態では、アクセプタの面密度の面積平均値が１×１０１０ｃｍ－２以上１×１０１２ｃｍ－２以下である。上記範囲内とすることにより、拡散領域２２０におけるアクセプタのドーズ量が高すぎることによって、ホールが非拡散領域２４０へ侵入することを防ぐことができる。加えて、拡散領域２２０におけるアクセプタのドーズ量が低すぎることによって、シリコン基板１００に存在していた界面電子の補償が不十分となることを防ぐことができる。言い換えれば、拡散領域２２０と非拡散領域２４０を合わせた領域全体の平均として、界面電子を補償することができる。
　ここで、上記したアクセプタの面密度の面積平均値を満たすように、拡散領域２２０と非拡散領域２４０との面積比を考慮に入れて、拡散領域２２０におけるアクセプタのドーズ量が決められている。図１（ｂ）の場合では、拡散領域２２０と非拡散領域２４０との面積比は、たとえば、４６：５４である。また、拡散領域２２０におけるアクセプタのドーズ量は、たとえば、１．４×１０１１ｃｍ－２である。これにより、拡散領域２２０と非拡散領域２４０を合わせたアクセプタの面密度の面積平均値は、６．４×１０１０ｃｍ－２となり、シリコン基板１００の表面付近における界面電子面密度に近い値となっている。したがって、拡散領域２２０と非拡散領域２４０を合わせた領域全体として、界面電子を補償することができる。
　以上のように、シリコン基板１００の表面付近において、界面電子が補償され、実効的な抵抗率を上昇させることができる。具体的には、シリコン基板１００のうち、拡散領域２２０と非拡散領域２４０を合わせた領域の抵抗率は、３００Ωｃｍ以上である。
　次に、図２を用いて、第１の実施形態に係る半導体装置の製造方法を説明する。図２は、第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。第１の実施形態に係る半導体装置１０の製造方法は、以下の工程を備えている。まず、シリコン基板１００上に第１絶縁層３００を形成するとともに、シリコン基板１００に、アクセプタを導入する拡散領域２２０と、当該拡散領域２２０と交互に配置され、アクセプタを導入しない非拡散領域２４０と、を形成する（以降、「第１工程」とする）。次いで、第１絶縁層３００上に配線６２０を形成する。以下、詳細を説明する。
　図２（ａ）のように、まず、シリコン基板１００に、拡散領域２２０となる領域に、アクセプタを導入する。アクセプタの導入は、たとえば、イオン注入により行われる。このとき、イオン注入は、イオンビーム自体を拡散領域２２０となる領域のみに走査する方法が用いられる。または、拡散領域２２０の直上に開口部を有するレジスト膜（不図示）を、シリコン基板１００上にパターニングして、イオン注入を行う方法でもよい。アクセプタとしては、たとえば、Ｂ（ボロン）である。
　ここで、シリコン基板１００に、アクセプタを導入する拡散領域２２０と、当該拡散領域２２０と交互に配置され、アクセプタを導入しない非拡散領域２４０と、を形成する。
　次いで、図２（ｂ）のように、拡散領域２２０が形成されたシリコン基板１００上に、第１絶縁層３００を形成する。このとき、第１絶縁層３００は、たとえば、シリコン酸化膜である。第１絶縁層３００を、たとえば、熱酸化により形成する。または、第１絶縁層３００をＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により成膜する。
　次いで、導入したアクセプタの活性化のために、加熱処理を行う。加熱処理は、たとえば、ランプアニールなどにより行われる。拡散領域２２０を形成するためのイオン注入領域は、この加熱処理による熱拡散も考慮に入れて設計しておく。
　次いで、図２（ｃ）のように、第１絶縁層３００上に配線６２０を形成する。配線６２０は、たとえば、Ｃｕ、Ａｌである。配線６２０の形成は、以下の手順で行う。まず、配線６２０上に、レジスト膜（不図示）を塗布し、露光および現像によりパターニングする。次いで、配線６２０をエッチングする。次いで、レジスト膜を除去する。これにより、配線６２０を得る。
　以上の工程により、第１の実施形態の半導体装置１０を得ることができる。
　次に、第１の実施形態の効果について、比較例と対比しながら説明する。
　図３は、第１の実施形態の効果を説明するための図である。図３の横軸は、シリコン基板１００にアクセプタを導入した領域のアクセプタの面密度の面積平均値（図３における「実効ドーズ量」）である。また、図３の縦軸は、配線６２０に１ＧＨｚの高周波信号を印加したときの伝達係数である。
　図３は、３つの場合における二次元デバイスシミュレーションの結果を示している。ここで、白丸は、比較例として、シリコン基板１００の全面にアクセプタを導入した場合を示している。また、黒三角は、第１の実施形態に係る例として、拡散領域２２０の幅が１．５μｍであり、かつ非拡散領域２４０の幅が１．５μｍである場合を示している。加えて、白四角は、第１の実施形態に係る例として、拡散領域２２０の幅が３μｍであり、かつ非拡散領域２４０の幅が３μｍである場合を示している。
　いずれの結果においても、アクセプタの面密度の面積平均値（実効ドーズ量）が６．４×１０１０ｃｍ－２のときに伝達係数が最大となっている。これは、このドーズ量のときに最適に界面電子を補償することができたことを示している。
　比較例では、この最適値からアクセプタの面密度の面積平均値がずれると、大きく伝達係数が低下することが分かる。アクセプタの面密度の面積平均値が最適値から小さい場合は、界面電子が存在しており、伝送損失の原因となってしまう。一方、アクセプタの面密度の面積平均値が最適値から大きい場合は、界面電子は補償されているものの、アクセプタの導入によってホールが増加することにより、伝送損失の原因となってしまう。
　なお、実際のシリコン基板１００では、ウェハ毎に、またはウェハ面内で、界面電子密度はバラつきが生じていることが予想される。しかしながら、界面電子密度を事前に評価することは、半導体装置の量産性を著しく損なうため、困難である。したがって、比較例では、界面電子密度のバラつきを考慮せず、一定のドーズ量を、ウェハ全面に導入している。このような場合、比較例のように、シリコン基板１００の全面にアクセプタを導入する場合は、界面電子密度とずれているウェハ、またはウェハ内の一部分においては、上記のようないずれか一方の界面キャリアが発生することとなり、伝送損失の原因となる。
　また、比較例のように、シリコン基板１００の全面にアクセプタを導入する場合に、注入するアクセプタの量自体にバラつきが生じることも予想される。このような場合も同様に、界面電子密度とずれている部分において、いずれか一方の界面キャリアが発生することとなり、伝送損失の原因となる。
　このように、比較例のように、シリコン基板１００の全面にアクセプタを導入する場合では、安定的な高周波特性を得られない可能性がある。
　一方、第１の実施形態に係る二つの例では、アクセプタの面密度の面積平均値が最適値からずれた場合であっても、伝達係数は比較例よりも高い値を示している。
　第１の実施形態に係る二つの例では、シリコン基板１００に、アクセプタが導入された拡散領域２２０と、アクセプタが導入されていない非拡散領域２４０とが交互に配置されている。ここで、シリコン基板１００の表面付近において、アクセプタが導入された拡散領域２２０はｐ型領域となる。一方、アクセプタが導入されていない非拡散領域２４０は界面電子によるｎ型領域となる。このようにして、ｐ型領域とｎ型領域が交互に配置されている。これにより、シリコン基板１００の表面付近に生じた電子とホールは、相互のバンド障壁によって閉じ込められた状態となる。したがって、実効的にシリコン基板１００の抵抗率を上昇させることができる。また、界面電子密度が面内でバラついていた場合に、その影響を少なくすることができる。以上の理由により、第１の実施形態に係る二つの例では、アクセプタの面密度の面積平均値が最適値からずれた場合であっても、伝達係数は比較例よりも高い値を示していたと考えられる。
　以上のように、高周波を印加したときに、シリコン基板１００の表面付近に生じたキャリアの影響を抑制することができる。
　（第２の実施形態）
　図４は、第２の実施形態に係る半導体装置の構成を示す図である。なお、図４（ａ）は、半導体装置１０の構成を示す断面図である。また、図４（ｂ）は、シリコン基板１００の表面付近の平面図である。第２の実施形態は、以下の点を除いて、第１の実施形態と同様である。拡散領域２２０または非拡散領域２４０の一方は、配線６２０が屈曲する領域において、島状に配置されている。以下、詳細を説明する。
　図４（ａ）のように、半導体装置１０の断面の構成は、第１の実施形態と同様である。
　図４（ｂ）のように、配線６２０は、この図示された領域内において、Ｌ字に屈曲している。ここで、配線６２０に印加される高周波信号の周波数Ｆ（ＧＨｚ）は、たとえば、０．１（ＧＨｚ）以上である。このため、配線６２０に高周波信号が印加された場合、シリコン基板１００の表面付近には、界面方向のうち、平面視で互いに直交する二方向（図４（ｂ）の上下方向および左右方向）に電界が生じることになる。
　この領域において、拡散領域２２０は、たとえば、四角形の島状に配置されている。これにより、シリコン基板１００の表面付近において、上記した二方向に電界が生じた場合であっても、それぞれの方向において、界面キャリアの伝搬を抑制することができる。したがって、実効的に界面方向の抵抗率を上昇させることができる。
　ここで、フォトリソグラフィー工程において、マスクパターンの最小寸法の規定があり、拡散領域２２０の各々の島部が角において接触しているようなパターンは作製することができない。したがって、拡散領域２２０の各々の島部は、角付近で相互に離間している。各々の島部が角付近で相互に離間している距離は、設計可能な最小寸法の距離であることが好ましい。これにより、非拡散領域２４０における界面電子が、この隙間を通って伝搬するのを最小限にすることができる。
　次に、図５を用いて、第２の実施形態に係る半導体装置の製造方法を説明する。図５は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。第２の実施形態の製造方法は、第１工程において、第１絶縁層３００を形成した後、第１絶縁層３００を介して、シリコン基板１００にアクセプタを導入して拡散領域２２０を形成する点を除いて、第１の実施形態の製造方法と同様である。以下、詳細を説明する。
　図５（ａ）のように、まず、第１工程において、第１の実施形態と異なり、拡散領域２２０が形成されていないシリコン基板１００上に、第１絶縁層３００を形成する。
　次いで、図５（ｂ）のように、第１工程において、第１絶縁層３００を形成した後、第１絶縁層３００を介して、シリコン基板１００にアクセプタを導入して拡散領域２２０を形成する。このとき、拡散領域２２０は、島状になるようにアクセプタを導入する。
　なお、アクセプタの導入にイオン注入を用いる場合、シリコン基板１００の表面付近に拡散領域２２０が形成されるように、加速電圧を調整する。
　次いで、導入したアクセプタの活性化のために、加熱処理を行う。加熱処理は、第１の実施形態と同様である。
　次いで、図５（ｃ）のように、第１絶縁層３００上に配線６２０を形成する。以上の工程により、半導体装置１０を得ることができる。
　第２の実施形態によれば、拡散領域２２０または非拡散領域２４０の一方は、配線６２０が屈曲する領域において、島状に配置されている。配線６２０が屈曲する領域では、配線６２０に高周波信号が印加された場合、シリコン基板１００の表面付近には、界面方向のうち、配線６２０の屈曲する前後のそれぞれの方向に応じて、その方向に垂直な方向に電界が生じる。このため、拡散領域２２０または非拡散領域２４０の一方を島状に配置することにより、上記した方向に電界が生じた場合であっても、配線６２０の屈曲する前後のそれぞれの方向において、界面キャリアの伝搬を抑制することができる。したがって、この場合でも、実効的にシリコン基板１００の抵抗率を上昇させることができる。
　第２の実施形態の製造方法によれば、あらかじめ第１絶縁層３００を形成した後、第１絶縁層３００を介して、シリコン基板１００にアクセプタを導入して拡散領域２２０を形成する。これにより、あらかじめ形成された第１絶縁層３００のパターンに応じて、拡散領域２２０の位置を調整することができる。また、アクセプタの活性化のための加熱処理を、第１絶縁層３００が形成された後に行う。これにより、過剰にアクセプタを拡散させることがない。
　なお、第１の実施形態の構成を、第２の実施形態の製造方法で作製してもよい。また、逆に、第２の実施形態の構成を、第１の実施形態の製造方法で作製してもよい。
　（第３の実施形態）
　図６は、第３の実施形態に係る半導体装置１０の構成を示す図である。なお、図６（ａ）は、半導体装置１０の構成を示す断面図である。また、図６（ｂ）は、シリコン基板１００の表面付近の平面図である。また、図６（ａ）は、後述する図８のＢ-Ｂ'の断面図である。
　第３の実施形態は、以下の点を除いて、第２の実施形態と同様である。この半導体装置は、第２の実施形態に加え、以下の構成を備えている。第１絶縁層３００上に接するように、シリコン層４００が設けられている。また、シリコン層４００には、素子分離領域４２０が設けられている。さらに、シリコン層４００には、半導体素子（４０）が設けられている。また、シリコン層４００、素子分離領域４２０および半導体素子（４０）上には、層間絶縁層５００が設けられている。また、層間絶縁層５００には、ビア５４０が設けられている。さらに、配線６２０は、層間絶縁層５００上に設けられ、ビア５４０を介して半導体素子（４０）と接続している。以下、詳細を説明する。
　図６（ａ）のように、第１の実施形態と同様に、シリコン基板１００には、拡散領域２２０が設けられている。また、拡散領域２２０と非拡散領域２４０は交互に配置されている。拡散領域２２０の島部の長さａは、たとえば、１．５μｍである。また、非拡散領域の長さｂも、たとえば、１．５μｍである。
　図６（ｂ）のように、拡散領域２２０は島状に配置されている。さらに、拡散領域２２０の各々の島部は、たとえば、八角形である。この場合においても、拡散領域２２０の各々の島は、八角形のうち短い辺を有する角部付近で相互に離間している。また、各々の島部が角部付近で相互に離間している距離は、設計可能な最小寸法の距離となっている。これにより、非拡散領域２４０における界面電子が、この隙間を通って伝搬する可能性は低くなる。
　図６（ａ）のように、第１絶縁層３００は、シリコン基板１００上に接するように設けられている。第１絶縁層３００は、たとえば、シリコン酸化膜である。
　また、シリコン層４００は、第１絶縁層３００上に接するように設けられている。シリコン層４００は、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）層である。したがって、上述の第１絶縁層３００は、埋め込み酸化膜（ＢＯＸ：ｂｕｒｉｅｄ　ｏｘｉｄｅ）層である。シリコン層４００の形成工程については、詳細を後述する。
　また、シリコン層４００には、開口部を有する素子分離領域４２０が設けられている。素子分離領域４２０は、たとえば、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）である。ここでは、素子分離領域４２０は、一度シリコン層４００を除去して開口を形成し、その後、絶縁層で埋設したものである。また、素子分離領域４２０としては、たとえば、シリコン酸化膜である。
　図７は、図６のＡ部を拡大した断面図である。図７のように、シリコン層４００には、半導体素子４０が設けられている。半導体素子４０は、素子分離領域４２０が形成されていない部分に形成されている。なお、半導体素子４０は、たとえば、ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）である。
　半導体素子４０は、たとえば、以下のような構成を備えている。シリコン層４００のうち、層間絶縁層５００側の界面近傍には、ソース領域４０２およびドレイン領域４０４が設けられている。これらの間には、チャネル領域（不図示）が形成されている。このシリコン層４００におけるチャネル領域上には、ゲート絶縁膜５１０およびゲート電極５２０が設けられている。ゲート絶縁膜５１０およびゲート電極５２０の両側の側壁には、側壁絶縁膜５２２が設けられている。
　また、図６（ａ）のように、シリコン層４００、素子分離領域４２０および半導体素子（４０）上には、層間絶縁層５００が設けられている。層間絶縁層５００としては、たとえば、シリコン酸化膜である。
　なお、層間絶縁層５００は、複数層で形成されていてもよい。シリコン層４００、素子分離領域４２０および半導体素子（４０）上に、図６（ａ）中の層間絶縁層５００の下に位置するライナー絶縁膜（不図示）を備えていても良い。または後述する層間絶縁層６００と層間絶縁層５００との間に、エッチングストッパ膜（不図示）を備えていても良い。ライナー絶縁膜またはエッチングストッパ膜は、たとえば、シリコン酸化膜とエッチング選択性を有するシリコン窒化膜である。
　また、層間絶縁層５００は、素子分離領域４２０と同一の組成物で形成されていてもよい。さらには、層間絶縁層５００と素子分離領域４２０との間に界面が形成されていなくてもよい。
　また、層間絶縁層５００には、ビア５４０が設けられている。さらに、層間絶縁層５００上には、配線６２０が設けられている。配線６２０は、ビア５４０を介して、上述の半導体素子４０と接続している。ここで、ビア５４０は、たとえば、半導体素子４０のうち、ソース領域４０２またはドレイン領域４０４と接続している。また、図６（ａ）に図示されていない領域において、ビア５４０は、ゲート電極５２０と接続している。
　配線６２０以外の領域には、さらに層間絶縁層６００が設けられている。また、層間絶縁層６００および配線６２０の上には、層間絶縁層７００が設けられている。なお、図６（ａ）に図示されていない領域において、配線６２０と接続するビア（不図示）または配線（不図示）が設けられていても良い。
　図８は、第３の実施形態に係る半導体装置１０の構成を示す平面図である。図８は、各層における配線のみを模式的に表している。図８のように、半導体装置１０は、ＳＰＳＴ（Ｓｉｎｇｌｅ　Ｐｏｌｅ　Ｓｉｎｇｌｅ　Ｔｈｒｏｗ）スイッチ回路である。また、半導体素子４０のソース領域４０２に接続する配線６２０と、ドレイン領域４０４に接続する配線６２０は、交互に櫛形状に配置されている。また、ゲート電極５２０に接続するゲート配線６６０は、上記したソース領域４０２またはドレイン領域４０４に接続する配線６２０と平面視で重ならない領域に設けられている。また、図６（ａ）で示した多層構造のうち、最上層には、配線６２０に接続する電極パッド６４０が設けられている。
　また、図８のうち、平面視で点線の内部の領域において、高周波信号が印加される配線６２０または半導体素子（４０）が形成されている。少なくとも、この領域内において、拡散領域２２０および非拡散領域２４０が交互に配置されるように形成されている。これにより、配線６２０または半導体素子（４０）が設けられた領域では、実効的にシリコン基板１００の抵抗率を上昇させることができる。
　次に、図９、図１０を用いて、第３の実施形態に係る半導体装置の製造方法を説明する。図９、図１０は、第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。第３の実施形態の製造方法は、第１の実施形態の工程に加えて、以下の工程を備えている。第１工程において、第１絶縁層３００上に接するようにシリコン層４００を形成する。さらに、シリコン層４００に、開口部を有する素子分離領域４２０を形成する。次いで、シリコン層４００のうち、素子分離領域４２０の開口部内に位置する部分に半導体素子（４０）を形成する。次いで、シリコン層４００、素子分離領域４２０および半導体素子（４０）上に層間絶縁層５００を形成する。次いで、層間絶縁層５００にビア５４０を形成する。次いで、層間絶縁層５００上に、配線６２０を、ビア５４０を介して半導体素子（４０）と接続するように形成する。以下、詳細を説明する。
　まず、図９（ａ）のように、シリコン基板１００に、拡散領域２２０となる領域に、アクセプタを導入する。ここで、シリコン基板１００に、アクセプタを導入する拡散領域２２０と、当該拡散領域２２０と交互に配置され、アクセプタを導入しない非拡散領域２４０と、を形成する。
　次いで、基板表面にＢＯＸ層となる第１絶縁層３００が形成された貼り合せ用シリコン基板（４００）を準備する。次いで、貼り合せ用シリコン基板（４００）に、後述するシリコン層４００の表面側となる部分にＨ＋イオンをイオン注入する。
　次いで、図９（ｂ）のように、貼り合せ用シリコン基板（４００）をシリコン基板１００上に貼り合せる。次いで、この貼り合わせた二つの基板を高温で加熱処理して接合させる。次いで、先のＨ＋イオンを注入した界面から貼り合せ用シリコン基板（４００）を剥離して、シリコン層４００を形成する。なお、上記したＨ＋イオンをイオン注入する方法ではなく、貼り合せ用シリコン基板（４００）を研磨する方法でもよい。
　次いで、導入したアクセプタの活性化のために、加熱処理を行う。加熱処理は、たとえば、ランプアニールなどにより行われる。
　次いで、図１０（ａ）のように、シリコン層４００に、素子分離領域４２０を形成する。素子分離領域４２０として、たとえば、ＳＴＩを形成する。
　次いで、シリコン層４００に、半導体素子（４０）を形成する。半導体素子（４０）は、図７のような構成である場合、以下のような工程により形成する。図７のように、まず、ゲート絶縁膜５１０およびゲート電極５２０を、シリコン層４００上に形成する。次いで、ゲート絶縁膜５１０およびゲート電極５２０をマスクとして、不純物イオンをイオン注入することにより、ソース領域４０２およびドレイン領域４０４のエクステンション領域（非図示）を形成する。次いで、ゲート絶縁膜５１０およびゲート電極５２０の両側の側壁に、側壁絶縁膜５２２を形成する。次いで、ゲート電極５２０および側壁絶縁膜５２２をマスクとしてイオン注入を行い、活性化アニールを経て、ソース領域４０２およびドレイン領域４０４を形成する。以上の工程により、半導体素子４０を形成する。
　次いで、図１０（ｂ）のように、シリコン層４００、素子分離領域４２０および半導体素子（４０）上に層間絶縁層５００を形成する。層間絶縁層５００を、たとえば、ＣＶＤによりシリコン酸化膜を形成する。なお、層間絶縁層５００は、複数層でもよい。このとき、シリコン層４００、素子分離領域４２０および半導体素子（４０）上にライナー絶縁膜（不図示）を形成してもよい。
　次いで、層間絶縁層５００に、半導体素子（４０）のゲート電極５２０、ソース領域（４０２）またはドレイン領域（４０４）と接続するように、ドライエッチングによりビアホール（不図示）を形成する。次いで、ビアホール内をメッキ法により導電材料で埋め込む。これにより、ゲート電極５２０、ソース領域（４０２）またはドレイン領域（４０４）に接続するビア５４０を形成する。導電材料としては、たとえば、Ｃｕである。
　次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）により、上記した導電材料および層間絶縁層５００を平坦化する。
　次いで、上記したビア５４０の形成と同様の方法により、層間絶縁層６００および配線６２０を形成する。なお、層間絶縁層６００と層間絶縁層５００との間に、エッチングストッパ膜（不図示）を形成することにより、デュアルダマシン法により配線６２０を形成してもよい。
　次いで、層間絶縁層６００および配線６２０の上に、層間絶縁層７００を形成する。なお、図１０（ｂ）に図示されていない領域において、配線６２０と接続するビア（不図示）または配線（不図示）を形成しても良い。
　第３の実施形態によれば、第１絶縁層３００上に接するように、ＳＯＩ層であるシリコン層４００が設けられている。また、シリコン層４００のうち、素子分離領域４２０の開口部内に位置する部分には、半導体素子（４０）が設けられている。この半導体素子（４０）が形成されている領域内において、拡散領域２２０および非拡散領域２４０が交互に配置されるように形成されている。半導体素子（４０）が形成されている領域では、配線６２０に高周波信号が印加された場合、シリコン基板１００の表面付近の界面方向には、平面視で複雑な方向に電界が生じる。このため、半導体素子（４０）が形成されている領域内において、上記した拡散領域２２０および非拡散領域２４０を配置することにより、複雑に電界が生じた場合であっても、それぞれの方向において、界面キャリアの伝搬を抑制することができる。したがって、実効的にシリコン基板１００の抵抗率を上昇させることができる。
　（第４の実施形態）
　次に、図１１を用いて、第４の実施形態に係る半導体装置１０の製造方法を説明する。図１１は、第４の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第４の実施形態は、第１工程において、シリコン層４００を形成した後、シリコン層４００および第１絶縁層３００を介して、シリコン基板１００にアクセプタを導入して拡散領域２２０を形成する点を除いて、第３の実施形態と同様である。
　図１１（ａ）のように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）法により、ＳＯＩ基板を形成してもよい。まず、シリコン基板１００に、高濃度の酸素イオンを注入した後、高温アニールを行って、第１絶縁層３００（ＢＯＸ層）を形成する。このとき、同時に、結晶性を回復させることにより、シリコン層４００を形成する。
　次いで、図１１（ｂ）のように、シリコン層４００を形成した後、シリコン層４００および第１絶縁層３００を介して、シリコン基板１００にアクセプタを導入して拡散領域２２０を形成する。以下の工程は、第３の実施形態と同様である。
　第４の実施形態の製造方法によれば、あらかじめ第１絶縁層３００およびシリコン層４００を含むＳＯＩ基板を形成した後、シリコン層４００および第１絶縁層３００を介して、シリコン基板１００にアクセプタを導入して拡散領域２２０を形成する。この方法では、アクセプタの活性化のための加熱処理を、第１絶縁層３００およびシリコン層４００を含むＳＯＩ基板を形成した後に行う。これにより、ＳＯＩ基板形成のための加熱処理によって、過剰にアクセプタを拡散させることがない。
　なお、第３の実施形態における図９（ｂ）、または第４の実施形態における図１１（ｂ）のＳＯＩ基板は、半導体メーカーへ供給する取引形態とすることができる。
　以上、第３、第４の実施形態において、それぞれ異なるシリコン層４００の形成方法（ＳＯＩ基板の形成方法）を用いたが、どちらの実施形態においても他方の方法を用いてもよい。
　（第５の実施形態）
　次に、図１２から図１５を用いて、第５の実施形態に係る半導体装置１０を説明する。図１２から図１５は、第５の実施形態に係る半導体装置の構成を示す平面図である。拡散領域２２０の配置が異なる点を除いて、第１または第３の実施形態と同様である。
　図１２から図１５のうち、平面視で点線の内部の領域において、たとえば、第１または第３の実施形態と同様に、高周波信号が印加される伝送線路である配線６２０または半導体素子（４０）が形成されている。この領域内において、拡散領域２２０が形成されている。
　図１２の場合では、拡散領域２２０内には、非拡散領域２４０が島状に配置されている。この拡散領域２２０と非拡散領域２４０は、第３の実施形態における図６（ｂ）と反対に配置されている。この場合でも、第３の実施形態と同様の効果を得ることができる。
　図１３の場合では、拡散領域２２０が島状に配置されている。ただし、拡散領域２２０の占める面積が、当該形成領域（点線内）のうち５０％以下となるように形成されている。このような場合、拡散領域２２０と非拡散領域２４０を合わせたアクセプタの面密度の面積平均値を１×１０１０ｃｍ－２以上１×１０１２ｃｍ－２以下とするためには、相対的に拡散領域２２０へのアクセプタの導入量が大きくなる。このように、適宜、面積比を調整することにより、必要とされるアクセプタの導入量を、たとえば、使用するイオン注入装置において、イオン注入量の精度を高く取れる範囲に調整することができる。
　図１４の場合では、拡散領域２２０は、非拡散領域２４０を囲むように形成されている。この場合、非拡散領域２４０のキャリアとしての電子の移動度は、拡散領域２２０のキャリアとしてのホールの移動度よりも高いため、より確実に電子の伝導を抑制することができる。このとき、先に述べた「拡散領域２２０の短い方の長さ」とは、図１４中の距離ｃである。距離ｃは、２５／Ｆμｍ以下となっている。
　図１５の場合では、拡散領域２２０は、各々に離間して配置した複数の島部と、平面視で島部よりも幅が小さく、島部と接続する接続部と、を備えている。この接続部は、隣接する二つの島部の間を接続している。また、非拡散領域２４０は、拡散領域２２０によって区切られている。なお、接続部の幅および長さは、たとえば、設計可能な最小寸法の距離であることが好ましい。
　このように、拡散領域２２０の各々の島部が接続して延伸している方向と垂直の方向において、隣接する拡散領域２２０間では接続していない。これにより、当該方向には、ホールまたは電子が伝搬することがない。
　また、拡散領域２２０の隣接する島部は、設計可能な最小寸法の距離で接続部により接続している。これにより、拡散領域２２０の各々の島部が接続して延伸している方向においても、ホールまたは電子が伝搬しにくい配置となっている。
　図１５の場合によれば、配線６２０または半導体素子（４０）が複雑に配置されている場合において、特に界面キャリアの伝搬を抑制することができる。また、シリコン基板１００の表面付近において、相対的に強い電界が生じる方向に、拡散領域２２０の各々の島部が接続して延伸している方向を設けることができる。
　第５の実施形態の図１２から図１５の場合によれば、第１または第３の実施形態と同様の効果を得ることができる。
　（第６の実施形態）
　次に、図１６を用いて、第６の実施形態に係る半導体装置１０を説明する。図１６は、第６の実施形態に係る半導体装置の構成を示す平面図である。なお、図１６（ａ）は、半導体装置１０の構成を示す平面図である。また、図１６（ｂ）は、半導体装置１０のうち、拡散領域２２０が形成されている領域を示している。第６の実施形態は、半導体装置１０に、バイアス発生回路８００および制御回路８２０を備えている点を除いて、第１から第５の実施形態と同様である。
　図１６（ａ）のように、半導体装置１０は、ＳＰ８Ｔスイッチ回路を備えている。ブランチ１からブランチ８は、第３の実施形態と同様の断面構成を含んでいる。高周波信号は、配線６２０を介して、ＡＮＴポートと、Ｐ１からＰ８のポートのうち、選択されたポートの間を通過する。
　また、電源電圧を発生させるバイアス発生回路８００と、高周波信号を制御する制御回路８２０と、を備えている。また、バイアス回路８００または制御回路８２０は、図示されていない層において、ゲート配線（６６０）に接続されている。バイアス発生回路８００から発生した電源電圧は、半導体素子（４０）のゲートに供給されている。また、制御回路８２０は、ゲートバイアスを制御することにより、各ブランチにおける高周波信号のスイッチ選択状態を制御する論理回路である。
　図１６（ｂ）のように、少なくともブランチ１からブランチ８が形成された領域に、拡散領域２２０が形成されている。なお、拡散領域２２０が形成された領域（ハッチ部）は、上記した実施形態のいずれのパターンであってもよく、配線６２０等のパターンに応じて適宜選択されている。ただし、バイアス発生回路８００および制御回路８２０が形成されている領域に、拡散領域２２０を設けていても良い。
　第６の実施形態によれば、第１から第５の実施形態と同様の効果を得ることが出来る。また、伝送損失の少ない安定的な高周波スイッチ回路を提供することができる。
　以上の実施形態においては、伝送線路である配線６２０または半導体素子（４０）が形成された領域に拡散領域２２０を設ける場合を説明したが、そのほか、スパイラルインダクタ、抵抗素子または容量素子が形成された領域であってもよい。
　また、以上の実施形態においては、拡散領域２２０を設ける領域のパターンは、領域内で同一のパターンである場合を説明したが、同一の領域内であっても、上記した様々なパターンを組み合わせることができる。
　以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
　この出願は、２０１１年３月２５日に出願された日本出願特願２０１１－６７０１３号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (16)

  1. 　シリコン基板に設けられ、アクセプタが導入された拡散領域と、
    　前記シリコン基板に、前記拡散領域と交互に配置され、前記アクセプタが導入されていない非拡散領域と、
    　前記シリコン基板に接するように設けられた第１絶縁層と、
    　前記第１絶縁層上に設けられた配線と、
    を備える半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記第１絶縁層上に接するように設けられたシリコン層と、
    　前記シリコン層に設けられた素子分離領域と、
    　前記シリコン層に設けられた半導体素子と、
    　前記シリコン層、前記素子分離領域および前記半導体素子上に設けられた層間絶縁層と、
    　前記層間絶縁層に設けられたビアと、
    を備え、
    　前記配線は、前記層間絶縁層上に設けられ、前記ビアを介して前記半導体素子と接続している半導体装置。
  3. 　請求項１または２に記載の半導体装置において、
    　前記配線に印加される高周波信号の周波数をＦ（ＧＨｚ）としたとき、前記配線の延伸方向に対して平行または垂直な方向のうち、前記拡散領域の短い方の長さは、２５／Ｆ（μｍ）以下であり、
    　前記配線の延伸方向に対して平行または垂直な方向のうち、前記非拡散領域の短い方の長さは、２５／Ｆ（μｍ）以下である半導体装置。
  4. 　請求項１～３のいずれか一項に記載の半導体装置において、
    　前記拡散領域と前記非拡散領域は、前記配線の延伸方向に対して、平行な方向に長辺を備える半導体装置。
  5. 　請求項１～４のいずれか一項に記載の半導体装置において、
    　拡散領域または非拡散領域の一方は、前記配線が屈曲する領域において島状に配置されている半導体装置。
  6. 　請求項１～５のいずれか一項に記載の半導体装置において、
    　前記拡散領域は、
    　各々に離間して配置した複数の島部と、
    　平面視で前記島部よりも幅が小さく、前記島部と接続する接続部と、
    を備え、
    　前記非拡散領域は、前記拡散領域によって区切られている半導体装置。
  7. 　請求項１～６のいずれか一項に記載の半導体装置において、
    　前記拡散領域と前記非拡散領域を合わせた前記アクセプタの面密度の面積平均値は、１×１０１０ｃｍ－２以上１×１０１２ｃｍ－２以下である半導体装置。
  8. 　請求項１～７のいずれか一項に記載の半導体装置において、
    　前記シリコン基板のバルク抵抗率は、３００Ωｃｍ以上である半導体装置。
  9. 　請求項１～８のいずれか一項に記載の半導体装置において、
    　前記配線に印加される高周波信号の周波数は、０．１ＧＨｚ以上である半導体装置。
  10. 　請求項９に記載の半導体装置において、
    　電源電圧を発生させるバイアス発生回路と、
    　前記高周波信号を制御する制御回路と、
    を備え、
    　前記バイアス回路または前記制御回路は前記配線と接続している半導体装置。
  11. 　シリコン基板上に第１絶縁層を形成するとともに、前記シリコン基板に、アクセプタを導入する拡散領域と、当該拡散領域と交互に配置され、前記アクセプタを導入しない非拡散領域と、を形成する第１工程と、
    　前記第１絶縁層上に配線を形成する工程と、
    を備える半導体装置の製造方法。
  12. 　請求項１１に記載の半導体装置の製造方法において、
    　前記第１工程において、前記第１絶縁層上に接するようにシリコン層を形成する工程を含み、
    　前記シリコン層に素子分離領域を形成する工程と、
    　前記シリコン層に半導体素子を形成する工程と、
    　前記シリコン層、前記素子分離領域および前記半導体素子上に層間絶縁層を形成する工程と、
    　前記層間絶縁層にビアを形成する工程と、
    　前記層間絶縁層上に、前記配線を、前記ビアを介して前記半導体素子と接続するように形成する工程と、
    を備える半導体装置の製造方法。
  13. 　請求項１１または１２に記載の半導体装置の製造方法において、
    　前記第１工程において、前記シリコン基板に前記アクセプタを導入して前記拡散領域を形成した後、前記シリコン基板上に前記第１絶縁層を形成する半導体装置の製造方法。
  14. 　請求項１１または１２に記載の半導体装置の製造方法において、
    　前記第１工程において、前記第１絶縁層を形成した後、前記第１絶縁層を介して、前記シリコン基板に前記アクセプタを導入して前記拡散領域を形成する半導体装置の製造方法。
  15. 　請求項１２に記載の半導体装置の製造方法において、
    　前記第１工程において、前記シリコン層を形成した後、前記シリコン層および前記第１絶縁層を介して、前記シリコン基板に前記アクセプタを導入して前記拡散領域を形成する半導体装置の製造方法。
  16. 　シリコン基板に、アクセプタが導入された拡散領域と、
    　前記シリコン基板に、前記拡散領域と交互に配置され、前記アクセプタが導入されていない非拡散領域と、
    　前記シリコン基板上に接するように設けられた第１絶縁層と、
    　前記第１絶縁層上に接するように設けられたシリコン層と、
    を備えるＳＯＩ基板。
PCT/JP2012/001161 2011-03-25 2012-02-21 半導体装置、半導体装置の製造方法及びｓｏｉ基板 WO2012132207A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US14/006,939 US20140015091A1 (en) 2011-03-25 2012-02-21 Semiconductor device, method of manufacturing semiconductor device, and soi substrate
JP2013507097A JP5665970B2 (ja) 2011-03-25 2012-02-21 半導体装置、及び半導体装置の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-067013 2011-03-25
JP2011067013 2011-03-25

Publications (1)

Publication Number Publication Date
WO2012132207A1 true WO2012132207A1 (ja) 2012-10-04

Family

ID=46930003

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/001161 WO2012132207A1 (ja) 2011-03-25 2012-02-21 半導体装置、半導体装置の製造方法及びｓｏｉ基板

Country Status (3)

Country Link
US (1) US20140015091A1 (ja)
JP (1) JP5665970B2 (ja)
WO (1) WO2012132207A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222696A (ja) * 1995-02-13 1996-08-30 Nec Corp 半導体集積回路
JPH08316420A (ja) * 1995-05-23 1996-11-29 Hitachi Ltd 半導体装置
JPH0974102A (ja) * 1995-09-04 1997-03-18 Mitsubishi Electric Corp 高周波回路装置およびその製造方法
JP2000323658A (ja) * 1999-05-10 2000-11-24 Nec Corp 高周波半導体装置
JP2008108799A (ja) * 2006-10-24 2008-05-08 Sony Corp 半導体装置
JP2008282988A (ja) * 2007-05-10 2008-11-20 Sanyo Electric Co Ltd 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6373121B1 (en) * 2001-03-23 2002-04-16 United Microelectronics Corp. Silicon chip built-in inductor structure
TWI300617B (en) * 2002-11-15 2008-09-01 Via Tech Inc Low substrate loss inductor
US7247922B2 (en) * 2004-09-24 2007-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor energy loss reduction techniques
JP2007096211A (ja) * 2005-09-30 2007-04-12 Ricoh Co Ltd 半導体装置
US7554137B2 (en) * 2005-10-25 2009-06-30 Infineon Technologies Austria Ag Power semiconductor component with charge compensation structure and method for the fabrication thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222696A (ja) * 1995-02-13 1996-08-30 Nec Corp 半導体集積回路
JPH08316420A (ja) * 1995-05-23 1996-11-29 Hitachi Ltd 半導体装置
JPH0974102A (ja) * 1995-09-04 1997-03-18 Mitsubishi Electric Corp 高周波回路装置およびその製造方法
JP2000323658A (ja) * 1999-05-10 2000-11-24 Nec Corp 高周波半導体装置
JP2008108799A (ja) * 2006-10-24 2008-05-08 Sony Corp 半導体装置
JP2008282988A (ja) * 2007-05-10 2008-11-20 Sanyo Electric Co Ltd 半導体装置

Also Published As

Publication number Publication date
US20140015091A1 (en) 2014-01-16
JP5665970B2 (ja) 2015-02-04
JPWO2012132207A1 (ja) 2014-07-24

Similar Documents

Publication Publication Date Title
US6933569B2 (en) Soi mosfet
KR101821413B1 (ko) 소자분리구조물, 이를 포함하는 반도체 소자 및 그의 소자분리 구조물 제조 방법
JP2007318125A (ja) Ｓｏｉおよびｈｏｔ半導体装置上のｌｏｃｏｓおよびその製造方法
US9343352B2 (en) Integrated circuit using deep trench through silicon (DTS)
TWI440183B (zh) 超高電壓ｎ型金屬氧化物半導體元件及其製造方法
JP2010171074A (ja) 半導体装置
WO2008114167A2 (en) Extended drain transistor with resecced gate and method of producing the same
JP2012015538A (ja) 半導体装置
KR100853653B1 (ko) 핀 전계 효과 트랜지스터 및 그 제조 방법
KR100367049B1 (ko) 반도체 장치의 제조방법
KR20030035900A (ko) 집적회로 및 그 제조방법
KR20030035910A (ko) 집적회로 및 그 제조방법
US11380710B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP5665970B2 (ja) 半導体装置、及び半導体装置の製造方法
JP2014022386A (ja) 半導体装置
KR101076565B1 (ko) 고집적 ｍｏｓ 디바이스 및 그 제조방법
JP2004072063A (ja) 半導体装置及びその製造方法
KR101576203B1 (ko) 최적화된 채널 영역을 갖는 모스 트랜지스터들을 구비하는 반도체 소자들 및 그 제조방법들
JP2010219440A (ja) 半導体装置及びその製造方法
JP2005322830A (ja) 半導体装置の製造方法
US9589831B2 (en) Mechanisms for forming radio frequency (RF) area of integrated circuit structure
JP2008258648A (ja) 半導体集積回路装置
KR20220160336A (ko) 반도체 소자를 위한 딥 트렌치 마스크 레이아웃 설계 방법
TWI553866B (zh) 半導體裝置及其製造方法
JP6032415B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12763525

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2013507097

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 14006939

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12763525

Country of ref document: EP

Kind code of ref document: A1