JP2022055599A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2022055599A
JP2022055599A JP2020163107A JP2020163107A JP2022055599A JP 2022055599 A JP2022055599 A JP 2022055599A JP 2020163107 A JP2020163107 A JP 2020163107A JP 2020163107 A JP2020163107 A JP 2020163107A JP 2022055599 A JP2022055599 A JP 2022055599A
Authority
JP
Japan
Prior art keywords
voltage output
output side
region
terminals
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020163107A
Other languages
English (en)
Inventor
嘉蔵 大角
Kazo Osumi
弘招 松原
Hiroaki Matsubara
登茂平 菊地
Tomohira Kikuchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2020163107A priority Critical patent/JP2022055599A/ja
Priority to US17/468,111 priority patent/US11798870B2/en
Publication of JP2022055599A publication Critical patent/JP2022055599A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1425—Converter
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0266—Arrangements for providing Galvanic isolation, e.g. by means of magnetic or capacitive coupling

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Inverter Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】絶縁耐圧の向上を図ることが可能な半導体装置を提供する。【解決手段】半導体装置Ａ１０において、第１ダイパッド３および第２ダイパッド４を含む導電支持部材２と、第１ダイパッド３に搭載された第１半導体素子１１と、第２ダイパッド４に搭載された第２半導体素子１２と、封止樹脂７とを備えた。第１半導体素子１１は、入力側回路を構成する制御部１１１を備える。第２半導体素子１２は、高圧出力側回路を構成する高圧駆動部１２１を備える。封止樹脂７は、ｘ方向のｘ１側に位置する第１側面７３と、ｘ方向のｘ２側に位置する第２側面７４と、ｙ方向のｙ１側に位置する第４側面７６とを備える。導電支持部材２は、入力側回路に導通し、かつ、第１側面７３から突出する複数の入力側端子５１と、高圧出力側回路に導通し、かつ、第２側面７４から突出する複数の高圧出力側端子５２とを含み、第４側面７６から露出していない。【選択図】図２

Description

本開示は、１つのパッケージ内に搭載された複数の半導体素子の間で、絶縁部を介して信号を伝送する半導体装置に関する。
電気自動車もしくはハイブリッド自動車、または、家電機器などに使用されているインバータ装置には、半導体装置が使用されている。当該インバータ装置は、たとえば半導体装置と、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのパワー半導体とを備える。当該半導体装置は、制御素子および駆動素子を有する。当該インバータ装置においては、ＥＣＵ（Engine Control Unit）から出力された制御信号が、当該半導体装置の制御素子に入力される。制御素子は、制御信号をＰＷＭ（Pulse Width Modulation）制御信号に変換し、駆動素子に伝送する。駆動素子は、ＰＷＭ制御信号に基づき、たとえば６つのパワー半導体を所望のタイミングでスイッチング動作させる。当該６つのパワー半導体が所望のタイミングでスイッチング動作をすることで、車載用バッテリの直流電力からモータ駆動用の三相交流電力が生成される。たとえば、特許文献１には、モータ駆動装置に利用される半導体装置（駆動回路）の一例が開示されている。
ただし、制御素子に要求される電源電圧と、駆動素子に要求される電源電圧とが異なることがある。このような場合、複数の半導体素子を１つのパッケージ内に搭載した半導体装置では、制御素子への導電経路と、駆動素子への導電経路との２つの導電経路の間において、各々に印加される電源電圧に差異があるため、これらの導電経路の間における絶縁耐圧の向上が求められる。
特開２０１４－１５５４１２号公報
本発明は上述の事情に鑑み、絶縁耐圧の向上を図ることが可能な半導体装置を提供することをその課題とする。
本開示によって提供される半導体装置は、第１ダイパッド、および、前記第１ダイパッドとは相対的に電位が異なる第２ダイパッドを含む導電支持部材と、前記第１ダイパッドに搭載された第１半導体素子と、前記第２ダイパッドに搭載された第２半導体素子と、前記導電支持部材の少なくとも一部と、前記第１半導体素子および前記第２半導体素子と、を覆う封止樹脂とを備え、前記第１半導体素子は、前記第１ダイパッドとともに入力側回路を構成する制御部と、前記入力側回路との間で信号の送受信を行う低圧出力側回路を構成する低圧駆動部とを備え、前記第２半導体素子は、前記第２ダイパッドとともに、前記入力側回路との間で信号の送受信を行う高圧出力側回路を構成する高圧駆動部を備え、前記導電支持部材は、厚さ方向に直交する第１方向に沿って配列され、かつ、少なくともいずれかが前記入力側回路に導通する複数の入力側端子と、前記第１方向に沿って配列され、かつ、少なくともいずれかが前記高圧出力側回路に導通する複数の高圧出力側端子と、前記複数の高圧出力側端子に対して前記第１方向の一方側に、前記第１方向に沿って配列され、かつ、少なくともいずれかが前記低圧出力側回路に導通する複数の低圧出力側端子とをさらに含み、前記封止樹脂は、前記厚さ方向と前記第１方向とに直交する第２方向の一方側に位置し、かつ、前記複数の入力側端子が突出する第１側面と、前記第２方向の他方側に位置し、かつ、前記複数の高圧出力側端子および前記複数の低圧出力側端子が突出する第２側面と、前記第１方向の一方側に位置し、かつ、前記第１側面および前記第２側面につながる第３側面と、前記第１方向の他方側に位置し、かつ、前記第１側面および前記第２側面につながる第４側面とを有し、前記導電支持部材は、前記第４側面から露出していない。
本開示によると、導電支持部材は、封止樹脂の第４側面から露出していない。したがって、複数の入力側端子と複数の高圧出力側端子との絶縁距離が長くなる。これにより、絶縁耐圧の向上を図ることができる。
本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本開示の第１実施形態に係る半導体装置を示す平面図である。 図１の半導体装置を示す平面図であり、封止樹脂を透過した図である。 図１の半導体装置を示す正面図である。 図１の半導体装置を示す背面図である。 図１の半導体装置を示す左側面図である。 図１の半導体装置を示す右側面図である。 図２のＶＩＩ－ＶＩＩ線に沿う断面図である。 図２のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。 図１のＩＸ－ＩＸ線に沿う断面図である。 図１のＸ－Ｘ線に沿う断面図である。 図１の半導体装置の製造方法に係る工程を示す平面図である。 図１の半導体装置の製造方法に係る工程を示す平面図である。 本開示の第２実施形態に係る半導体装置を示す平面図であり、封止樹脂を透過した図である。 本開示の第３実施形態に係る半導体装置を示す平面図であり、封止樹脂を透過した図である。 本開示の第４実施形態に係る半導体装置を示す平面図であり、封止樹脂を透過した図である。 本開示の第５実施形態に係る半導体装置を示す平面図である。 本開示の第６実施形態に係る半導体装置を示す平面図である。 本開示の第７実施形態に係る半導体装置を示す平面図であり、封止樹脂を透過した図である。 本開示の第８実施形態に係る半導体装置を示す平面図であり、封止樹脂を透過した図である。
以下、本開示の好ましい実施の形態を、添付図面を参照して具体的に説明する。
本開示において、「ある物Ａがある物Ｂに形成されている」および「ある物Ａがある物Ｂ上に形成されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接形成されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに形成されていること」を含む。同様に、「ある物Ａがある物Ｂに配置されている」および「ある物Ａがある物Ｂ上に配置されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接配置されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに配置されていること」を含む。同様に、「ある物Ａがある物Ｂ上に位置している」とは、特段の断りのない限り、「ある物Ａがある物Ｂに接して、ある物Ａがある物Ｂ上に位置していること」、および、「ある物Ａとある物Ｂとの間に他の物が介在しつつ、ある物Ａがある物Ｂ上に位置していること」を含む。また、「ある物Ａがある物Ｂにある方向に見て重なる」とは、特段の断りのない限り、「ある物Ａがある物Ｂのすべてに重なること」、および、「ある物Ａがある物Ｂの一部に重なること」を含む。
＜第１実施形態＞
図１～図１０は、本開示に係る半導体装置の一例を示している。本実施形態の半導体装置Ａ１０は、第１半導体素子１１、第２半導体素子１２、導電支持部材２、複数のワイヤ６１、複数のワイヤ６２、複数のワイヤ６３、複数のワイヤ６４、および封止樹脂７を備える。導電支持部材２は、第１ダイパッド３、第２ダイパッド４、複数の入力側端子５１、複数の高圧出力側端子５２、および複数の低圧出力側端子５３を含む。半導体装置Ａ１０は、たとえば電気自動車またはハイブリッド自動車などのインバータ装置の配線基板に表面実装されるものである。なお、半導体装置Ａ１０の用途や機能は限定されない。半導体装置Ａ１０のパッケージ形式は、ＳＯＰ（Small Outline Package）である。ただし、半導体装置Ａ１０のパッケージ形式は、ＳＯＰに限定されない。
図１は、半導体装置Ａ１０を示す平面図である。図２は、半導体装置Ａ１０を示す平面図である。図２においては、理解の便宜上、封止樹脂７を透過して、封止樹脂７の外形を想像線（二点鎖線）で示している。図３は、半導体装置Ａ１０を示す正面図である。図４は、半導体装置Ａ１０を示す背面図である。図５は、半導体装置Ａ１０を示す左側面図である。図６は、半導体装置Ａ１０を示す右側面図である。図７は、図２のＶＩＩ－ＶＩＩ線に沿う断面図である。図８は、図２のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。図９は、図１のＩＸ－ＩＸ線に沿う断面図である。図１０は、図１のＸ－Ｘ線に沿う断面図である。
半導体装置Ａ１０は、厚さ方向視(平面視)の形状が長矩形状である。説明の便宜上、半導体装置Ａ１０の厚さ方向（平面視方向）をｚ方向とし、ｚ方向に直交する半導体装置Ａ１０の一方の辺に沿う方向（図１および図２における左右方向）をｘ方向、ｚ方向およびｘ方向に直交する方向（図１および図２における上下方向）をｙ方向とする。また、ｚ方向の一方側（図３～図８における上側）をｚ１側とし、他方側（図３～図８における下側）をｚ２側とする。ｘ方向の一方側（図１および図２における左側）をｘ１側とし、他方側（図１および図２における右側）をｘ２側とする。ｙ方向の一方側（図１および図２における上側）をｙ１側とし、他方側（図１および図２における下側）をｙ２側とする。ｚ方向が本開示の「厚さ方向」に相当し、ｙ方向が本開示の「第１方向」に相当し、ｘ方向が本開示の「第２方向」に相当する。なお、半導体装置Ａ１０の形状および各寸法は限定されない。
第１半導体素子１１および第２半導体素子１２は、半導体装置Ａ１０の機能中枢となる素子である。
第１半導体素子１１は、図２に示すように、導電支持部材２の一部（後述の第１ダイパッド３）に搭載されて、半導体装置Ａ１０のｙ方向における中央で、ｘ方向における中央よりｘ１寄りに配置されている。第１半導体素子１１は、ｚ方向視においてｙ方向に長い矩形状である。第１半導体素子１１は、Ｓｉからなる基板（図示なし）を有し、当該基板上に、図２に示すように、制御部１１１および低圧駆動部１１２が形成されている。
制御部１１１は、ＥＣＵなどから入力された制御信号をＰＷＭ制御信号に変換する回路と、ＰＷＭ制御信号を第２半導体素子１２および低圧駆動部１１２へ伝送するための送信回路とを有する。本実施形態では、制御部１１１は、ハイサイド用の制御信号とローサイド用の制御信号とを入力されて、ハイサイド用のＰＷＭ制御信号を第２半導体素子１２に伝送し、ローサイド用のＰＷＭ制御信号を低圧駆動部１１２に伝送する。
低圧駆動部１１２は、第１半導体素子１１のｘ方向ｘ２側寄りで、ｙ方向のｙ２側寄りに配置され、第１半導体素子１１の内部で制御部１１１に導通している。低圧駆動部１１２は、制御部１１１からＰＷＭ制御信号を受信し、受信したＰＷＭ制御信号に基づいてスイッチング素子（たとえばＩＧＢＴやＭＯＳＦＥＴなど）のスイッチング動作を行う回路（ゲートドライバ）を有する。低圧駆動部１１２は、ローサイドのスイッチング素子を駆動させる。
第２半導体素子１２は、図２に示すように、導電支持部材２の一部（後述の第２ダイパッド４）に搭載されて、第１半導体素子１１に対してｘ方向のｘ２側に配置されている。第２半導体素子１２は、ｚ方向視においてｙ方向に長い矩形状である。第２半導体素子１２は、Ｓｉからなる基板（図示なし）を有し、当該基板上に、図２に示すように、高圧駆動部１２１および絶縁部１２２が形成されている。
高圧駆動部１２１は、制御部１１１から絶縁部１２２を介してＰＷＭ制御信号を受信し、受信したＰＷＭ制御信号に基づいてスイッチング素子（たとえばＩＧＢＴやＭＯＳＦＥＴなど）のスイッチング動作を行う回路（ゲートドライバ）を有する。高圧駆動部１２１は、ハイサイドのスイッチング素子を駆動させる。
絶縁部１２２は、第２半導体素子１２のｘ方向ｘ１側寄りで、ｙ方向のｙ２側寄りに配置され、第２半導体素子１２の内部で高圧駆動部１２１に導通している。絶縁部１２２は、ＰＷＭ制御信号を絶縁状態で伝送するための部分である。絶縁部１２２は、後述するワイヤ６４を介して、第１半導体素子１１の制御部１１１からＰＷＭ制御信号を受信し、受信したＰＷＭ制御信号を、高圧駆動部１２１へ絶縁状態で伝送する。つまり、絶縁部１２２は、第１半導体素子１１の制御部１１１と第２半導体素子１２の高圧駆動部１２１との信号の送受信を中継し、かつ、第１半導体素子１１の制御部１１１と第２半導体素子１２の高圧駆動部１２１とを互いに絶縁する。絶縁部１２２は、たとえばインダクティブ型である。本実施形態では、絶縁部１２２は、基板上に形成された、たとえばＣｕからなる複数のインダクタ（コイル）を誘導結合させることで、絶縁状態での電気信号の伝送を行う絶縁型トランスである。複数のインダクタは、送信側インダクタおよび受信側インダクタを含み、これらのインダクタは第２半導体素子１２の厚さ方向（ｚ方向）において互いに積層されている。送信側インダクタと受信側インダクタとの間には、ＳｉＯ2などからなる誘電体層が介装されている。誘電体層により、送信側インダクタと受信側インダクタとは、電気的に絶縁されている。本実施形態では、絶縁部１２２がインダクティブ型である場合を示すが、絶縁部１２２はキャパシティブ型であってもよい。キャパシティブ型の絶縁素子は、一例ではコンデンサである。
第２半導体素子１２は、第１半導体素子１１から送信されるＰＷＭ制御信号を、絶縁部１２２を介して受信する。なお、第１半導体素子１１は、第２半導体素子１２に、ＰＷＭ制御信号以外の信号も伝送してもよい。また、第２半導体素子１２は、検出信号などの信号を、第１半導体素子１１に伝送してもよい。
ハイブリッド自動車などのインバータ装置におけるモータドライバ回路には、ローサイドスイッチング素子とハイサイドスイッチング素子とをトーテムポール状に接続したハーフブリッジ回路が一般的に使用されている。絶縁ゲートドライバでは、任意の時点でオンになるスイッチは、ローサイドスイッチング素子かハイサイドスイッチング素子のどちらか一方のみである。高電圧領域において、ローサイドスイッチング素子のソース、および、当該スイッチング素子を駆動する絶縁ゲートドライバの基準電位はグランドに接続されているので、ゲート－ソース間電圧はグランドを基準に動作する。一方、ハイサイドスイッチング素子のソース、および、当該スイッチング素子を駆動する絶縁ゲートドライバの基準電位はハーフブリッジ回路の出力ノードに接続されている。ローサイドスイッチング素子とハイサイドスイッチング素子のどちらがオンであるかに応じて、ハーフブリッジ回路の出力ノードの電位は変化するので、ハイサイドスイッチング素子を駆動する絶縁ゲートドライバの基準電位は変化する。ハイサイドスイッチング素子がオンのときには、当該基準電位は、ハイサイドスイッチング素子のドレインに印加される電圧と等価な電圧（例えば６００Ｖ以上）になる。半導体装置Ａ１０では、第２半導体素子１２の高圧駆動部１２１が、ハイサイドスイッチング素子を駆動する絶縁ゲートドライバとして用いられる。第２半導体素子１２の高圧駆動部１２１と第１半導体素子１１の制御部１１１とは絶縁性を確保するためにグランドが分離されているので、高圧駆動部１２１には、制御部１１１のグランドと比較して、６００Ｖ以上の電圧が過渡的に印加される。第１半導体素子１１の制御部１１１と、第２半導体素子１２の高圧駆動部１２１との間に著しい電位差が生じることから、半導体装置Ａ１０においては、第１半導体素子１１の制御部１１１を含む入力側回路と、第２半導体素子１２の高圧駆動部１２１を含む高圧出力側回路とが、第２半導体素子１２の絶縁部１２２により絶縁されている。つまり、第２半導体素子１２の絶縁部１２２は、相対的に低電位である入力側回路と、相対的に高電位である高圧出力側回路とを絶縁する。なお、本実施形態では、第１半導体素子１１の制御部１１１と低圧駆動部１１２との電位差は小さいので、入力側回路と、第１半導体素子１１の低圧駆動部１１２を含む低圧出力側回路との間は絶縁されていない。
第１半導体素子１１の上面（ｚ１側を向く面）には、図示しない複数の電極が設けられている。また、第１半導体素子１１の下面（ｚ２側を向く面）には、図示しない裏面電極が設けられている。これらの電極は、第１半導体素子１１に構成された回路に導通する。同様に、第２半導体素子１２の上面（ｚ１側を向く面）には、図示しない複数の電極が設けられている。また、第２半導体素子１２の下面（ｚ２側を向く面）には、図示しない裏面電極が設けられている。これらの電極は、第２半導体素子１２に構成された回路に導通する。
導電支持部材２は、半導体装置Ａ１０において、第１半導体素子１１および第２半導体素子１２と、インバータ装置の配線基板との導通経路を構成する部材である。導電支持部材２は、たとえばＣｕを組成に含む合金からなる。導電支持部材２は、後述するリードフレーム８１から形成される。導電支持部材２は、第１半導体素子１１および第２半導体素子１２を搭載する。図２に示すように、導電支持部材２は、第１ダイパッド３、第２ダイパッド４、複数の入力側端子５１、高圧出力側端子５２、および複数の低圧出力側端子５３を含む。
第１ダイパッド３は、半導体装置Ａ１０においてｙ方向における中央で、ｘ方向における中央よりｘ１寄りに配置されている。第２ダイパッド４は、第１ダイパッド３に対してｘ方向のｘ２側に、第１ダイパッド３から離れて配置されている。
第１ダイパッド３は、図２、図７、および図８に示すように、第１半導体素子１１が搭載されている。第１ダイパッド３は、第１半導体素子１１の裏面電極に導通しており、先述した入力側回路の一要素である。第１ダイパッド３は、たとえば、ｚ方向視形状が略矩形状である。第１ダイパッド３は、第１主面３１および第１裏面３２を有する。第１主面３１および第１裏面３２は、図７および図８に示すように、ｚ方向において離間する。第１主面３１はｚ１側を向き、第１裏面３２はｚ２側を向く。第１主面３１および第１裏面３２はそれぞれ、略平坦である。第１半導体素子１１は、図示しない導電性接合材（はんだ、金属ペースト、焼結金属など）により、第１主面３１に接合されている。
第２ダイパッド４は、図２および図７に示すように、第２半導体素子１２が搭載されている。第２ダイパッド４は、第２半導体素子１２の裏面電極に導通しており、先述した高圧出力側回路の一要素である。第２ダイパッド４は、たとえば、ｚ方向視形状が略矩形状である。第２ダイパッド４は、第２主面４１および第２裏面４２を有する。第２主面４１および第２裏面４２は、図７に示すように、ｚ方向において離間する。第２主面４１はｚ１側を向き、第２裏面４２はｚ２側を向く。第２主面４１および第２裏面４２はそれぞれ、略平坦である。第２半導体素子１２は、図示しない導電性接合材により、第２ダイパッド４の第２主面４１に接合されている。
複数の入力側端子５１は、インバータ装置の配線基板に接合されることで、半導体装置Ａ１０と前記配線基板との導電経路を構成する部材である。各入力側端子５１は、第１半導体素子１１の制御部１１１に適宜導通しており、先述した入力側回路の一要素である。図１、図２、および図５に示すように、複数の入力側端子５１は、互いに離間しつつ、ｙ方向に沿って配列されている。複数の入力側端子５１は、いずれも、第１ダイパッド３に対してｘ方向のｘ１側に位置し、封止樹脂７（後述の第１側面７３）からｘ方向のｘ１側に突出している。複数の入力側端子５１は、電圧が供給される電源端子、グランド端子、２種類の制御入力信号をそれぞれ入力される入力端子、その他の制御信号が入力される入力端子などを含んでいる。本実施形態では、半導体装置Ａ１０は、１０個の入力側端子５１を備えている。なお、入力側端子５１の数は限定されない。各入力側端子５１は、リード部５１１およびパッド部５１２を備えている。
リード部５１１は、ｘ方向に沿って延びた長矩形状の部位である。リード部５１１は、封止樹脂７から露出した部分と封止樹脂７に覆われた部分とを含む。図７に示すように、リード部５１１のうち封止樹脂７から露出した部分は、ガルウィング状に曲げ加工が施されている。また、リード部５１１のうち封止樹脂７から露出した部分には、めっき処理が施されていてもよい。当該めっき処理により形成されるめっき層は、たとえばはんだなどのＳｎを含む合金からなり、封止樹脂７から露出した部分を覆う。当該めっき層は、はんだ接合によって半導体装置Ａ１０をインバータ装置の配線基板に表面実装させる際に、当該露出した部分へのはんだの付着を良好なものにしつつ、はんだ接合に起因した当該露出した部分の浸食を防止する。複数の入力側端子５１のリード部５１１は、互いに離間しつつ、ｙ方向に沿って等間隔で配列されている。
パッド部５１２は、リード部５１１のｘ方向のｘ２側につながる部位である。なお、各パッド部５１２のｚ方向視形状は、限定されないが、それぞれが第１ダイパッド３に近づき、かつ、互いに所定以上の間隔を空ける形状である。パッド部５１２の上面（ｚ１側を向く面）には、めっき処理が施されていてもよい。当該めっき処理により形成されるめっき層は、たとえばＡｇを含む金属からなり、パッド部５１２の上面を覆う。当該めっき層は、後述のワイヤ６１の接合強度を高めつつ、ワイヤ６１のワイヤボンディング時の衝撃からリードフレーム８１（後述）を保護する。パッド部５１２は、全面にわたって封止樹脂７に覆われている。パッド部５１２は、略平坦である。
複数の入力側端子５１は、入力側端子５１ａおよび入力側端子５１ｂを含む。入力側端子５１ａは、図２に示すように、複数の入力側端子５１のうち、ｙ方向のｙ１側から４番目に配置されている。入力側端子５１ａは、パッド部５１２によって、第１ダイパッド３のｘ方向ｘ１側の端部のｙ方向ｙ１側寄りの位置につながっている。これにより、入力側端子５１ａは、第１ダイパッド３を支持している。入力側端子５１ａ以外の入力側端子５１のパッド部５１２は、ｙ方向においてリード部５１１よりも幅広であり、ワイヤ６１が接合されている。入力側端子５１ｂは、図２に示すように、複数の入力側端子５１のうち、ｙ方向の最もｙ１側に配置されている。なお、各入力側端子５１の形状は限定されない。
複数の高圧出力側端子５２は、複数の入力側端子５１と同様に、インバータ装置の配線基板に接合されることで、半導体装置Ａ１０と前記配線基板との導電経路を構成する部材である。各高圧出力側端子５２は、第２半導体素子１２に適宜導通しており、先述した高圧出力側回路の一要素である。図１、図２および図６に示すように、複数の高圧出力側端子５２は、互いに離間しつつ、ｙ方向に沿って配列されている。複数の高圧出力側端子５２は、いずれも、第２ダイパッド４に対してｘ方向のｘ２側に位置し、封止樹脂７（後述の第２側面７４）からｘ方向のｘ２側に突出している。複数の高圧出力側端子５２は、電圧が供給される電源端子、グランド端子、ハイサイド用の出力端子などを含んでいる。本実施形態では、半導体装置Ａ１０は、３個の高圧出力側端子５２を備えている。なお、高圧出力側端子５２の数は限定されない。各高圧出力側端子５２は、リード部５２１およびパッド部５２２を備えている。
リード部５２１は、ｘ方向に沿って延びた長矩形状の部位である。リード部５２１は、封止樹脂７から露出した部分と封止樹脂７に覆われた部分とを含む。図７に示すように、リード部５２１のうち封止樹脂７から露出した部分は、ガルウィング状に曲げ加工が施されている。また、リード部５２１のうち封止樹脂７から露出した部分には、リード部５１１と同様に、めっき層（たとえばはんだなどのＳｎを含む合金）が形成されていてもよい。複数の高圧出力側端子５２のリード部５２１は、互いに離間しつつ、ｙ方向に沿って等間隔で配列されている。
パッド部５２２は、リード部５２１のｘ方向のｘ１側につながり、かつ、ｙ方向においてリード部５２１よりも幅広の部位である。なお、各パッド部５２２のｚ方向視形状は、限定されないが、それぞれが第２ダイパッド４に近づき、かつ、互いに所定以上の間隔を空けた形状である。パッド部５２２の上面（ｚ１側を向く面）は、パッド部５１２の上面と同様に、めっき層（たとえばＡｇを含む金属）で覆われていてもよい。パッド部５２２は、全面にわたって封止樹脂７に覆われている。パッド部５２２は、略平坦である。
複数の高圧出力側端子５２は、高圧出力側端子５２ａおよび高圧出力側端子５２ｂを含む。高圧出力側端子５２ａは、図２に示すように、複数の高圧出力側端子５２のうち、ｙ方向の最もｙ１側に配置されている。高圧出力側端子５２ａは、パッド部５２２によって、第２ダイパッド４のｙ方向ｙ１側の端部のｘ方向ｘ１側寄りの位置につながっており、第２ダイパッド４を支持している。高圧出力側端子５２ａが本開示の「支持端子」に相当する。高圧出力側端子５２ａ以外の高圧出力側端子５２のパッド部５２２は、ワイヤ６２が接合されている。高圧出力側端子５２ｂは、図２に示すように、複数の高圧出力側端子５２のうち、ｙ方向の最もｙ２側に配置されている。高圧出力側端子５２ｂが本開示の「内側高圧出力側端子」に相当する。なお、各高圧出力側端子５２の形状は限定されない。
複数の低圧出力側端子５３は、複数の入力側端子５１と同様に、インバータ装置の配線基板に接合されることで、半導体装置Ａ１０と前記配線基板との導電経路を構成する部材である。各低圧出力側端子５３は、第１半導体素子１１の低圧駆動部１１２に適宜導通しており、先述した低圧出力側回路の一要素である。図１、図２、および図６に示すように、複数の低圧出力側端子５３は、互いに離間しつつ、ｙ方向に沿って配列されている。複数の低圧出力側端子５３は、いずれも、第１ダイパッド３に対してｘ方向のｘ２側に位置し、封止樹脂７（後述の第２側面７４）からｘ方向のｘ２側に突出している。また、複数の低圧出力側端子５３は、複数の高圧出力側端子５２に対してｙ方向のｙ２側に配置されている。複数の低圧出力側端子５３は、電圧が供給される電源端子、グランド端子、ローサイド用の出力端子などを含んでいる。本実施形態では、半導体装置Ａ１０は、３個の低圧出力側端子５３を備えている。なお、低圧出力側端子５３の数は限定されない。各低圧出力側端子５３は、リード部５３１およびパッド部５３２を備えている。
リード部５３１は、ｘ方向に沿って延びた長矩形状の部位である。リード部５３１は、封止樹脂７から露出した部分と封止樹脂７に覆われた部分とを含む。図３に示すように、リード部５３１のうち封止樹脂７から露出した部分は、ガルウィング状に曲げ加工が施されている。また、リード部５３１のうち封止樹脂７から露出した部分には、リード部５１１と同様に、めっき層（たとえばはんだなどのＳｎを含む合金）が形成されていてもよい。複数の低圧出力側端子５３のリード部５３１は、互いに離間しつつ、ｙ方向に沿って等間隔で配列されている。
パッド部５３２は、リード部５３１のｘ方向のｘ１側につながり、かつ、ｙ方向においてリード部５３１よりも幅広の部位である。なお、各パッド部５３２のｚ方向視形状は、限定されないが、それぞれが第１ダイパッド３に近づき、かつ、互いに所定以上の間隔を空けた形状である。各パッド部５２２は、ワイヤ６３が接合されている。パッド部５３２の上面（ｚ１側を向く面）は、パッド部５１２の上面と同様に、めっき層（たとえばＡｇを含む金属）で覆われていてもよい。パッド部５３２は、全面にわたって封止樹脂７に覆われている。パッド部５３２は、略平坦である。
複数の低圧出力側端子５３は、低圧出力側端子５３ａを含む。低圧出力側端子５３ａは、図２に示すように、複数の低圧出力側端子５３のうち、ｙ方向の最もｙ１側に配置されている。低圧出力側端子５３ａが本開示の「内側低圧出力側端子」に相当する。なお、各低圧出力側端子５３の形状は限定されない。
本実施形態では、複数の高圧出力側端子５２のリード部５２１と複数の低圧出力側端子５３のリード部５３１とが、ｙ方向において大きく離れている。具体的には、高圧出力側端子５２ｂのリード部５２１と低圧出力側端子５３ａのリード部５３１との間の距離である第１端子間距離Ｌ１が大きく、隣り合う２個の高圧出力側端子５２のリード部５２１間の距離である第２端子間距離Ｌ２の７倍程度である。なお、第１端子間距離Ｌ１は限定されないが、第２端子間距離Ｌ２の５倍以上が望ましい。
半導体装置Ａ１０では、第２半導体素子１２の高圧駆動部１２１には、第１半導体素子１１の制御部１１１のグランドと比較して、６００Ｖ以上の電圧が過渡的に印加される。そのため、高圧駆動部１２１に導通する高圧出力側端子５２と、制御部１１１に導通する入力側端子５１との間に著しい電位差が生じるときがある。また、第１半導体素子１１の低圧駆動部１１２と制御部１１１との電位差は小さいので、高圧駆動部１２１に導通する高圧出力側端子５２と、低圧駆動部１１２に導通する低圧出力側端子５３との間にも著しい電位差が生じるときがある。
複数のワイヤ６１、複数のワイヤ６２、複数のワイヤ６３、および複数のワイヤ６４は、図２に示すように、導電支持部材２とともに、第１半導体素子１１および第２半導体素子１２が所定の機能を果たすための導通経路を構成している。複数のワイヤ６１、複数のワイヤ６２、複数のワイヤ６３、および複数のワイヤ６４の各々の材料は、たとえばＡｕ、Ｃｕ、またはＡｌを含む金属である。
複数のワイヤ６１は、図２および図７に示すように、第１半導体素子１１の制御部１１１と、複数の入力側端子５１との導通経路を構成する。複数のワイヤ６１によって、第１半導体素子１１の制御部１１１は、複数の入力側端子５１の少なくともいずれかに導通する。複数のワイヤ６１は、先述した入力側回路の一要素である。複数のワイヤ６１の各々は、図２に示すように、第１半導体素子１１の制御部１１１のいずれかの電極と、いずれかの入力側端子５１のパッド部５１２とに接合されている。
複数のワイヤ６２は、図２および図７に示すように、第２半導体素子１２の高圧駆動部１２１と、複数の高圧出力側端子５２との導通経路を構成する。複数のワイヤ６２によって、第２半導体素子１２の高圧駆動部１２１は、複数の高圧出力側端子５２の少なくともいずれかに導通する。複数のワイヤ６２は、先述した高圧出力側回路の一要素である。複数のワイヤ６２の各々は、図２に示すように、第２半導体素子１２の高圧駆動部１２１のいずれかの電極と、いずれかの高圧出力側端子５２のパッド部５２２とに接合されている。
複数のワイヤ６３は、図２に示すように、第１半導体素子１１の低圧駆動部１１２と、複数の低圧出力側端子５３との導通経路を構成する。複数のワイヤ６３によって、第１半導体素子１１の低圧駆動部１１２は、複数の低圧出力側端子５３の少なくともいずれかに導通する。複数のワイヤ６３は、先述した低圧出力側回路の一要素である。複数のワイヤ６３の各々は、図２に示すように、第１半導体素子１１の低圧駆動部１１２のいずれかの電極と、いずれかの低圧出力側端子５３のパッド部５３２とに接合されている。
複数のワイヤ６４は、図２および図７に示すように、第１半導体素子１１の制御部１１１と、第２半導体素子１２の絶縁部１２２との導通経路を構成する。複数のワイヤ６４によって、第１半導体素子１１の制御部１１１と、第２半導体素子１２の絶縁部１２２とは、互いに導通する。複数のワイヤ６４は先述した入力側回路の一要素である。複数のワイヤ６４の各々は、図２に示すように、第１半導体素子１１の制御部１１１のいずれかの電極と、第２半導体素子１２の絶縁部１２２のいずれかの電極とに接合されている。
封止樹脂７は、図１に示すように、第１半導体素子１１、第２半導体素子１２、第１ダイパッド３、第２ダイパッド４、およびそれぞれ複数のワイヤ６１～６４と、それぞれ複数の入力側端子５１、高圧出力側端子５２、および低圧出力側端子５３の各々の一部とを覆っている。封止樹脂７は、電気絶縁性を有する。封止樹脂７は、たとえば黒色のエポキシ樹脂を含む材料からなる。ｚ方向視において、封止樹脂７は、ｙ方向に長い矩形状である。
図３～図６に示すように、封止樹脂７は、頂面７１、底面７２、第１側面７３、第２側面７４、第３側面７５および第４側面７６を有する。
頂面７１および底面７２は、ｚ方向において互いに離れて位置する。頂面７１および底面７２は、ｚ方向において互いに反対側を向く。頂面７１は、ｚ方向のｚ１側に位置し、第１ダイパッド３の第１主面３１と同じく、z１側を向く。底面７２はｚ方向のｚ２側に位置し、第１ダイパッド３の第１裏面３２と同じく、ｚ２側を向く。頂面７１および底面７２の各々は、略平坦である。
第１側面７３、第２側面７４、第３側面７５および第４側面７６の各々は、頂面７１および底面７２につながるとともに、ｚ方向において頂面７１と底面７２とに挟まれている。第１側面７３および第２側面７４は、ｘ方向において互いに離れて位置する。第１側面７３および第２側面７４は、ｘ方向において互いに反対側を向く。第１側面７３はｘ方向のｘ１側に位置し、第２側面７４はｘ方向のｘ２側に位置する。第３側面７５および第４側面７６は、ｙ方向において互いに離れて位置し、かつ、第１側面７３および第２側面７４につながっている。第３側面７５および第４側面７６は、ｙ方向において互いに反対側を向く。第３側面７５はｙ方向のｙ２側に位置し、第４側面７６はｙ方向のｙ１側に位置する。
図１に示すように、第１側面７３から、複数の入力側端子５１の各々の一部が突出している。また、第２側面７４から、複数の高圧出力側端子５２および複数の低圧出力側端子５３の各々の一部が突出している。第３側面７５および第４側面７６からは、導電支持部材２が露出していない。また、第２側面７４において、高圧出力側端子５２ｂと低圧出力側端子５３ａとの間では、導電支持部材２は露出していない。
図３～図５に示すように、第１側面７３は、第１領域７３１、第２領域７３２、および第３領域７３３を含む。第１領域７３１は、ｚ方向の一端が頂面７１につながり、かつ、ｚ方向の他端が第３領域７３３につながっている。第１領域７３１は、頂面７１に対して傾斜している。第２領域７３２は、ｚ方向の一端が底面７２につながり、かつ、ｚ方向の他端が第３領域７３３につながっている。第２領域７３２は、底面７２に対して傾斜している。第３領域７３３は、ｚ方向の一端が第１領域７３１につながり、かつ、ｚ方向の他端が第２領域７３２につながっている。第３領域７３３は、ｚ方向およびｙ方向の双方に沿っている。ｚ方向視において、第３領域７３３は、頂面７１および底面７２よりも外方に位置する。第３領域７３３から、複数の入力側端子５１の各々の一部が露出している。
図３、図４、および図６に示すように、第２側面７４は、第４領域７４１、第５領域７４２、および第６領域７４３を含む。第４領域７４１は、ｚ方向の一端が頂面７１につながり、かつ、ｚ方向の他端が第６領域７４３につながっている。第４領域７４１は、頂面７１に対して傾斜している。第５領域７４２は、ｚ方向の一端が底面７２につながり、かつ、ｚ方向の他端が第６領域７４３につながっている。第５領域７４２は、底面７２に対して傾斜している。第６領域７４３は、ｚ方向の一端が第４領域７４１につながり、かつ、ｚ方向の他端が第５領域７４２につながっている。第６領域７４３は、ｚ方向およびｙ方向の双方に沿っている。ｚ方向視において、第６領域７４３は、頂面７１および底面７２よりも外方に位置する。第６領域７４３から、複数の高圧出力側端子５２および低圧出力側端子５３の各々の一部が露出している。
図３、図５、および図６に示すように、第３側面７５は、第７領域７５１、第８領域７５２、および第９領域７５３を含む。第７領域７５１は、ｚ方向の一端が頂面７１につながり、かつ、ｚ方向の他端が第９領域７５３につながっている。第７領域７５１は、頂面７１に対して傾斜している。第８領域７５２は、ｚ方向の一端が底面７２につながり、かつ、ｚ方向の他端が第９領域７５３につながっている。第８領域７５２は、底面７２に対して傾斜している。第９領域７５３は、ｚ方向の一端が第７領域７５１につながり、かつ、ｚ方向の他端が第８領域７５２につながっている。第９領域７５３は、ｚ方向およびｙ方向の双方に沿っている。ｚ方向視において、第９領域７５３は、頂面７１および底面７２よりも外方に位置する。
図４～図６に示すように、第４側面７６は、第１０領域７６１、第１１領域７６２、および第１２領域７６３を含む。第１０領域７６１は、ｚ方向の一端が頂面７１につながり、かつ、ｚ方向の他端が第１２領域７６３につながっている。第１０領域７６１は、頂面７１に対して傾斜している。第１１領域７６２は、ｚ方向の一端が底面７２につながり、かつ、ｚ方向の他端が第１２領域７６３につながっている。第１１領域７６２は、底面７２に対して傾斜している。第１２領域７６３は、ｚ方向の一端が第１０領域７６１につながり、かつ、ｚ方向の他端が第１１領域７６２につながっている。第１２領域７６３は、ｚ方向およびｙ方向の双方に沿っている。ｚ方向視において、第１２領域７６３は、頂面７１および底面７２よりも外方に位置する。
本実施形態では、図９および図１０に示すように、封止樹脂７の頂面７１、底面７２、第１側面７３の第１領域７３１、および第１側面７３の第２領域７３２の各々の表面粗さは、第１側面７３の第３領域７３３の表面粗さより大である。また、封止樹脂７の頂面７１、底面７２、第２側面７４の第４領域７４１、第２側面７４の第５領域７４２の各々の表面粗さは、第２側面７４の第６領域７４３の表面粗さより大である。頂面７１および底面７２の各々の表面粗さは、５μｍＲｚ以上２０μｍＲｚ以下であることが好ましい。
また、本実施形態では、封止樹脂７は、図１および図４に示すように、第１溝部７６ａを備えている。第１溝部７６ａは、第４側面７６からｙ方向に凹んでおり、ｚ方向において頂面７１から底面７２にわたって延びている。本実施形態では、封止樹脂７は、等間隔に配置された３個の第１溝部７６ａを備えている。なお、第１溝部７６ａの個数は限定されない。本実施形態では、図１に示すように、第１溝部７６ａのｚ方向視形状は矩形状である。なお、第１溝部７６ａのｚ方向視形状は限定されず、たとえば半円形状であってもよい。
また、本実施形態では、封止樹脂７は、図１および図６に示すように、第２溝部７４ａを備えている。第２溝部７４ａは、第２側面７４からｘ方向に凹んでおり、ｚ方向において頂面７１から底面７２にわたって延びている。第２溝部７４ａは、第２側面７４において、複数の高圧出力側端子５２と複数の低圧出力側端子５３との間に配置されている。つまり、第２溝部７４ａは、第２側面７４において、高圧出力側端子５２ｂと低圧出力側端子５３ａとの間に配置されている。本実施形態では、封止樹脂７は、等間隔に配置された３個の第２溝部７４ａを備えている。なお、第２溝部７４ａの個数は限定されない。本実施形態では、図１に示すように、第２溝部７４ａのｚ方向視形状は矩形状である。なお、第２溝部７４ａのｚ方向視形状は限定されず、たとえば半円形状であってもよい。
次に、半導体装置Ａ１０の製造方法の一例について、図１１～図１２を参照して以下に説明する。図１１～図１２は、半導体装置Ａ１０の製造方法に係る工程を示す平面図である。なお、これらの図に示すｘ方向、ｙ方向およびｚ方向は、図１～図１０と同じ方向を示している。
まず、図１１に示すように、リードフレーム８１を準備する。リードフレーム８１は、板状の材料である。本実施形態においては、リードフレーム８１の母材は、Ｃｕからなる。リードフレーム８１は、金属板にエッチング処理等を施すことにより形成されてもよいし、金属板に打ち抜き加工を施すことにより形成されてもよい。リードフレーム８１は、ｚ方向に離間する主面８１Ａおよび裏面８１Ｂを有する。また、リードフレーム８１は、外枠８１１、第１ダイパッド８１２Ａ、第２ダイパッド８１２Ｂ、複数の第１リード８１３、複数の第２リード８１４、複数の第３リード８１５、およびダムバー８１６を備えている。このうち、外枠８１１およびダムバー８１６は、半導体装置Ａ１０を構成しない。第１ダイパッド８１２Ａは、後に第１ダイパッド３となる部位である。第２ダイパッド８１２Ｂは、後に第２ダイパッド４となる部位である。複数の第１リード８１３は、後に複数の入力側端子５１となる部位である。複数の第２リード８１４は、後に複数の高圧出力側端子５２となる部位である。複数の第３リード８１５は、後に複数の低圧出力側端子５３となる部位である。
次いで、図１２に示すように、第１半導体素子１１をダイボンディングにより第１ダイパッド８１２Ａに接合し、第２半導体素子１２をダイボンディングにより第２ダイパッド８１２Ｂに接合する。これらの工程を経た後、複数のワイヤ６１～６４の各々をワイヤボンディングにより形成する。
ワイヤ６１の形成工程では、まず、キャピラリを第１半導体素子１１の制御部１１１に向かって下降させ、ワイヤの先端を所定の電極に押しつける。このとき、キャピラリの自重およびキャピラリから発振される超音波などの作用によって、ワイヤの先端が 電極に圧着されて、ファーストボンディングが行われる。次いで、ワイヤを送り出しながらキャピラリを上昇させることで、電極上にボールボンドが形成される。次いで、第１リード８１３のうちいずれかの入力側端子５１のパッド部５１２になる部分の直上にキャピラリを移動させ、さらにキャピラリを下降させることにより、キャピラリの先端を接合面に押しつける。これにより、ワイヤがキャピラリの先端と接合面とに挟まれて、接合面に圧着されて、セカンドボンディングが行われる。次いで、キャピラリを上昇させることで、ワイヤが切断される。
ワイヤ６２の形成工程では、第２半導体素子１２の高圧駆動部１２１の電極上にファーストボンディングが行われ、第２リード８１４のうち高圧出力側端子５２のパッド部５２２になる部分にセカンドボンディングが行われる。ワイヤ６３の形成工程では、第１半導体素子１１の低圧駆動部１１２の電極上にファーストボンディングが行われ、第３リード８１５のうち低圧出力側端子５３のパッド部５２２になる部分にセカンドボンディングが行われる。ワイヤ６４の形成工程では、第１半導体素子１１の制御部１１１の電極上にファーストボンディングが行われ、第２半導体素子１２の絶縁部１２２の電極上にセカンドボンディングが行われる。
次いで、封止樹脂７を形成する。封止樹脂７は、トランスファモールド成形により形成される。本工程においては、複数のキャビティを有する金型にリードフレーム８１を収納する。この際、リードフレーム８１のうち、半導体装置Ａ１０において封止樹脂７に覆われた導電支持部材２の部分が、複数のキャビティのいずれかに収容されるようにする。その後、ポットからランナーを介して複数のキャビティの各々に流動化した樹脂を流し込む。 複数のキャビティの中において流動化した封止樹脂７を固化させた後、複数のキャビティの各々に対して外方に位置する樹脂バリを高圧水などで除去する。以上により封止樹脂７の形成が完了する。
その後、ダイシングを行い、個片化することで、外枠８１１やダムバー８１６によって互いにつながっていた第１ダイパッド８１２Ａ、第２ダイパッド８１２Ｂ、複数の第１リード８１３、複数の第２リード８１４、および複数の第３リード８１５が、適宜分離される。以上に示した工程を経ることで、半導体装置Ａ１０が製造される。
次に、半導体装置Ａ１０の作用効果について説明する。
本実施形態によると、第２半導体素子１２は、第１半導体素子１１の制御部１１１と第２半導体素子１２の高圧駆動部１２１との信号の送受信を中継し、かつ、制御部１１１と高圧駆動部１２１とを互いに絶縁する絶縁部１２２を備えている。したがって、制御部１１１と高圧駆動部１２１との間に著しい電位差が生じる場合に、第１半導体素子１１の制御部１１１を含む入力側回路と、第２半導体素子１２の高圧駆動部１２１を含む高圧出力側回路との絶縁耐圧の向上を図ることができる。
また、本実施形態によると、導電支持部材２は、第１ダイパッド３、第２ダイパッド４、複数の入力側端子５１、複数の高圧出力側端子５２、および複数の低圧出力側端子５３からなる。複数の入力側端子５１は第１側面７３から露出しており、複数の高圧出力側端子５２および複数の低圧出力側端子５３は第２側面７４から露出している。一方、第４側面７６からは、導電支持部材２が露出していない。したがって、著しい電位差が生じる複数の入力側端子５１と複数の高圧出力側端子５２との間に、封止樹脂７から露出した導電支持部材２の金属部分が存在しない。よって、複数の入力側端子５１と複数の高圧出力側端子５２との絶縁距離が長くなる。これにより、半導体装置Ａ１０は、第４側面７６からサポートリードなどの導電支持部材２が露出している場合と比較して、絶縁耐圧が高くなる。
また、本実施形態によると、封止樹脂７は、第４側面７６からｙ方向に凹んだ第１溝部７６ａを備えている。したがって、入力側端子５１ｂから、封止樹脂７の第１側面７３、第４側面７６、および第２側面７４に沿って高圧出力側端子５２ａに至る沿面距離が、第１溝部７６ａを備えていない場合と比較して長くなる。これにより、半導体装置Ａ１０は、さらに、絶縁耐圧の向上を図ることができる。
また、本実施形態によると、頂面７１、底面７２、第１側面７３の第１領域７３１、および第１側面７３の第２領域７３２の各々の表面粗さは、第１側面７３の第３領域７３３の表面粗さよりも大である。また、頂面７１、底面７２、第２側面７４の第４領域７４１、および第２側面７４の第５領域７４２の各々の表面粗さは、第２側面７４の第６領域７４３の表面粗さよりも大である。したがって、入力側端子５１ｂから封止樹脂７の第１側面７３の第１領域７３１、頂面７１、および第２側面７４の第４領域７４１に沿って高圧出力側端子５２ａに至る沿面距離、および、入力側端子５１ｂから封止樹脂７の第１側面７３の第２領域７３２、底面７２、および第２側面７４の第５領域７４２に沿って高圧出力側端子５２ａに至る沿面距離を、より長くできる。これにより、半導体装置Ａ１０は、さらに、絶縁耐圧の向上を図ることができる。
また、本実施形態によると、第１端子間距離Ｌ１（高圧出力側端子５２ｂのリード部５２１と低圧出力側端子５３ａのリード部５３１との間の距離）は、第２端子間距離Ｌ２（隣り合う２個の高圧出力側端子５２のリード部５２１間の距離）の５倍以上である。したがって、複数の高圧出力側端子５２のリード部５２１と複数の低圧出力側端子５３のリード部５３１とがｙ方向において十分離れている。著しい電位差が生じる複数の高圧出力側端子５２と低圧出力側端子５３とが十分離れているので、半導体装置Ａ１０は絶縁耐圧が高い。また、第２側面７４において、高圧出力側端子５２ｂと低圧出力側端子５３ａとの間では、導電支持部材２は露出しておらず、金属部分が存在しない。よって、複数の高圧出力側端子５２と複数の低圧出力側端子５３との絶縁距離が長くなる。これにより、半導体装置Ａ１０は、第２側面７４からサポートリードなどの導電支持部材２が露出している場合と比較して、絶縁耐圧が高くなる。
また、本実施形態によると、封止樹脂７は、第２側面７４からｘ方向に凹んだ第２溝部７４ａを備えている。したがって、高圧出力側端子５２ｂから封止樹脂７の第２側面７４に沿って低圧出力側端子５３ａに至る沿面距離が、第２溝部７４ａを備えていない場合と比較して長くなる。これにより、半導体装置Ａ１０は、さらに、絶縁耐圧の向上を図ることができる。
半導体装置Ａ１０においては、第２半導体素子１２の高圧駆動部１２１には、第１半導体素子１１の制御部１１１のグランドと比較して、６００Ｖ以上の電圧が過渡的に印加される。このように、制御部１１１と高圧駆動部１２１との間に著しい電位差が生じる場合において、絶縁部１２２を設けることに加え、さらなる絶縁耐圧の向上を図ることは、半導体装置Ａ１０の信頼性を向上させる上で好ましい。
なお、本実施形態では、制御部１１１および低圧駆動部１１２を備える第１半導体素子１１が、第１ダイパッド３に搭載される場合について説明したが、これに限られない。たとえば、第１半導体素子１１が制御部１１１だけを備え、低圧駆動部１１２を備える別の半導体素子が第１ダイパッド３に搭載されてもよい。また、本実施形態では、高圧駆動部１２１および絶縁部１２２を備える第２半導体素子１２が、第２ダイパッド４に搭載される場合について説明したが、これに限られない。たとえば、第２半導体素子１２が高圧駆動部１２１だけを備え、絶縁部１２２を備える別の半導体素子が第２ダイパッド４に搭載されてもよい。また、第２半導体素子１２が高圧駆動部１２１だけを備え、絶縁部１２２を備える別の半導体素子が第１ダイパッド３に搭載されてもよい。
また、本実施形態では、封止樹脂７が第１溝部７６ａおよび第２溝部７４ａを備えている場合について説明したが、これに限られない。封止樹脂７は、第１溝部７６ａを備えていなくてもよいし、また、第２溝部７４ａを備えていなくてもよい。
また、本実施形態では、封止樹脂７の頂面７１、底面７２、第１側面７３の第１領域７３１、第１側面７３の第２領域７３２、第２側面７４の第４領域７４１、および第２側面７４の第５領域７４２の各々の表面粗さが第１側面７３の第３領域７３３および第２側面７４の第６領域７４３の表面粗さより大である場合について説明したが、これに限られない。封止樹脂７の各面７１～７６が同程度の表面粗さであってもよい。この場合、封止樹脂７の各面７１～７６の表面粗さは、比較的小さくてもよいし、比較的大きく（たとえば５μｍＲｚ以上２０μｍＲｚ以下）てもよい。
また、本実施形態では、第３側面７５および第４側面７６から導電支持部材２が露出しない場合について説明したが、これに限られない。第３側面７５または第４側面７６から、サポートリードが露出してもよい。
図１３～図１９は、本開示の他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。
＜第２実施形態＞
図１３は、本開示の第２実施形態に係る半導体装置Ａ２０を説明するための図である。図１３は、半導体装置Ａ２０を示す平面図であり、図２に対応する図である。図１３においては、理解の便宜上、封止樹脂７を透過して、封止樹脂７の外形を想像線（二点鎖線）で示している。本実施形態の半導体装置Ａ２０は、第１ダイパッド３を支持する入力側端子５１をさらに２個備えている点で、第１実施形態と異なっている。
本実施形態では、複数の入力側端子５１は、入力側端子５１ｃおよび入力側端子５１ｄをさらに備えている。入力側端子５１ｃは、入力側端子５１ｂのさらにｙ方向ｙ１側に追加されている。入力側端子５１ｃは、パッド部５１２によって、第１ダイパッド３のｙ方向ｙ１側の端部のｘ方向ｘ２側寄りの位置につながっている。これにより、入力側端子５１ｃは、第１ダイパッド３を支持している。入力側端子５１ｄは、入力側端子５１ｄのｙ方向の最もｙ２側に追加されている。入力側端子５１ｄは、パッド部５１２によって、第１ダイパッド３のｙ方向ｙ２側の端部のｘ方向ｘ２側寄りの位置につながっている。これにより、入力側端子５１ｄは、第１ダイパッド３を支持している。
本実施形態においても、第２半導体素子１２が絶縁部１２２を備えているので、入力側回路と高圧出力側回路との絶縁耐圧の向上を図ることができる。また、本実施形態においても、第４側面７６から導電支持部材２が露出していないので、複数の入力側端子５１と複数の高圧出力側端子５２との絶縁距離が長くなる。また、封止樹脂７が第１溝部７６ａを備えているので、入力側端子５１ｃから第４側面７６を経由して高圧出力側端子５２ａに至る沿面距離が長くなる。また、頂面７１、底面７２、第１側面７３の第１領域７３１、第１側面７３の第２領域７３２、第２側面７４の第４領域７４１、および第２側面７４の第５領域７４２の各々の表面粗さは、第１側面７３の第３領域７３３および第２側面７４の第６領域７４３の表面粗さよりも大である。したがって、入力側端子５１ｃから頂面７１または底面７２を経由して高圧出力側端子５２ａに至る沿面距離を、より長くできる。また、本実施形態においても、第１端子間距離Ｌ１が第２端子間距離Ｌ２の５倍以上なので、複数の高圧出力側端子５２のリード部５２１と複数の低圧出力側端子５３のリード部５３１とがｙ方向において十分離れている。また、第２側面７４において、高圧出力側端子５２ｂと低圧出力側端子５３ａとの間では、導電支持部材２は露出していないので、複数の高圧出力側端子５２と複数の低圧出力側端子５３との絶縁距離が長くなる。また、封止樹脂７が第２溝部７４ａを備えているので、高圧出力側端子５２ｂから封止樹脂７の第２側面７４に沿って低圧出力側端子５３ａに至る沿面距離が長くなる。これらにより、半導体装置Ａ２０は、さらに、絶縁耐圧の向上を図ることができる。さらに、本実施形態によると、第１ダイパッド３が入力側端子５１ｃおよび入力側端子５１ｄによっても支持されている。これにより、第１半導体素子１１を第１ダイパッド３に接合する工程、および、ワイヤ６１を形成する工程において、第１ダイパッド３をより安定させることができる。
＜第３実施形態＞
図１４は、本開示の第３実施形態に係る半導体装置Ａ３０を説明するための図である。図１４は、半導体装置Ａ３０を示す平面図であり、図２に対応する図である。図１４においては、理解の便宜上、封止樹脂７を透過して、封止樹脂７の外形を想像線（二点鎖線）で示している。本実施形態の半導体装置Ａ３０は、第１ダイパッド３がサポートリードによっても支持されている点で、第１実施形態と異なっている。
本実施形態では、導電支持部材２は、サポートリード５５をさらに備えている。サポートリード５５は、ｚ方向視において長矩形状であり、ｙ方向に延びている。サポートリード５５は、ｙ方向ｙ１側の端部で、第１ダイパッド３のｙ方向ｙ２側の端部のｘ方向ｘ２側寄りの位置につながっており、第１ダイパッド３を支持している。サポートリード５５のｙ方向ｙ２側の端面は、封止樹脂７の第３側面７５から露出している。サポートリード５５は、リードフレーム８１においては第１ダイパッド３と外枠８１１とに接続しており、ダイシング工程で外枠８１１から切り離される。この時の切断面がｙ方向ｙ２側の端面になり、当該端面が封止樹脂７の第３側面７５から露出する。
本実施形態においても、第２半導体素子１２が絶縁部１２２を備えているので、入力側回路と高圧出力側回路との絶縁耐圧の向上を図ることができる。また、本実施形態においても、第４側面７６から導電支持部材２が露出していないので、複数の入力側端子５１と複数の高圧出力側端子５２との絶縁距離が長くなる。また、封止樹脂７が第１溝部７６ａを備えているので、入力側端子５１ｂから第４側面７６を経由して高圧出力側端子５２ａに至る沿面距離が長くなる。また、頂面７１、底面７２、第１側面７３の第１領域７３１、第１側面７３の第２領域７３２、第２側面７４の第４領域７４１、および第２側面７４の第５領域７４２の各々の表面粗さは、第１側面７３の第３領域７３３および第２側面７４の第６領域７４３の表面粗さよりも大である。したがって、入力側端子５１ｂから頂面７１または底面７２を経由して高圧出力側端子５２ａに至る沿面距離を、より長くできる。また、本実施形態においても、第１端子間距離Ｌ１が第２端子間距離Ｌ２の５倍以上なので、複数の高圧出力側端子５２のリード部５２１と複数の低圧出力側端子５３のリード部５３１とがｙ方向において十分離れている。また、第２側面７４において、高圧出力側端子５２ｂと低圧出力側端子５３ａとの間では、導電支持部材２は露出していないので、複数の高圧出力側端子５２と複数の低圧出力側端子５３との絶縁距離が長くなる。また、封止樹脂７が第２溝部７４ａを備えているので、高圧出力側端子５２ｂから封止樹脂７の第２側面７４に沿って低圧出力側端子５３ａに至る沿面距離が長くなる。これらにより、半導体装置Ａ３０は、さらに、絶縁耐圧の向上を図ることができる。さらに、本実施形態によると、第１ダイパッド３がサポートリード５５によっても支持されている。これにより、第１半導体素子１１を第１ダイパッド３に接合する工程、および、ワイヤ６１を形成する工程において、第１ダイパッド３をより安定させることができる。サポートリード５５の端面が第３側面７５から露出するので、複数の入力側端子５１と複数の低圧出力側端子５３との絶縁距離が短くなるが、第１半導体素子１１の制御部１１１を含む入力側回路と低圧駆動部１１２を含む低圧出力側回路との電位差は小さいので、問題は生じない。
＜第４実施形態＞
図１５は、本開示の第４実施形態に係る半導体装置Ａ４０を説明するための図である。図１５は、半導体装置Ａ４０を示す平面図であり、図２に対応する図である。図１５においては、理解の便宜上、封止樹脂７を透過して、封止樹脂７の外形を想像線（二点鎖線）で示している。本実施形態の半導体装置Ａ４０は、第２ダイパッド４を支持する高圧出力側端子５２をさらに備えている点で、第１実施形態と異なっている。
本実施形態では、複数の高圧出力側端子５２は、高圧出力側端子５２ｃをさらに備えている。高圧出力側端子５２ｃは、高圧出力側端子５２ｂのさらにｙ方向ｙ２側に追加されている。高圧出力側端子５２ｃは、パッド部５１２によって、第２ダイパッド４のｘ方向ｘ２側の端部のｙ方向の中央付近につながっている。これにより、高圧出力側端子５２ｃは、第２ダイパッド４を支持している。高圧出力側端子５２ｃが追加されたことで、複数の高圧出力側端子５２のリード部５２１と複数の低圧出力側端子５３のリード部５３１との間隔が狭くなっているが、高圧出力側端子５２ｃのリード部５２１と低圧出力側端子５３ａのリード部５３１との間の距離である第１端子間距離Ｌ１’は第２端子間距離Ｌ２（隣り合う２個の高圧出力側端子５２のリード部５２１間の距離）の５倍以上である。
本実施形態においても、第２半導体素子１２が絶縁部１２２を備えているので、入力側回路と高圧出力側回路との絶縁耐圧の向上を図ることができる。また、本実施形態においても、第４側面７６から導電支持部材２が露出していないので、複数の入力側端子５１と複数の高圧出力側端子５２との絶縁距離が長くなる。また、封止樹脂７が第１溝部７６ａを備えているので、入力側端子５１ｂから第４側面７６を経由して高圧出力側端子５２ａに至る沿面距離が長くなる。また、頂面７１、底面７２、第１側面７３の第１領域７３１、第１側面７３の第２領域７３２、第２側面７４の第４領域７４１、および第２側面７４の第５領域７４２の各々の表面粗さは、第１側面７３の第３領域７３３および第２側面７４の第６領域７４３の表面粗さよりも大である。したがって、入力側端子５１ｂから頂面７１または底面７２を経由して高圧出力側端子５２ａに至る沿面距離を、より長くできる。また、本実施形態によると、第１端子間距離Ｌ１’が第２端子間距離Ｌ２の５倍以上なので、複数の高圧出力側端子５２のリード部５２１と複数の低圧出力側端子５３のリード部５３１とがｙ方向において十分離れている。また、第２側面７４において、高圧出力側端子５２ｃと低圧出力側端子５３ａとの間では、導電支持部材２は露出していないので、複数の高圧出力側端子５２と複数の低圧出力側端子５３との絶縁距離が長くなる。また、封止樹脂７が第２溝部７４ａを備えているので、高圧出力側端子５２ｃから封止樹脂７の第２側面７４に沿って低圧出力側端子５３ａに至る沿面距離が長くなる。これらにより、半導体装置Ａ４０は、さらに、絶縁耐圧の向上を図ることができる。さらに、本実施形態によると、第２ダイパッド４が高圧出力側端子５２ｃによっても支持されている。これにより、第２半導体素子１２を第２ダイパッド４に接合する工程、および、ワイヤ６２を形成する工程において、第２ダイパッド４をより安定させることができる。
＜第５実施形態＞
図１６は、本開示の第５実施形態に係る半導体装置Ａ５０を説明するための図である。図１６は、半導体装置Ａ５０を示す平面図であり、図１に対応する図である。本実施形態の半導体装置Ａ５０は、封止樹脂７が第１溝部７６ａおよび第２溝部７４ａに代えて突出部を備えている点で、第１実施形態と異なっている。
本実施形態では、封止樹脂７は、第１溝部７６ａを備えておらず、代わりに、第１突出部７６ｂを備えている。第１突出部７６ｂは、第４側面７６からｙ方向に突出しており、ｚ方向において頂面７１から底面７２にわたって延びている。本実施形態では、封止樹脂７は、等間隔に配置された３個の第１突出部７６ｂを備えている。なお、第１突出部７６ｂの個数は限定されない。本実施形態では、第１突出部７６ｂのｚ方向視形状は矩形状である。なお、第１突出部７６ｂのｚ方向視形状は限定されず、たとえば半円形状であってもよい。
また、本実施形態では、封止樹脂７は、第２溝部７４ａを備えておらず、代わりに、第２突出部７４ｂを備えている。第２突出部７４ｂは、第２側面７４からｘ方向に突出しており、ｚ方向において頂面７１から底面７２にわたって延びている。第２突出部７４ｂは、第２側面７４において、複数の高圧出力側端子５２と複数の低圧出力側端子５３との間に配置されている。つまり、第２突出部７４ｂは、第２側面７４において、高圧出力側端子５２ｂと低圧出力側端子５３ａとの間に配置されている。本実施形態では、封止樹脂７は、等間隔に配置された３個の第２突出部７４ｂを備えている。なお、第２突出部７４ｂの個数は限定されない。本実施形態では、第２突出部７４ｂのｚ方向視形状は矩形状である。なお、第２突出部７４ｂのｚ方向視形状は限定されず、たとえば半円形状であってもよい。
本実施形態においても、第２半導体素子１２が絶縁部１２２を備えているので、入力側回路と高圧出力側回路との絶縁耐圧の向上を図ることができる。また、本実施形態においても、第４側面７６から導電支持部材２が露出していないので、複数の入力側端子５１と複数の高圧出力側端子５２との絶縁距離が長くなる。また、本実施形態によると、封止樹脂７が第１突出部７６ｂを備えているので、入力側端子５１ｂから第４側面７６を経由して高圧出力側端子５２ａに至る沿面距離が長くなる。また、頂面７１、底面７２、第１側面７３の第１領域７３１、第１側面７３の第２領域７３２、第２側面７４の第４領域７４１、および第２側面７４の第５領域７４２の各々の表面粗さは、第１側面７３の第３領域７３３および第２側面７４の第６領域７４３の表面粗さよりも大である。したがって、入力側端子５１ｂから頂面７１または底面７２を経由して高圧出力側端子５２ａに至る沿面距離を、より長くできる。また、本実施形態においても、第１端子間距離Ｌ１が第２端子間距離Ｌ２の５倍以上なので、複数の高圧出力側端子５２のリード部５２１と複数の低圧出力側端子５３のリード部５３１とがｙ方向において十分離れている。また、第２側面７４において、高圧出力側端子５２ｂと低圧出力側端子５３ａとの間では、導電支持部材２は露出していないので、複数の高圧出力側端子５２と複数の低圧出力側端子５３との絶縁距離が長くなる。また、本実施形態によると、封止樹脂７が第２突出部７４ｂを備えているので、高圧出力側端子５２ｂから封止樹脂７の第２側面７４に沿って低圧出力側端子５３ａに至る沿面距離が長くなる。これらにより、半導体装置Ａ５０は、さらに、絶縁耐圧の向上を図ることができる。
＜第６実施形態＞
図１７は、本開示の第６実施形態に係る半導体装置Ａ６０を説明するための図である。図１７は、半導体装置Ａ６０を示す平面図であり、図１に対応する図である。本実施形態の半導体装置Ａ６０は、封止樹脂７が第１溝部７６ａおよび第２溝部７４ａに加えてさらに突出部を備えている点で、第１実施形態と異なっている。
本実施形態では、封止樹脂７は、隣り合う第１溝部７６ａの間に、第１突出部７６ｂを備えている。第１突出部７６ｂは、第４側面７６からｙ方向に突出しており、ｚ方向において頂面７１から底面７２にわたって延びている。本実施形態では、封止樹脂７は、２個の第１突出部７６ｂを備えている。なお、第１突出部７６ｂの個数は限定されない。本実施形態では、第１突出部７６ｂのｚ方向視形状は矩形状である。なお、第１突出部７６ｂのｚ方向視形状は限定されず、たとえば半円形状であってもよい。
また、本実施形態では、封止樹脂７は、隣り合う第２溝部７４ａの間に、第２突出部７４ｂを備えている。第２突出部７４ｂは、第２側面７４からｘ方向に突出しており、ｚ方向において頂面７１から底面７２にわたって延びている。本実施形態では、封止樹脂７は、２個の第２突出部７４ｂを備えている。なお、第２突出部７４ｂの個数は限定されない。本実施形態では、第２突出部７４ｂのｚ方向視形状は矩形状である。なお、第２突出部７４ｂのｚ方向視形状は限定されず、たとえば半円形状であってもよい。
本実施形態においても、第２半導体素子１２が絶縁部１２２を備えているので、入力側回路と高圧出力側回路との絶縁耐圧の向上を図ることができる。また、本実施形態においても、第４側面７６から導電支持部材２が露出していないので、複数の入力側端子５１と複数の高圧出力側端子５２との絶縁距離が長くなる。また、本実施形態によると、封止樹脂７が第１溝部７６ａおよび第１突出部７６ｂを備えているので、入力側端子５１ｂから第４側面７６を経由して高圧出力側端子５２ａに至る沿面距離が長くなる。また、頂面７１、底面７２、第１側面７３の第１領域７３１、第１側面７３の第２領域７３２、第２側面７４の第４領域７４１、および第２側面７４の第５領域７４２の各々の表面粗さは、第１側面７３の第３領域７３３および第２側面７４の第６領域７４３の表面粗さよりも大である。したがって、入力側端子５１ｂから頂面７１または底面７２を経由して高圧出力側端子５２ａに至る沿面距離を、より長くできる。また、本実施形態においても、第１端子間距離Ｌ１が第２端子間距離Ｌ２の５倍以上なので、複数の高圧出力側端子５２のリード部５２１と複数の低圧出力側端子５３のリード部５３１とがｙ方向において十分離れている。また、第２側面７４において、高圧出力側端子５２ｂと低圧出力側端子５３ａとの間では、導電支持部材２は露出していないので、複数の高圧出力側端子５２と複数の低圧出力側端子５３との絶縁距離が長くなる。また、本実施形態によると、封止樹脂７が第２溝部７４ａおよび第２突出部７４ｂを備えているので、高圧出力側端子５２ｂから封止樹脂７の第２側面７４に沿って低圧出力側端子５３ａに至る沿面距離が長くなる。これらにより、半導体装置Ａ６０は、さらに、絶縁耐圧の向上を図ることができる。
＜第７実施形態＞
図１８は、本開示の第７実施形態に係る半導体装置Ａ７０を説明するための図である。図１８は、半導体装置Ａ７０を示す平面図であり、図２に対応する図である。図１８においては、理解の便宜上、封止樹脂７を透過して、封止樹脂７の外形を想像線（二点鎖線）で示している。本実施形態の半導体装置Ａ７０は、第２半導体素子１２が絶縁部１２２を備えておらず、代わりに、第１半導体素子１１が絶縁部を備えている点で、第１実施形態と異なっている。
本実施形態では、第２半導体素子１２は絶縁部１２２を備えていない。一方、第１半導体素子１１は、絶縁部１１３をさらに備えている。絶縁部１１３は、第１半導体素子１１のｘ方向ｘ２側寄りで、ｙ方向のｙ１側寄りに配置され、第１半導体素子１１の内部で制御部１１１に導通している。絶縁部１１３は、ＰＷＭ制御信号を絶縁状態で伝送するための部分であり、絶縁部１２２と同様の構成である。絶縁部１１３は、制御部１１１からＰＷＭ制御信号を受信し、受信したＰＷＭ制御信号を、ワイヤ６４を介して、第２半導体素子１２の高圧駆動部１２１へ絶縁状態で伝送する。つまり、絶縁部１１３は、第１半導体素子１１の制御部１１１と第２半導体素子１２の高圧駆動部１２１との信号の送受信を中継し、かつ、第１半導体素子１１の制御部１１１と第２半導体素子１２の高圧駆動部１２１とを互いに絶縁する。
本実施形態によると、第１半導体素子１１が絶縁部１１３を備えているので、入力側回路と高圧出力側回路との絶縁耐圧の向上を図ることができる。また、本実施形態においても、第４側面７６から導電支持部材２が露出していないので、複数の入力側端子５１と複数の高圧出力側端子５２との絶縁距離が長くなる。また、封止樹脂７が第１溝部７６ａを備えているので、入力側端子５１ｂから第４側面７６を経由して高圧出力側端子５２ａに至る沿面距離が長くなる。また、頂面７１、底面７２、第１側面７３の第１領域７３１、第１側面７３の第２領域７３２、第２側面７４の第４領域７４１、および第２側面７４の第５領域７４２の各々の表面粗さは、第１側面７３の第３領域７３３および第２側面７４の第６領域７４３の表面粗さよりも大である。したがって、入力側端子５１ｂから頂面７１または底面７２を経由して高圧出力側端子５２ａに至る沿面距離を、より長くできる。また、本実施形態においても、第１端子間距離Ｌ１が第２端子間距離Ｌ２の５倍以上なので、複数の高圧出力側端子５２のリード部５２１と複数の低圧出力側端子５３のリード部５３１とがｙ方向において十分離れている。また、第２側面７４において、高圧出力側端子５２ｂと低圧出力側端子５３ａとの間では、導電支持部材２は露出していないので、複数の高圧出力側端子５２と複数の低圧出力側端子５３との絶縁距離が長くなる。また、封止樹脂７が第２溝部７４ａを備えているので、高圧出力側端子５２ｂから封止樹脂７の第２側面７４に沿って低圧出力側端子５３ａに至る沿面距離が長くなる。これらにより、半導体装置Ａ７０は、さらに、絶縁耐圧の向上を図ることができる。
なお、本実施形態では、制御部１１１、低圧駆動部１１２、および絶縁部１１３を備える第１半導体素子１１が、第１ダイパッド３に搭載される場合について説明したが、これに限られない。たとえば、第１半導体素子１１が制御部１１１および低圧駆動部１１２だけを備え、絶縁部１１３を備える別の半導体素子が第１ダイパッド３に搭載されてもよい。また、第１半導体素子１１が制御部１１１だけを備え、低圧駆動部１１２を備える別の半導体素子と絶縁部１１３を備える別の半導体素子とが第１ダイパッド３に搭載されてもよい。
＜第８実施形態＞
図１９は、本開示の第８実施形態に係る半導体装置Ａ８０を説明するための図である。図１９は、半導体装置Ａ８０を示す平面図であり、図２に対応する図である。図１９においては、理解の便宜上、封止樹脂７を透過して、封止樹脂７の外形を想像線（二点鎖線）で示している。本実施形態の半導体装置Ａ８０は、第１半導体素子１１が低圧駆動部１１２を備えておらず、代わりに、低圧出力側回路を構成するダイパッドに、低圧駆動部を備える半導体素子が搭載されている点で、第１実施形態と異なっている。
本実施形態では、第１半導体素子１１は低圧駆動部１１２を備えていない。半導体装置Ａ８０は、第３半導体素子１３、第３ダイパッド４５、およびワイヤ６５をさらに備えている。
第３半導体素子１３は、第３ダイパッド４５に搭載されて、第１半導体素子１１に対してｘ方向のｘ２側、かつ、第２半導体素子１２に対してｙ方向のｙ２側に配置されている。第３半導体素子１３は、ｚ方向視においてｙ方向に長い矩形状である。第３半導体素子１３は、Ｓｉからなる基板（図示なし）を有し、当該基板上に低圧駆動部１３１が形成されている。低圧駆動部１３１は、第１実施形態に係る第１半導体素子１１の低圧駆動部１１２と同様の構成であり、ワイヤ６５を介して、第１半導体素子１１の制御部１１１からＰＷＭ制御信号を受信して、ローサイドのスイッチング素子を駆動させる。第３半導体素子１３の上面（ｚ１側を向く面）には、図示しない複数の電極が設けられている。また、第３半導体素子１３の下面（ｚ２側を向く面）には、図示しない裏面電極が設けられている。これらの電極は、第３半導体素子１３に構成された回路に導通する。
第３ダイパッド４５は、第３半導体素子１３が搭載されている。第３ダイパッド４５は、第３半導体素子１３の裏面電極に導通しており、先述した低圧出力側回路の一要素である。第３ダイパッド４５は、たとえば、ｚ方向視形状が略矩形状である。第３半導体素子１３は、図示しない導電性接合材により、第３ダイパッド４５に接合されている。本実施形態では、複数の低圧出力側端子５３は、第３半導体素子１３の低圧駆動部１３１に適宜導通している。複数の低圧出力側端子５３のうち、ｙ方向の最もｙ２側に配置されている低圧出力側端子５３ｂは、パッド部５３２によって、第３ダイパッド４５のｙ方向ｙ２側の端部のｘ方向ｘ１側寄りの位置につながっており、第３ダイパッド４５を支持している。
本実施形態においても、第２半導体素子１２が絶縁部１２２を備えているので、入力側回路と高圧出力側回路との絶縁耐圧の向上を図ることができる。また、本実施形態においても、第４側面７６から導電支持部材２が露出していないので、複数の入力側端子５１と複数の高圧出力側端子５２との絶縁距離が長くなる。また、封止樹脂７が第１溝部７６ａを備えているので、入力側端子５１ｂから第４側面７６を経由して高圧出力側端子５２ａに至る沿面距離が長くなる。また、頂面７１、底面７２、第１側面７３の第１領域７３１、第１側面７３の第２領域７３２、第２側面７４の第４領域７４１、および第２側面７４の第５領域７４２の各々の表面粗さは、第１側面７３の第３領域７３３および第２側面７４の第６領域７４３の表面粗さよりも大である。したがって、入力側端子５１ｂから頂面７１または底面７２を経由して高圧出力側端子５２ａに至る沿面距離を、より長くできる。また、本実施形態においても、第１端子間距離Ｌ１が第２端子間距離Ｌ２の５倍以上なので、複数の高圧出力側端子５２のリード部５２１と複数の低圧出力側端子５３のリード部５３１とがｙ方向において十分離れている。また、第２側面７４において、高圧出力側端子５２ｂと低圧出力側端子５３ａとの間では、導電支持部材２は露出していないので、複数の高圧出力側端子５２と複数の低圧出力側端子５３との絶縁距離が長くなる。また、封止樹脂７が第２溝部７４ａを備えているので、高圧出力側端子５２ｂから封止樹脂７の第２側面７４に沿って低圧出力側端子５３ａに至る沿面距離が長くなる。これらにより、半導体装置Ａ８０は、さらに、絶縁耐圧の向上を図ることができる。
本開示に係る半導体装置は、先述した実施形態に限定されるものではない。本開示に係る半導体装置の各部の具体的な構成は、種々に設計変更自在である。
〔付記１〕
第１ダイパッド、および、前記第１ダイパッドとは相対的に電位が異なる第２ダイパッドを含む導電支持部材と、
前記第１ダイパッドに搭載された第１半導体素子と、
前記第２ダイパッドに搭載された第２半導体素子と、
前記導電支持部材の少なくとも一部と、前記第１半導体素子および前記第２半導体素子と、を覆う封止樹脂と、
を備え、
前記第１半導体素子は、
前記第１ダイパッドとともに入力側回路を構成する制御部と、
前記入力側回路との間で信号の送受信を行う低圧出力側回路を構成する低圧駆動部と、
を備え、
前記第２半導体素子は、前記第２ダイパッドとともに、前記入力側回路との間で信号の送受信を行う高圧出力側回路を構成する高圧駆動部を備え、
前記導電支持部材は、
厚さ方向に直交する第１方向に沿って配列され、かつ、少なくともいずれかが前記入力側回路に導通する複数の入力側端子と、
前記第１方向に沿って配列され、かつ、少なくともいずれかが前記高圧出力側回路に導通する複数の高圧出力側端子と、
前記複数の高圧出力側端子に対して前記第１方向の一方側に、前記第１方向に沿って配列され、かつ、少なくともいずれかが前記低圧出力側回路に導通する複数の低圧出力側端子と、
をさらに含み、
前記封止樹脂は、前記厚さ方向と前記第１方向とに直交する第２方向の一方側に位置し、かつ、前記複数の入力側端子が突出する第１側面と、前記第２方向の他方側に位置し、かつ、前記複数の高圧出力側端子および前記複数の低圧出力側端子が突出する第２側面と、前記第１方向の一方側に位置し、かつ、前記第１側面および前記第２側面につながる第３側面と、前記第１方向の他方側に位置し、かつ、前記第１側面および前記第２側面につながる第４側面と、を有し、
前記導電支持部材は、前記第４側面から露出していない、
半導体装置。
〔付記２〕
前記第２半導体素子は、前記入力側回路と前記高圧出力側回路との信号の送受信を中継し、かつ、前記入力側回路および前記高圧出力側回路を互いに絶縁する絶縁部をさらに備えている、
付記１に記載の半導体装置。
〔付記３〕
前記第１半導体素子は、前記入力側回路と前記高圧出力側回路との信号の送受信を中継し、かつ、前記入力側回路および前記高圧出力側回路を互いに絶縁する絶縁部をさらに備えている、
付記１に記載の半導体装置。
〔付記４〕
前記導電支持部材は、前記第３側面から露出していない、
付記１ないし３のいずれかに記載の半導体装置。
〔付記５〕
前記複数の高圧出力側端子は、前記第１方向の最も一方側に配置された内側高圧出力側端子を含み、
前記複数の低圧出力側端子は、前記第１方向の最も他方側に配置された内側低圧出力側端子を含む、
付記１ないし４のいずれかに記載の半導体装置。
〔付記６〕
前記内側高圧出力側端子の前記封止樹脂から露出する部分と前記内側低圧出力側端子の前記封止樹脂から露出する部分との間の距離である第１端子間距離は、隣り合う２個の前記高圧出力側端子の前記封止樹脂から露出する部分の間の距離の最大値である第２端子間距離の５倍以上である、
付記５に記載の半導体装置。
〔付記７〕
前記導電支持部材は、前記第２側面において、前記内側高圧出力側端子と前記内側低圧出力側端子との間では露出していない、
付記５または６に記載の半導体装置。
〔付記８〕
前記複数の高圧出力側端子は、前記第２ダイパッドにつながる支持端子を１個だけ含み、
前記支持端子は前記内側高圧出力側端子とは異なる、
付記５ないし７のいずれかに記載の半導体装置。
〔付記９〕
前記複数の高圧出力側端子は３個であり、
前記複数の低圧出力側端子は３個である、
付記１ないし８のいずれかに記載の半導体装置。
〔付記１０〕
前記封止樹脂は、前記第４側面から前記第１方向に凹み、かつ、前記厚さ方向に延びる第１溝部をさらに備えている、
付記１ないし９のいずれかに記載の半導体装置。
〔付記１１〕
前記封止樹脂は、前記第４側面から前記第１方向に突出し、かつ、前記厚さ方向に延びる第１突出部をさらに備えている、
付記１ないし１０のいずれかに記載の半導体装置。
〔付記１２〕
前記封止樹脂は、前記第２側面から前記第２方向に凹み、かつ、前記厚さ方向に延びる第２溝部をさらに備え、
前記第２溝部は、前記第１方向において、前記複数の高圧出力側端子と前記複数の低圧出力側端子との間に配置されている、
付記１ないし１１のいずれかに記載の半導体装置。
〔付記１３〕
前記封止樹脂は、前記第２側面から前記第２方向に突出し、かつ、前記厚さ方向に延びる第２突出部をさらに備え、
前記第２突出部は、前記第１方向において、前記複数の高圧出力側端子と前記複数の低圧出力側端子との間に配置されている、
付記１ないし１２のいずれかに記載の半導体装置。
〔付記１４〕
前記封止樹脂は、前記厚さ方向において前記第１ダイパッドに対して前記第１半導体素子が位置する側を向く頂面と、前記厚さ方向において前記頂面とは反対側を向く底面と、をさらに有し、
前記第１側面は、前記頂面につながる第１領域と、前記底面につながる第２領域と、前記第１領域および前記第２領域につながり、かつ、前記複数の入力側端子が突出する第３領域と、を含み、
前記頂面、前記底面、前記第１領域、および前記第２領域の各々の表面粗さは、前記第３領域の表面粗さよりも大である、
付記１ないし１３のいずれかに記載の半導体装置。
〔付記１５〕
前記第２側面は、前記頂面につながる第４領域と、前記底面につながる第５領域と、前記第４領域および前記第５領域につながり、かつ、前記複数の高圧出力側端子および前記複数の低圧出力側端子が突出する第６領域と、を含み、
前記頂面、前記底面、前記第４領域、および前記第５領域の各々の表面粗さは、前記第６領域の表面粗さよりも大である、
付記１４に記載の半導体装置。
〔付記１６〕
前記頂面および前記底面の各々の表面粗さは、５μｍＲｚ以上２０μｍＲｚ以下である、付記１４または１５に記載の半導体装置。
Ａ１０，Ａ２０，Ａ３０，Ａ４０，Ａ５０，Ａ６０，Ａ７０，Ａ８０：半導体装置
１１：第１半導体素子
１１１：制御部
１１２：低圧駆動部
１１３：絶縁部
１２：第２半導体素子
１２１：高圧駆動部
１２２：絶縁部
１３：第３半導体素子
１３１：低圧駆動部
２：導電支持部材
３：第１ダイパッド
３１：第１主面
３２：第１裏面
４：第２ダイパッド
４１：第２主面
４２：第２裏面
４５：第３ダイパッド
５１，５１ａ，５１ｂ，５１ｃ，５１ｄ：入力側端子
５１１：リード部
５１２：パッド部
５２，５２ａ，５２ｂ，５２ｃ：高圧出力側端子
５２１：リード部
５２２：パッド部
５３，５３ａ，５３ｂ：低圧出力側端子
５３１：リード部
５３２：パッド部
５５：サポートリード
６１，６２，６３，６４，６５：ワイヤ
７：封止樹脂
７１：頂面
７２：底面
７３：第１側面
７３１：第１領域
７３２：第２領域
７３３：第３領域
７４：第２側面
７４１：第４領域
７４２：第５領域
７４３：第６領域
７４ａ：第２溝部
７４ｂ：第２突出部
７５：第３側面
７５１：第７領域
７５２：第８領域
７５３：第９領域
７６：第４側面
７６１：第１０領域
７６２：第１１領域
７６３：第１２領域
７６ａ：第１溝部
７６ｂ：第１突出部
８１：リードフレーム
８１Ａ：主面
８１Ｂ：裏面
８１１：外枠
８１２Ａ：第１ダイパッド
８１２Ｂ：第２ダイパッド
８１３：第１リード
８１４：第２リード
８１５：第３リード
８１６：ダムバー

Claims (16)

  1. 第１ダイパッド、および、前記第１ダイパッドとは相対的に電位が異なる第２ダイパッドを含む導電支持部材と、
    前記第１ダイパッドに搭載された第１半導体素子と、
    前記第２ダイパッドに搭載された第２半導体素子と、
    前記導電支持部材の少なくとも一部と、前記第１半導体素子および前記第２半導体素子と、を覆う封止樹脂と、
    を備え、
    前記第１半導体素子は、
    前記第１ダイパッドとともに入力側回路を構成する制御部と、
    前記入力側回路との間で信号の送受信を行う低圧出力側回路を構成する低圧駆動部と、
    を備え、
    前記第２半導体素子は、前記第２ダイパッドとともに、前記入力側回路との間で信号の送受信を行う高圧出力側回路を構成する高圧駆動部を備え、
    前記導電支持部材は、
    厚さ方向に直交する第１方向に沿って配列され、かつ、少なくともいずれかが前記入力側回路に導通する複数の入力側端子と、
    前記第１方向に沿って配列され、かつ、少なくともいずれかが前記高圧出力側回路に導通する複数の高圧出力側端子と、
    前記複数の高圧出力側端子に対して前記第１方向の一方側に、前記第１方向に沿って配列され、かつ、少なくともいずれかが前記低圧出力側回路に導通する複数の低圧出力側端子と、
    をさらに含み、
    前記封止樹脂は、前記厚さ方向と前記第１方向とに直交する第２方向の一方側に位置し、かつ、前記複数の入力側端子が突出する第１側面と、前記第２方向の他方側に位置し、かつ、前記複数の高圧出力側端子および前記複数の低圧出力側端子が突出する第２側面と、前記第１方向の一方側に位置し、かつ、前記第１側面および前記第２側面につながる第３側面と、前記第１方向の他方側に位置し、かつ、前記第１側面および前記第２側面につながる第４側面と、を有し、
    前記導電支持部材は、前記第４側面から露出していない、
    半導体装置。
  2. 前記第２半導体素子は、前記入力側回路と前記高圧出力側回路との信号の送受信を中継し、かつ、前記入力側回路および前記高圧出力側回路を互いに絶縁する絶縁部をさらに備えている、
    請求項１に記載の半導体装置。
  3. 前記第１半導体素子は、前記入力側回路と前記高圧出力側回路との信号の送受信を中継し、かつ、前記入力側回路および前記高圧出力側回路を互いに絶縁する絶縁部をさらに備えている、
    請求項１に記載の半導体装置。
  4. 前記導電支持部材は、前記第３側面から露出していない、
    請求項１ないし３のいずれかに記載の半導体装置。
  5. 前記複数の高圧出力側端子は、前記第１方向の最も一方側に配置された内側高圧出力側端子を含み、
    前記複数の低圧出力側端子は、前記第１方向の最も他方側に配置された内側低圧出力側端子を含む、
    請求項１ないし４のいずれかに記載の半導体装置。
  6. 前記内側高圧出力側端子の前記封止樹脂から露出する部分と前記内側低圧出力側端子の前記封止樹脂から露出する部分との間の距離である第１端子間距離は、隣り合う２個の前記高圧出力側端子の前記封止樹脂から露出する部分の間の距離の最大値である第２端子間距離の５倍以上である、
    請求項５に記載の半導体装置。
  7. 前記導電支持部材は、前記第２側面において、前記内側高圧出力側端子と前記内側低圧出力側端子との間では露出していない、
    請求項５または６に記載の半導体装置。
  8. 前記複数の高圧出力側端子は、前記第２ダイパッドにつながる支持端子を１個だけ含み、
    前記支持端子は前記内側高圧出力側端子とは異なる、
    請求項５ないし７のいずれかに記載の半導体装置。
  9. 前記複数の高圧出力側端子は３個であり、
    前記複数の低圧出力側端子は３個である、
    請求項１ないし８のいずれかに記載の半導体装置。
  10. 前記封止樹脂は、前記第４側面から前記第１方向に凹み、かつ、前記厚さ方向に延びる第１溝部をさらに備えている、
    請求項１ないし９のいずれかに記載の半導体装置。
  11. 前記封止樹脂は、前記第４側面から前記第１方向に突出し、かつ、前記厚さ方向に延びる第１突出部をさらに備えている、
    請求項１ないし１０のいずれかに記載の半導体装置。
  12. 前記封止樹脂は、前記第２側面から前記第２方向に凹み、かつ、前記厚さ方向に延びる第２溝部をさらに備え、
    前記第２溝部は、前記第１方向において、前記複数の高圧出力側端子と前記複数の低圧出力側端子との間に配置されている、
    請求項１ないし１１のいずれかに記載の半導体装置。
  13. 前記封止樹脂は、前記第２側面から前記第２方向に突出し、かつ、前記厚さ方向に延びる第２突出部をさらに備え、
    前記第２突出部は、前記第１方向において、前記複数の高圧出力側端子と前記複数の低圧出力側端子との間に配置されている、
    請求項１ないし１２のいずれかに記載の半導体装置。
  14. 前記封止樹脂は、前記厚さ方向において前記第１ダイパッドに対して前記第１半導体素子が位置する側を向く頂面と、前記厚さ方向において前記頂面とは反対側を向く底面と、をさらに有し、
    前記第１側面は、前記頂面につながる第１領域と、前記底面につながる第２領域と、前記第１領域および前記第２領域につながり、かつ、前記複数の入力側端子が突出する第３領域と、を含み、
    前記頂面、前記底面、前記第１領域、および前記第２領域の各々の表面粗さは、前記第３領域の表面粗さよりも大である、
    請求項１ないし１３のいずれかに記載の半導体装置。
  15. 前記第２側面は、前記頂面につながる第４領域と、前記底面につながる第５領域と、前記第４領域および前記第５領域につながり、かつ、前記複数の高圧出力側端子および前記複数の低圧出力側端子が突出する第６領域と、を含み、
    前記頂面、前記底面、前記第４領域、および前記第５領域の各々の表面粗さは、前記第６領域の表面粗さよりも大である、
    請求項１４に記載の半導体装置。
  16. 前記頂面および前記底面の各々の表面粗さは、５μｍＲｚ以上２０μｍＲｚ以下である、請求項１４または１５に記載の半導体装置。
JP2020163107A 2020-09-29 2020-09-29 半導体装置 Pending JP2022055599A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020163107A JP2022055599A (ja) 2020-09-29 2020-09-29 半導体装置
US17/468,111 US11798870B2 (en) 2020-09-29 2021-09-07 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020163107A JP2022055599A (ja) 2020-09-29 2020-09-29 半導体装置

Publications (1)

Publication Number Publication Date
JP2022055599A true JP2022055599A (ja) 2022-04-08

Family

ID=80822864

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020163107A Pending JP2022055599A (ja) 2020-09-29 2020-09-29 半導体装置

Country Status (2)

Country Link
US (1) US11798870B2 (ja)
JP (1) JP2022055599A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024038736A1 (ja) * 2022-08-19 2024-02-22 ローム株式会社 半導体装置
WO2024070966A1 (ja) * 2022-09-29 2024-04-04 ローム株式会社 信号伝達装置
WO2024095795A1 (ja) * 2022-11-01 2024-05-10 ローム株式会社 電子装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11329025B2 (en) * 2020-03-24 2022-05-10 Texas Instruments Incorporated Multi-chip package with reinforced isolation

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2003015169A1 (ja) * 2001-08-07 2004-12-02 株式会社ルネサステクノロジ 半導体装置およびｉｃカード
JP2014155412A (ja) 2013-02-13 2014-08-25 Suzuki Motor Corp モータ駆動回路
CN104603940B (zh) * 2014-01-29 2020-07-24 瑞萨电子株式会社 半导体器件

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024038736A1 (ja) * 2022-08-19 2024-02-22 ローム株式会社 半導体装置
WO2024070966A1 (ja) * 2022-09-29 2024-04-04 ローム株式会社 信号伝達装置
WO2024095795A1 (ja) * 2022-11-01 2024-05-10 ローム株式会社 電子装置

Also Published As

Publication number Publication date
US11798870B2 (en) 2023-10-24
US20220102252A1 (en) 2022-03-31

Similar Documents

Publication Publication Date Title
US11699641B2 (en) Semiconductor device
JP2022055599A (ja) 半導体装置
WO2022054550A1 (ja) 半導体装置
WO2022145177A1 (ja) 半導体装置
JP7399995B2 (ja) 半導体装置
WO2022137996A1 (ja) 半導体装置
WO2022085394A1 (ja) 半導体装置
WO2022158304A1 (ja) 半導体装置
WO2023140042A1 (ja) 半導体装置
JP6718540B2 (ja) 半導体装置
WO2022080134A1 (ja) 半導体装置
WO2023136056A1 (ja) 半導体装置
WO2023218941A1 (ja) 半導体装置、および、半導体装置の製造方法
WO2022138067A1 (ja) 半導体装置
WO2023218959A1 (ja) 半導体装置、および、半導体装置の製造方法
WO2023095659A1 (ja) 半導体装置
US20240030109A1 (en) Semiconductor device
WO2022220013A1 (ja) 半導体装置
WO2024135356A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230804

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240531