DE102017111279A1 - Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements - Google Patents

Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements Download PDF

Info

Publication number
DE102017111279A1
DE102017111279A1 DE102017111279.0A DE102017111279A DE102017111279A1 DE 102017111279 A1 DE102017111279 A1 DE 102017111279A1 DE 102017111279 A DE102017111279 A DE 102017111279A DE 102017111279 A1 DE102017111279 A1 DE 102017111279A1
Authority
DE
Germany
Prior art keywords
layer
semiconductor
carrier layer
recess
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102017111279.0A
Other languages
English (en)
Inventor
Isabel Otto
Dominik Scholz
Christian Leirer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Priority to DE102017111279.0A priority Critical patent/DE102017111279A1/de
Priority to US16/615,839 priority patent/US11133250B2/en
Priority to PCT/EP2018/062997 priority patent/WO2018215312A1/de
Publication of DE102017111279A1 publication Critical patent/DE102017111279A1/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Led Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Es wird ein Halbleiterbauelement (1) angegeben umfassend
- einen Halbleiterkörper (2) mit
- einer ersten Halbleiterschicht (3) und einer zweiten Halbleiterschicht (4),
- einer ersten Hauptfläche (2A) und einer der ersten Hauptfläche (2A) gegenüberliegenden zweiten Hauptfläche (2B), wobei die erste Hauptfläche (2A) durch eine Oberfläche der ersten Halbleiterschicht (3) und die zweite Hauptfläche (2B) durch eine Oberfläche der zweiten Halbleiterschicht (4) gebildet wird,
- mindestens einer Seitenfläche (2C, 2D), welche die erste Hauptfläche (2A) mit der zweiten Hauptfläche (2B) verbindet,
- eine elektrisch leitende Trägerschicht (7), die die zweite Hauptfläche (2B) bereichsweise überdeckt, wobei die Trägerschicht (7) strukturiert ist derart, dass sie zumindest eine kontaktfreie Vertiefung (10) aufweist.
Des Weiteren wird ein Verfahren zur Herstellung eines solchen Halbleiterbauelements (1) angegeben.

Description

  • Es werden ein Halbleiterbauelement und ein Verfahren zur Herstellung eines Halbleiterbauelements angegeben.
  • In Halbleiterbauelementen können unter mechanischen Belastungen aufgrund vergleichsweise schlechter Verformbarkeit mancher Materialschichten Defekte, beispielsweise Risse oder Delaminationen, entstehen, die sich ausbreiten und die Qualität der Halbleiterbauelemente mindern.
  • Eine zu lösende Aufgabe besteht vorliegend darin, ein mechanisch stabiles Halbleiterbauelement anzugeben. Des Weiteren besteht eine zu lösende Aufgabe darin, ein Verfahren zur Herstellung eines solchen Halbleiterbauelements anzugeben.
  • Gemäß zumindest einer Ausführungsform umfasst das Halbleiterbauelement einen Halbleiterkörper, der eine erste Halbleiterschicht und eine zweite Halbleiterschicht aufweist. Ferner weist der Halbleiterkörper eine erste Hauptfläche und eine der ersten Hauptfläche gegenüberliegende zweite Hauptfläche auf, wobei insbesondere die erste Hauptfläche durch eine Oberfläche der ersten Halbleiterschicht und die zweite Hauptfläche durch eine Oberfläche der zweiten Halbleiterschicht gebildet wird. Insbesondere begrenzen die erste Hauptfläche und die zweite Hauptfläche den Halbleiterkörper in einer vertikalen Richtung.
  • Ferner weist der Halbleiterkörper vorzugsweise mindestens eine Seitenfläche auf, welche die erste Hauptfläche mit der zweiten Hauptfläche verbindet. Die Anzahl der Seitenflächen bestimmt sich nach der Geometrie des Halbleiterkörpers. Insbesondere weist der Halbleiterkörper mehrere Seitenflächen auf. Dies ist beispielsweise der Fall, wenn der Halbleiterchip quaderförmig ausgebildet ist und entsprechend vier Seitenflächen aufweist. Die mindestens eine Seitenfläche ist vorzugsweise weitgehend quer zu der ersten und zweiten Hauptfläche angeordnet. „Quer“ bedeutet, dass ein Normalenvektor der Seitenfläche nicht parallel zu einem Normalenvektor der ersten und/oder zweiten Hauptfläche verläuft. Vorzugsweise begrenzt die mindestens eine Seitenfläche den Halbleiterkörper in einer oder mehreren lateralen Richtungen. Die lateralen Richtungen sind in einer Ebene angeordnet, deren Normalenvektor parallel zu der vertikalen Richtung angeordnet ist. Insbesondere bezeichnet die Richtung, in welcher die zweite Halbleiterschicht auf die erste Halbleiterschicht folgt, die vertikale Richtung.
  • Weiterhin kann die zumindest eine Seitenfläche eine aus mindestens zwei Teilflächen zusammengesetzte Fläche sein. Beispielsweise können die Teilflächen ebene Flächen sein, wobei insbesondere die Flächennormalen zweier aneinander grenzender Teilflächen quer, das heißt nicht parallel, zueinander verlaufen.
  • Die erste Halbleiterschicht kann eine erste Leitfähigkeit und die zweite Halbleiterschicht eine zweite Leitfähigkeit aufweisen. Vorzugsweise handelt es sich bei der ersten Halbleiterschicht um eine n-leitende Schicht. Weiterhin handelt es sich bei der zweiten Halbleiterschicht insbesondere um eine p-leitende Schicht. Der Halbleiterkörper kann zwischen der ersten und zweiten Halbleiterschicht weitere Halbleiterschichten aufweisen.
  • Gemäß zumindest einer Ausführungsform handelt es sich vorliegend bei dem Halbleiterbauelement um ein optoelektronisches Bauelement. Hierbei weist der Halbleiterkörper vorzugsweise eine aktive Zone auf, die zur Strahlungserzeugung oder zur Strahlungsdetektion geeignet ist. Insbesondere ist die aktive Zone eine p-n-Übergangszone. Die aktive Zone kann dabei als eine Schicht oder als eine Schichtenfolge mehrerer Schichten ausgebildet sein. Beispielsweise emittiert die aktive Zone im Betrieb des Halbleiterbauelements elektromagnetische Strahlung, etwa im sichtbaren, ultravioletten oder infraroten Spektralbereich. Alternativ kann die aktive Zone im Betrieb des Halbleiterbauelements elektromagnetische Strahlung absorbieren und diese in elektrische Signale oder elektrische Energie umwandeln. Die aktive Zone ist insbesondere zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht angeordnet.
  • Für die Schichten des Halbleiterkörpers kommen vorzugsweise auf Nitrid-Verbindungshalbleitern basierende Materialien in Betracht. „Auf Nitrid-Verbindungshalbleitern basierend“ bedeutet im vorliegenden Zusammenhang, dass zumindest eine Schicht des Halbleiterkörpers ein Nitrid-III/V-Verbindungshalbleitermaterial, vorzugsweise AlnGamIn1-n-mN, umfasst, wobei 0 ≤ n ≤ 1, 0 ≤ m ≤ 1 und n+m ≤ 1. Dabei muss dieses Material nicht zwingend eine mathematisch exakte Zusammensetzung nach obiger Formel aufweisen. Vielmehr kann es einen oder mehrere Dotierstoffe sowie zusätzliche Bestandteile aufweisen, die die charakteristischen physikalischen Eigenschaften des AlnGamIn1-n-mN-Materials im Wesentlichen nicht ändern. Der Einfachheit halber beinhaltet obige Formel jedoch nur die wesentlichen Bestandteile des Kristallgitters (Al, Ga, In, N), auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt sein können.
  • Weiterhin kann das Halbleiterbauelement eine elektrisch leitende Trägerschicht aufweisen. Die Trägerschicht weist dabei einen vergleichsweise geringen elektrischen Widerstand auf. Darüber hinaus ist die Trägerschicht aufgrund ihrer Beschaffenheit, beispielsweise ihrer Dicke und/oder ihres Materials, eine stabilitätsgebende Komponente des Halbleiterbauelements.
  • Die Dicke der Trägerschicht kann zwischen einschließlich 2 µm und einschließlich 100 µm, insbesondere zwischen 5 µm und 30 µm, vorzugsweise zwischen 5 µm und 15 µm betragen, wobei Abweichungen von den angegebenen Werten bis zu 10 % tolerabel sind. Bei der Dicke handelt es sich um eine maximale Ausdehnung der Trägerschicht in einer Richtung, die senkrecht zu einer Haupterstreckungsebene der Trägerschicht angeordnet ist.
  • Gemäß zumindest einer Ausführungsform handelt es sich bei der Trägerschicht um eine metallische Schicht. Unter einer „metallischen Schicht“ ist dabei eine Schicht zu verstehen, die aus einem Metall oder einer Metallverbindung gebildet ist und sich durch mindestens eine der folgenden Eigenschaften auszeichnet: hohe elektrische Leitfähigkeit, die mit steigender Temperatur abnimmt, hohe Wärmeleitfähigkeit, Duktilität (Verformbarkeit), metallischer Glanz (Spiegelglanz). Als Materialen kommen für die Trägerschicht zum Beispiel Au, Zn, Al, Sn, Ni und Cu oder Verbindungen dieser Materialien wie beispielsweise AuSn und NiAu und darüber hinaus NiPdAu in Frage. Die Trägerschicht kann also mindestens eines dieser Materialien enthalten oder aus einem dieser Materialien bestehen.
  • Vorzugsweise wird die zweite Hauptfläche zumindest bereichsweise von der Trägerschicht überdeckt. Besonders bevorzugt ist dabei die Trägerschicht strukturiert derart, dass sie zumindest eine kontaktfreie Vertiefung aufweist. In anderen Worten weist die Trägerschicht zumindest eine Vertiefung auf, die nicht für einen elektrischen Kontakt des Halbleiterkörpers vorgesehen ist. Vorzugsweise wird die zweite Hauptfläche zu höchstens 90 %, bevorzugt zu höchstens 80 %, von der elektrisch leitenden Trägerschicht überdeckt. Insbesondere liegt ein Bedeckungsgrad der zweiten Hauptfläche durch die Trägerschicht bei mindestens 30 %, vorzugsweise 40 %, und höchstens 70 %, vorzugsweise 60 %. Eine derart strukturierte Trägerschicht hat den Vorteil, dass sie leichter verformbar beziehungsweise nachgiebiger ist als eine beispielsweise weitgehend unterbrechungsfrei ausgebildete Trägerschicht, so dass unter mechanischen Belastungen weniger Defekte, beispielsweise Risse oder Delaminationen, entstehen.
  • Bei einer bevorzugten Ausgestaltung ist die Trägerschicht in zumindest einer lateralen Richtung, vorzugsweise in mehreren lateralen Richtungen, über den Rand der zweiten Hauptfläche hinaus strukturiert. Es ist jedoch auch möglich, dass sich der strukturierte Teil der Trägerschicht lateral auf den Bereich der zweiten Hauptfläche beschränkt, so dass ein lateral außerhalb der zweiten Hauptfläche angeordneter Bereich unterbrechungsfrei ausgebildet ist.
  • Gemäß zumindest einer Ausführungsform erstreckt sich die kontaktfreie Vertiefung ausgehend von einer der zweiten Hauptfläche zugewandten Begrenzungsfläche der Trägerschicht durch die Trägerschicht hindurch bis zu einer der zweiten Hauptfläche abgewandten Begrenzungsfläche der Trägerschicht. Vorzugsweise erstreckt sich die Vertiefung in vertikaler Richtung durch die Trägerschicht hindurch.
  • Alternativ kann sich die Vertiefung nur teilweise in die Trägerschicht hinein erstrecken. Beispielsweise kann sich die Vertiefung ausgehend von einer dem Halbleiterkörper zugewandten Begrenzungsfläche der Trägerschicht oder ausgehend von einer dem Halbleiterkörper abgewandten Begrenzungsfläche der Trägerschicht bis in die Trägerschicht hinein erstrecken.
  • Bei einer bevorzugten Ausgestaltung wird die mindestens eine Vertiefung vollumfänglich von der Trägerschicht umgeben. In anderen Worten wird die Vertiefung in allen lateralen Richtungen durch die Trägerschicht begrenzt. Es ist jedoch auch möglich, dass die Vertiefung umfangsseitig teilweise offen ist, wobei die Vertiefung in zumindest einer lateralen Richtung nicht von der Trägerschicht begrenzt wird.
  • Gemäß zumindest einer Ausführungsform handelt es sich bei der Trägerschicht um eine zusammenhängende Schicht. Dies bedeutet, dass alle Bereiche der Trägerschicht miteinander verbunden sind. Dies ist insbesondere im Hinblick auf eine Bestromung des Halbleiterkörpers mittels der Trägerschicht vorteilhaft.
  • Gemäß zumindest einer Ausführungsform ist in der Vertiefung eine Füllung angeordnet. Insbesondere weist die Füllung eine höhere Elastizität auf als die Trägerschicht. Dabei bezeichnet die „Elastizität“ insbesondere die elastischen Eigenschaften des für die verschiedenen Elemente verwendeten Materials.
  • Beispielsweise kann es sich bei der Füllung um ein elektrisch schwach leitendes oder isolierendes Material handeln. Geeignete Materialien sind hierbei Kunststoffmaterialien wie etwa Polymere, insbesondere Epoxide oder Silikone.Alternativ ist es möglich, dass die Füllung aus einem elektrisch leitenden Material gebildet ist, so dass eine Stromverteilung weiterhin über den gesamten oder nahezu gesamten Bereich der zweiten Hauptfläche möglich ist. Geeignete Materialien für die Füllung sind hierbei beispielsweise Metalle wie Au, In und Cu. Darüber hinaus kommen transparente elektrisch leitende Oxide in Frage. Transparente elektrisch leitende Oxide (transparent conductive oxides, kurz „TCO“) sind transparente, leitende Materialien, in der Regel Metalloxide, wie beispielsweise Zinkoxid, Zinnoxid, Cadmiumoxid, Titanoxid, Indiumoxid oder Indiumzinnoxid (ITO). Neben binären Metallsauerstoffverbindungen, wie beispielsweise ZnO, SnO2 oder In2O3 gehören auch ternäre Metallsauerstoffverbindungen, wie beispielsweise Zn2SnO4, CdSnO3, ZnSnO3, MgIn2O4, GaInO3, Zn2In2O5 oder In4Sn3O12 oder Mischungen unterschiedlicher transparenter leitender Oxide zu der Gruppe der TCOs. Die Füllung kann mindestens eines der genannten Materialien enthalten oder aus einem dieser Materialien bestehen.
  • Gemäß zumindest einer Ausführungsform weist die Vertiefung Bereiche mit unterschiedlicher lateraler Ausrichtung auf. Die Bereiche sind dabei insbesondere durch eine längere und kürzere laterale Ausdehnung gekennzeichnet, wobei die laterale Ausrichtung der Richtung entspricht, in welcher der Bereich seine längere laterale Ausdehnung aufweist. Die Vertiefung kann in Draufsicht auf die Trägerschicht zumindest eine Krümmung aufweisen, wobei die an der Krümmung ineinander übergehenden Bereiche eine unterschiedliche laterale Ausrichtung aufweisen.
  • Bei einer bevorzugten Ausgestaltung weist die Vertiefung mehrere erste Bereiche auf, die eine erste laterale Ausrichtung aufweisen und lateral versetzt zueinander angeordnet sind. Ferner kann die Vertiefung weitere Bereiche aufweisen, die eine von der ersten lateralen Ausrichtung verschiedene laterale Ausrichtung aufweisen und jeweils zwei erste Bereiche miteinander verbinden. Beispielsweise kann die Vertiefung in Draufsicht auf die Trägerschicht mäanderförmig ausgebildet sein. Weiterhin kann die Vertiefung in Draufsicht auf die Trägerschicht nach Art einer Zickzacklinie oder Schlangenlinie ausgebildet sein. Dabei weisen die einzelnen Bereiche der Vertiefung eine dreidimensionale Gestalt auf, die vorzugsweise einem Polyeder, insbesondere einem Quader, gleicht.
  • Gemäß einer weiteren Ausführungsform kann die Trägerschicht mehrere Vertiefungen aufweisen, die lateral versetzt zueinander angeordnet sind. Die Vertiefungen können einem regelmäßigen Muster, beispielsweise einem Muster aus einem oder mehreren Polygonen, folgen, wobei an den Ecken eines Polygons jeweils eine Vertiefung angeordnet ist. Dabei weisen die Vertiefungen eine dreidimensionale Gestalt auf, die vorzugsweise einem Polyeder, insbesondere einem Quader, oder einem Zylinder gleicht.
  • Gemäß zumindest einer Ausführungsform weist das Halbleiterbauelement eine Startschicht (englisch: seed layer) auf, auf welcher die Trägerschicht aufgebracht ist. Dabei ist die Startschicht zwischen dem Halbleiterkörper und der Trägerschicht angeordnet. Insbesondere ist die Trägerschicht auf der Startschicht galvanisch abgeschieden. Vorzugsweise handelt es sich bei der Startschicht um eine metallische Schicht. Beispielsweise kann die Startschicht eines der Materialien Au, Ti, Cu, Al, Ag, Sn, Rh, Ni oder Pt enthalten oder aus einem dieser Materialien bestehen. Die Startschicht kann eine Dicke von mindestens 50 nm, besonders bevorzugt von 200 nm, aufweisen.
  • Bei einer bevorzugten Ausgestaltung weist die Startschicht eine mit der Trägerschicht übereinstimmende Struktur auf. Dabei kann auch die Startschicht strukturiert sein derart, dass sie zumindest eine kontaktfreie Vertiefung aufweist. Die kontaktfreie Vertiefung der Startschicht weist vorzugsweise dieselbe laterale Position wie die kontaktfreie Vertiefung der Trägerschicht auf. Weiterhin weist die kontaktfreie Vertiefung der Startschicht insbesondere dieselbe laterale Größe und/oder Form wie die kontaktfreie Vertiefung der Trägerschicht auf. Eine strukturierte Startschicht hat beispielsweise den Vorteil, dass die Trägerschicht bereits strukturiert aufgebracht werden kann. Damit entfällt der Verfahrensschritt, bei dem eine Strukturierung der Trägerschicht durchgeführt wird.
  • Alternativ kann die Startschicht, auf welcher die Trägerschicht aufgebracht ist, eine von der Trägerschicht verschiedene Struktur aufweisen. Vorzugsweise ist dabei eine Bedeckung der zweiten Hauptfläche durch die Startschicht größer als die Bedeckung der zweiten Hauptfläche durch die Trägerschicht. Insbesondere ist die Startschicht größtenteils unterbrechungsfrei ausgebildet, so dass die zweite Hauptfläche vorzugsweise zu mindestens 50 %, insbesondere zu mindestens 80 %, bevorzugt zu mindestens 90 %, von der Startschicht bedeckt ist. Die Startschicht weist also insbesondere nur wenige Stellen auf, an denen sich Unterbrechungen, das heißt Bereiche reduzierter Dicke, befinden.
  • Bei einer bevorzugten Ausgestaltung erstreckt sich die Trägerschicht von der zweiten Hauptfläche bis auf mindestens eine Seitenfläche des Halbleiterkörpers. Insbesondere kann sich die Trägerschicht bis auf mindestens eine Seitenfläche der ersten Halbleiterschicht erstrecken. Dabei können Seitenflächen der zweiten Halbleiterschicht von der Trägerschicht vollständig überdeckt sein.
  • Weiterhin wird vorzugsweise mindestens eine Seitenfläche des Halbleiterbauelements bereichsweise durch eine Seitenfläche der Trägerschicht gebildet. Insbesondere werden mehrere Seitenflächen des Halbleiterbauelements bereichsweise durch Seitenflächen der Trägerschicht gebildet. Das Halbleiterbauelement wird also durch Seitenflächen der Trägerschicht zumindest teilweise lateral begrenzt.
  • Gemäß zumindest einer Ausführungsform des Halbleiterbauelements weist der Halbleiterkörper mindestens eine Ausnehmung auf, die sich von der zweiten Hauptfläche in Richtung der ersten Hauptfläche erstreckt und die in der ersten Halbleiterschicht endet. Die Ausnehmung ist beispielsweise vollumfänglich von dem Halbleiterkörper umgeben. Der Halbleiterkörper kann eine Mehrzahl von solchen Ausnehmungen aufweisen. Vorzugsweise ist in der mindestens einen Ausnehmung die Trägerschicht angeordnet. Diese dient mit Vorteil zur elektrischen Kontaktierung der ersten Halbleiterschicht und zwar vorzugsweise von der Seite der zweiten Hauptfläche her.
  • Gemäß zumindest einer Ausführungsform weist das Halbleiterbauelement auf der Seite der zweiten Hauptfläche einen ersten Anschlusskontakt zur elektrischen Kontaktierung der ersten Halbleiterschicht und einen zweiten Anschlusskontakt zur elektrischen Kontaktierung der zweiten Halbleiterschicht auf. Dabei kann der erste Anschlusskontakt mit der Trägerschicht elektrisch leitend verbunden sein. Weiterhin kann der zweite Anschlusskontakt mit einer Anschlussschicht elektrisch leitend verbunden sein, die mit der zweiten Halbleiterschicht elektrisch leitend verbunden ist.
  • Bei einer bevorzugten Ausgestaltung weist die Trägerschicht mindestens eine von der kontaktfreien Vertiefung verschiedene Ausnehmung auf, in der ein Anschlusskontakt angeordnet ist. Dabei handelt es sich insbesondere um einen zweiten Anschlusskontakt, der zur elektrischen Kontaktierung der zweiten Halbleiterschicht dient.
  • Gemäß zumindest einer Ausführungsform weist das Halbleiterbauelement einen angeformten Grundkörper auf, der auf dem Halbleiterkörper angeordnet ist. In vertikaler Richtung ist vorzugsweise zwischen dem Halbleiterkörper und dem Grundkörper die Trägerschicht angeordnet. Vorzugsweise sind der erste und zweite Anschlusskontakt in den Grundkörper eingebettet. Dabei erstrecken sich der erste und der zweite Anschlusskontakt insbesondere von der Seite des Halbleiterkörpers durch den Grundkörper hindurch bis zu einer dem Halbleiterkörper abgewandten Oberfläche des Grundkörpers. Der Grundkörper kann zum Beispiel durch ein Gießverfahren ausgebildet sein. Insbesondere wird der Grundkörper aus einem gießbaren Kunststoff, etwa einem Polymer wie Harz, Epoxid oder Silikon, hergestellt. Vorteilhafterweise kann das Kunststoffmaterial des Grundkörpers durch die Trägerschicht, die zwischen dem Halbleiterkörper und dem Grundkörper angeordnet ist, vor der elektromagnetischen Strahlung des Halbleiterkörpers, die beispielsweise zu einer beschleunigten Alterung des Grundkörpers führt, geschützt werden. Unter einem Gießverfahren wird allgemein ein Verfahren verstanden, mit dem eine Formmasse bevorzugt unter Druckeinwirkung gemäß einer vorgegebenen Form ausgestaltet und erforderlichenfalls ausgehärtet wird. Insbesondere umfasst der Begriff „Gießverfahren“ Gießen (molding), folienassistiertes Gießen (film assisted molding), Spritzgießen (injection molding), Spritzpressen (transfer molding) und Formpressen (compression molding).
  • Gemäß zumindest einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterbauelements weist dieses die folgenden Schritte auf:
    • - Bereitstellen eines Halbleiterkörpers mit
      • - einer ersten Halbleiterschicht und einer zweiten Halbleiterschicht,
      • - einer ersten Hauptfläche und einer der ersten Hauptfläche gegenüberliegenden zweiten Hauptfläche, wobei die erste Hauptfläche durch eine Oberfläche der ersten Halbleiterschicht und die zweite Hauptfläche durch eine Oberfläche der zweiten Halbleiterschicht gebildet wird,
      • - mindestens einer Seitenfläche, welche die erste Hauptfläche mit der zweiten Hauptfläche verbindet,
      • - Aufbringen einer elektrisch leitenden Trägerschicht auf die zweite Hauptfläche, wobei die Trägerschicht mit einer Struktur ausgebildet wird derart, dass sie zumindest eine kontaktfreie Vertiefung aufweist.
  • Vorzugsweise werden die oben genannten Verfahrensschritte in der angegebenen Reihenfolge durchgeführt.
  • Gemäß zumindest einer Ausführungsform des Verfahrens wird zunächst eine Startschicht auf den Halbleiterkörper aufgebracht. Insbesondere wird die Startschicht auf den Halbleiterkörper aufgesputtert oder aufgedampft.
  • Bei einer bevorzugten Ausgestaltung wird die Startschicht unstrukturiert belassen, so dass die zweite Hauptfläche zumindest größtenteils von der Startschicht bedeckt wird. Dann kann eine Trägerschicht auf der Startschicht mittels eines Beschichtungsverfahrens, bevorzugt mittels eines galvanischen Beschichtungsverfahrens, abgeschieden werden. Dabei wird die Trägerschicht vorzugsweise ganzflächig auf die Startschicht aufgebracht. Anschließend kann eine Strukturierung der Trägerschicht, beispielsweise mittels einer Fotomaske, durchgeführt werden derart, dass sie zumindest eine Vertiefung aufweist, die im fertigen Halbleiterbauelement kontaktfrei ist. Wird die Startschicht weitgehend unstrukturiert belassen, so weist sie im fertigen Halbleiterbauelement eine von der Trägerschicht verschiedene Struktur auf.
  • Wird die Startschicht zusammen mit der Trägerschicht strukturiert, weist sie im fertigen Halbleiterbauelement insbesondere eine mit der Trägerschicht übereinstimmende Struktur auf. Dies kann auch dadurch erreicht werden, dass die Startschicht strukturiert wird, bevor die Trägerschicht aufgebracht wird. Anschließend kann die Trägerschicht, beispielsweise galvanisch, auf der strukturierten Startschicht abgeschieden und dadurch bereits mit einer Struktur ausgebildet werden.
  • Bei einer bevorzugten Ausgestaltung werden darüber hinaus die Anschlusskontakte mittels eines Beschichtungsverfahrens, bevorzugt mittels eines galvanischen Beschichtungsverfahrens, auf den Halbleiterkörper aufgebracht. Dabei kann eine weitere Startschicht, die insbesondere aufgesputtert oder aufgedampft ist, als Keimschicht für die Anschlusskontakte dienen. Beispielsweise kann die weitere Startschicht eines der Materialien Au, Ti, Cu, Al, Ag, Sn, Rh, Ni oder Pt enthalten oder aus einem dieser Materialien bestehen.
  • Die erste und zweite Halbleiterschicht können mittels eines Epitaxie-Verfahrens schichtenweise nacheinander auf einem Aufwachssubstrat hergestellt werden. Als Materialien für das Aufwachssubstrat kommen beispielsweise Saphir, SiC und/oder GaN in Frage. Das Aufwachssubstrat kann nach der Herstellung des Halbleiterkörpers zumindest teilweise entfernt werden, so dass die erste Hauptfläche beziehungsweise eine Oberfläche der ersten Halbleiterschicht zumindest teilweise freigelegt wird. Für die Ablösung des Aufwachssubstrats, auf welchem die erste und zweite Halbleiterschicht angeordnet sind, kommt beispielsweise ein Laserabhebeverfahren in Frage. Dabei können Druckwellen beziehungsweise mechanische Belastungen im Halbleiterkörper entstehen, die durch die Verformbarkeit der strukturierten Trägerschicht vorteilhaft abgebaut werden können. Dadurch ist es möglich, die Entstehung von Defekten zu unterdrücken.
  • Zur Herstellung einer Mehrzahl von Halbleiterbauelementen kann ein Waferverbund bereitgestellt werden, der eine Halbleiterschichtenfolge umfassend eine erste und eine zweite Halbleiterschicht, eine Mehrzahl von ersten Anschlusskontakten, eine Mehrzahl von zweiten Anschlusskontakten und zumindest eine oder eine Mehrzahl von zusammenhängenden Trägerschichten aufweist. Der Waferverbund kann eine Mehrzahl von Trenngräben aufweisen, entlang derer der Waferverbund in eine Mehrzahl von Halbleiterbauelementen zertrennbar ist. Eine vollständige Durchdringung der Halbleiterschichtenfolge durch die Trenngräben ist dabei nicht nötig. Vielmehr können sich die Trenngräben durch die zweite Halbleiterschicht und die aktive Schicht hindurch bis in die erste Halbleiterschicht erstrecken und dort enden. Alternativ ist es auch möglich, dass sich die Trenngräben in der vertikalen Richtung durch den gesamten Waferverbund hindurch erstrecken, sodass bereits durch die Ausbildung der Trenngräben separate Halbleiterkörper beziehungsweise Halbleiterbauelemente entstehen. Diese Variante ist insbesondere vorteilhaft, wenn die Halbleiterkörper an den Seitenflächen mit einem Material, beispielsweise mit einem reflektierenden Material, bedeckt werden sollen.
  • Gemäß zumindest einer Ausführungsform eines Verfahrens zur Herstellung eines oder einer Mehrzahl der hier beschriebenen Halbleiterbauelemente wird ein Grundkörperverbund an den Waferverbund angeformt. Zur Ausbildung des Grundkörperverbunds wird ein dafür geeignetes Material auf den Waferverbund derart aufgebracht, dass die Trenngräben und Zwischenbereiche zwischen den Anschlusskontakten zumindest teilweise oder vollständig aufgefüllt werden. In einem nachfolgenden Verfahrensschritt werden der Waferverbund und der Grundkörperverbund entlang der Trenngräben in eine Mehrzahl von Halbleiterbauelementen derart vereinzelt, dass die Halbleiterbauelemente jeweils einen Halbleiterkörper, eine Trägerschicht und einen Grundkörper aufweisen, wobei in dem Grundkörper ein erster Anschlusskontakt und ein zweiter Anschlusskontakt eingebettet sind.
  • Das oben beschriebene Verfahren ist für die Herstellung eines oder einer Mehrzahl der hier beschriebenen Halbleiterbauelemente besonders geeignet. Im Zusammenhang mit dem Halbleiterbauelement beschriebene Merkmale können daher auch für das Verfahren herangezogen werden und umgekehrt.
  • Weitere Vorteile, bevorzugte Ausführungsformen und Weiterbildungen des Verfahrens sowie des Halbleiterbauelements ergeben sich aus den Erläuterungen zu den 1 bis 14.
  • Es zeigen:
    • 1A eine schematische Draufsicht und 1B eine schematische Querschnittsansicht eines Verfahrensschritts beziehungsweise eines Halbleiterbauelements in einem Zwischenstadium eines Verfahrens gemäß einem ersten Ausführungsbeispiel,
    • 2A eine schematische Draufsicht und 2B eine weitere schematische Querschnittsansicht desselben Verfahrensschritts beziehungsweise desselben Halbleiterbauelements in dem Zwischenstadium des Verfahrens gemäß dem ersten Ausführungsbeispiel,
    • 3 eine schematische Querschnittsansicht eines Verfahrensschritts beziehungsweise eines Halbleiterbauelements in einem Endstadium des Verfahrens gemäß dem ersten Ausführungsbeispiel,
    • 4A eine schematische Draufsicht und 4B eine schematische Querschnittsansicht eines Verfahrensschritts beziehungsweise eines Halbleiterbauelements in einem Zwischenstadium eines Verfahrens gemäß einem zweiten Ausführungsbeispiel,
    • 5A eine schematische Draufsicht und 5B eine schematische Querschnittsansicht eines weiteren Verfahrensschritts beziehungsweise eines Halbleiterbauelements in einem weiteren Zwischenstadium des Verfahrens gemäß dem zweiten Ausführungsbeispiel,
    • 6 eine schematische Querschnittsansicht eines Verfahrensschritts beziehungsweise eines Halbleiterbauelements in einem Endstadium des Verfahrens gemäß dem zweiten Ausführungsbeispiel,
    • 7 bis 12 schematische Draufsichten auf eine Begrenzungsfläche der Trägerschicht gemäß verschiedenen Ausführungsbeispielen,
    • 13 ein Vergleichsbeispiel eines Halbleiterbauelements in einer schematischen Querschnittsansicht,
    • 14 eine FIB (sogenannte „Focused-Ion-Beam“)-Aufnahme eines Halbleiterbauelements gemäß einem Vergleichsbeispiel.
  • Die 1A und 1B veranschaulichen ein Zwischenstadium eines Verfahrens zur Herstellung eines Halbleiterbauelements 1 beziehungsweise ein Zwischenstadium eines vorliegend beschriebenen Halbleiterbauelements 1. 1A zeigt das unfertige Halbleiterbauelement 1 in Draufsicht auf eine zweite Hauptfläche 2B des Halbleiterkörpers 2. 1B zeigt einen Querschnitt des unfertigen Halbleiterbauelements 1 entlang der in 1A dargestellten Linie AA'.
  • Das unfertige Halbleiterbauelement 1 umfasst einen Halbleiterkörper 2 mit einer ersten Halbleiterschicht 3, einer zweiten Halbleiterschicht 4 und einem Aufwachssubstrat 3A, auf dem die erste und zweite Halbleiterschicht 3, 4 angeordnet sind. Weiterhin weist der Halbleiterkörper 2 eine erste Hauptfläche 2A und eine der ersten Hauptfläche 2A gegenüberliegende zweite Hauptfläche 2B auf, wobei die erste Hauptfläche 2A durch eine Oberfläche der ersten Halbleiterschicht 3 und die zweite Hauptfläche 2B durch eine Oberfläche der zweiten Halbleiterschicht 4 gebildet wird. Darüber hinaus weist der Halbleiterkörper 2 mehrere Seitenflächen 2C, 2D auf, welche die erste Hauptfläche 2A mit der zweiten Hauptfläche 2B verbinden. Insbesondere begrenzen die erste Hauptfläche 2A und die zweite Hauptfläche 2B den Halbleiterkörper 2 im fertigen Halbleiterbauelement (vergleiche 3) in einer vertikalen Richtung V, während die Seitenflächen 2C, 2D den Halbleiterkörper 2 in lateralen Richtungen L begrenzen. Die lateralen Richtungen L verlaufen dabei quer, insbesondere senkrecht, zur vertikalen Richtung V. Die Seitenflächen 2C, 2D setzen sich jeweils aus mehreren Teilflächen zusammen, wobei die einzelnen Teilflächen insbesondere jeweils ebene Flächen sind und vorzugsweise die Flächennormalen von zwei aneinander grenzenden Teilflächen quer, das heißt nicht parallel, zueinander verlaufen.
  • Zwischen der ersten Halbleiterschicht 3 und der zweiten Halbleiterschicht 4 weist der Halbleiterkörper 2 eine aktive Zone 5 auf, die vorzugsweise zur Strahlungserzeugung vorgesehen ist. Insbesondere ist die aktive Zone 5 eine p-n-Übergangszone. Die aktive Zone 5 kann dabei als eine Schicht oder als eine Schichtenfolge mehrerer Schichten ausgebildet sein.
  • Die erste Halbleiterschicht 3 kann eine erste Leitfähigkeit und die zweite Halbleiterschicht 4 eine zweite Leitfähigkeit aufweisen. Vorzugsweise handelt es sich bei der ersten Halbleiterschicht 3 um eine n-leitende Schicht. Weiterhin handelt es sich bei der zweiten Halbleiterschicht 4 insbesondere um eine p-leitende Schicht.
  • Für die Schichten des Halbleiterkörpers 2 kommen vorzugsweise auf Nitrid-Verbindungshalbleitern basierende Materialien in Betracht.
  • Das Halbleiterbauelement 1 umfasst eine Startschicht 6, die zwischen dem Halbleiterkörper 2 und der Trägerschicht 7 angeordnet ist. Vorzugsweise handelt es sich bei der Startschicht 6 um eine metallische Schicht. Beispielsweise kann die Startschicht 6 eines der Materialien Au, Ti, Cu, Al, Ag, Sn, Rh, Ni oder Pt enthalten oder aus einem dieser Materialien bestehen. Die Startschicht 6 kann eine Dicke D1 von mindestens 100 nm, besonders bevorzugt von 500 nm, aufweisen.
  • Insbesondere wird die Startschicht 6 auf den Halbleiterkörper 2 beziehungsweise auf Schichten, die bereits auf dem Halbleiterkörper 2 angeordnet sind, aufgesputtert oder aufgedampft. Dabei kann die zweite Hauptfläche 2B vollständig von der Startschicht 6 bedeckt werden. Ferner können die Seitenflächen 2C, 2D des Halbleiterkörpers 2 zumindest bereichsweise von der Startschicht 6 überdeckt werden.
  • Weiter umfasst das Halbleiterbauelement 1 eine elektrisch leitende Trägerschicht 7, die die zweite Hauptfläche 2B vollständig und die Seitenflächen 2C, 2D des Halbleiterkörpers 2 zumindest bereichsweise überdeckt. Dabei erstreckt sich die Trägerschicht 7 von der zweiten Hauptfläche 2B über Seitenflächen der zweiten Halbleiterschicht 4 hinaus bis auf Seitenflächen der ersten Halbleiterschicht 3. Insbesondere handelt es sich bei der Trägerschicht 7 um eine metallische Schicht. Als Materialen kommen für die Trägerschicht 7 zum Beispiel Au, Zn, Al, Sn, Ni und Cu oder Verbindungen dieser Materialien wie beispielsweise AuSn und NiAu und darüber hinaus NiPdAu in Frage. Die Trägerschicht 7 kann mindestens eines dieser Materialien enthalten oder aus einem dieser Materialien bestehen.
  • Die Trägerschicht 7 kann auf der Startschicht 6 mittels eines Beschichtungsverfahrens, bevorzugt mittels eines galvanischen Beschichtungsverfahrens, abgeschieden werden. Dabei wird die Trägerschicht 7 vorzugsweise ganzflächig auf die Startschicht 6 aufgebracht. Eine Dicke D2 der Trägerschicht 7 kann zwischen einschließlich 2 µm und einschließlich 100 µm, insbesondere zwischen 5 µm und 30 µm, vorzugsweise zwischen 5 µm und 15 µm betragen, wobei Abweichungen von den angegebenen Werten bis zu 10 % tolerabel sind.
  • Zwischen der Startschicht 6 und dem Halbleiterkörper 2 kann das Halbleiterbauelement 1 weitere Schichten aufweisen. Beispielsweise kann eine Anschlussschicht 17 vorgesehen sein, die unmittelbar an die zweite Halbleiterschicht 4 angrenzt. Bevorzugt ist die Anschlussschicht 17 aus einem elektrisch leitenden und hochreflektierenden Material gebildet. Zum Beispiel ist die Anschlussschicht 17 eine elektrisch leitende Spiegelschicht. Beispielsweise kann die Anschlussschicht 17 Ag enthalten oder daraus bestehen. Es ist jedoch auch möglich, dass die Anschlussschicht 17 aus einem transparenten leitenden Oxid (transparent conductive oxides, kurz „TCO“) gebildet ist.
  • Ferner kann angrenzend an die Anschlussschicht 17 eine Stromaufweitungsschicht 18 angeordnet sein. Die Stromaufweitungsschicht 18 kann als Schichtstapel aus mehreren Metallschichten ausgebildet sein. Insbesondere kann die Stromaufweitungsschicht 18 Metalle wie Pt, Au, Cu, Al, Ag, Sn, Rh und Ti aufweisen.
  • Darüber hinaus kann zwischen der Startschicht 6 und dem Halbleiterkörper 2 eine Passivierungsschicht 19 vorgesehen sein. Die Passivierungsschicht 19 kann dabei den Halbleiterkörper 2, die Anschlussschicht 17 und die Stromaufweitungsschicht 18 bereichsweise, insbesondere vollständig, bedecken.
  • Die 2B zeigt das bereits oben beschriebene Zwischenstadium eines Verfahrens beziehungsweise eines Halbleiterbauelements 1 in einer anderen Ansicht, wobei in 2B ein Querschnitt entlang der in 2A dargestellten Linie BB' gezeigt ist.
  • Der Halbleiterkörper 2 weist eine Ausnehmung 8 auf, die sich von der zweiten Hauptfläche 2B in Richtung der ersten Hauptfläche 2A erstreckt und die in der ersten Halbleiterschicht 3 endet. Die Ausnehmung 8 ist in lateralen Richtungen vollumfänglich von dem Halbleiterkörper 2 umgeben. Wie aus 2A hervorgeht, weist der Halbleiterkörper 2 eine Mehrzahl derartiger Ausnehmungen 8 auf. In der Ausnehmung 8 ist die Trägerschicht 7 angeordnet. Diese dient mit Vorteil zur elektrischen Kontaktierung der ersten Halbleiterschicht 3 von der Seite der zweiten Hauptfläche 2B her. Für eine verbesserte elektrische Kontaktierung der ersten Halbleiterschicht 3 kann in der Ausnehmung 8 in direktem Kontakt mit dieser ein Kontaktelement 9 angeordnet sein. Die in der Ausnehmung 8 angeordnete Trägerschicht 7 ist durch eine sie lateral umgebende Isolierung von den angrenzenden Schichten elektrisch isoliert. Beispielsweise erstreckt sich die Passivierungsschicht 19 bis in die Ausnehmung 8 und sorgt damit für eine elektrische Isolierung der Trägerschicht 7 gegenüber den sie umgebenden Schichten.
  • Zwischen dem in Verbindung mit den 1 und 2 beschriebenen Zwischenstadium und dem in 3 dargestellten Endstadium eines Verfahrens beziehungsweise eines Halbleiterbauelements 1 erfolgen weitere Verfahrensschritte.
  • Zunächst kann eine Strukturierung der Trägerschicht 7, beispielsweise mittels einer Fotomaske, durchgeführt werden derart, dass sie mehrere Vertiefungen 10 aufweist, die im fertigen Halbleiterbauelement 1 kontaktfrei sind. Dabei ist der strukturierte Teil der Trägerschicht 7 lateral auf den Bereich der zweiten Hauptfläche 2B beschränkt, wobei ein lateral außerhalb der zweiten Hauptfläche 2B angeordneter Bereich der Trägerschicht 7 unterbrechungsfrei ausgebildet ist. Die Startschicht 6 wird nicht mitstrukturiert beziehungsweise nicht mit derartigen Vertiefungen versehen, so dass sie im fertigen Halbleiterbauelement 1 eine von der Trägerschicht 7 verschiedene Struktur aufweist.
  • Ferner wird in der Trägerschicht 7 mindestens eine von der kontaktfreien Vertiefung 10 verschiedene Ausnehmung 11 ausgebildet, in der ein Anschlusskontakt 14 angeordnet wird. Dabei handelt es sich um einen zweiten Anschlusskontakt 14, der zur elektrischen Kontaktierung der zweiten Halbleiterschicht 4 dient. Die Ausnehmung 11 erstreckt sich von einer der Startschicht 6 abgewandten Begrenzungsfläche 7A der Trägerschicht 7 durch die Trägerschicht 7 hindurch bis zu einer der Startschicht 6 zugewandten Begrenzungsfläche 7B der Trägerschicht 7. Das heißt, die Trägerschicht 7 wird insbesondere in vertikaler Richtung V von der Ausnehmung 11 vollständig durchdrungen. Ferner setzt sich die Ausnehmung 11 bis in die Startschicht 6 fort und durchdringt diese vollständig.
  • Weiterhin kann eine Isolierungsschicht 12 auf der dem Halbleiterkörper 2 abgewandten Begrenzungsfläche 7A der Trägerschicht 7 ausgebildet werden, wobei sich die Isolierungsschicht 12 vorzugsweise bis in die Vertiefungen 10 und die mindestens eine Ausnehmung 11 erstreckt. Insbesondere werden Oberflächen, welche die Vertiefungen 10 begrenzen, von der Isolierungsschicht 12 vollständig bedeckt.
  • Schließlich werden erste und zweite Anschlusskontakte 13, 14 ausgebildet. Dabei kann eine weitere Startschicht 15, die insbesondere aufgesputtert oder aufgedampft ist, als Keimschicht für die Anschlusskontakte 13, 14 dienen.
  • Darüber hinaus wird ein Grundkörper 16 angeformt, in welchen die Anschlusskontakte 13, 14 eingebettet werden. Der Grundkörper 16 stellt mit Vorteil eine weitere stabilitätsgebende Komponente des Halbleiterbauelements 1 dar. Das Aufwachssubstrat 3A kann zumindest teilweise entfernt werden, so dass die erste Hauptfläche 2A beziehungsweise eine Oberfläche der ersten Halbleiterschicht 3 zumindest teilweise freigelegt wird. Für die Ablösung des Aufwachssubstrats 3A kommt beispielsweise ein Laserabhebeverfahren in Frage. Die dabei auftretenden Druckwellen beziehungsweise mechanischen Belastungen können durch die verformbare beziehungsweise relativ nachgiebige Trägerschicht 7 vorteilhafterweise abgebaut werden.
  • 3 zeigt ein fertiges Halbleiterbauelement 1 in einer Querschnittsansicht entlang der in 1A dargestellten Linie AA'. Das Halbleiterbauelement 1 ist insbesondere ein optoelektronisches Halbleiterbauelement. Das Halbleiterbauelement 1 ist vorzugsweise zur Emission von Strahlung vorgesehen. Dabei kann die aktive Zone 5 im Betrieb des Halbleiterbauelements 1 elektromagnetische Strahlung, etwa im sichtbaren, ultravioletten oder infraroten Spektralbereich emittieren. Insbesondere wird die elektromagnetische Strahlung überwiegend an der ersten Hauptfläche 2A aus dem Halbleiterbauelement 1 ausgekoppelt.
  • Das Halbleiterbauelement 1 weist einen ersten Anschlusskontakt 13 zur elektrischen Kontaktierung der ersten Halbleiterschicht 3 und einen zweiten Anschlusskontakt 14 zur elektrischen Kontaktierung der zweiten Halbleiterschicht 4 auf. Dabei steht der erste Anschlusskontakt 13 mit der Trägerschicht 7 in elektrischem Kontakt. Ferner ist der zweite Anschlusskontakt 14 in der Ausnehmung 11 angeordnet und erstreckt sich in vertikaler Richtung V durch die Trägerschicht 7 hindurch, wobei der zweite Anschlusskontakt 14 mit der Anschlussschicht 17 in elektrischem Kontakt steht. Der zweite Anschlusskontakt 14 ist von der Trägerschicht 7 durch die in der Ausnehmung 11 angeordnete Isolierungsschicht 12 elektrisch isoliert. Die Isolierungsschicht 12 kann aus einem elektrisch isolierenden Material wie Siliziumoxid und/oder Siliziumnitrid gebildet sein.
  • Weiterhin weist das Halbleiterbauelement 1 einen angeformten Grundkörper 16 auf, der auf dem Halbleiterkörper 2 angeordnet ist. In vertikaler Richtung V ist zwischen dem Halbleiterkörper 2 und dem Grundkörper 16 die Trägerschicht 7 angeordnet. Der erste und der zweite Anschlusskontakt 13, 14 erstrecken sich ausgehend vom Halbleiterkörper 2 durch den Grundkörper 16 hindurch bis zu einer Oberfläche 16A des Grundkörpers 16, die auf einer der zweiten Hauptfläche 2B abgewandten Seite des Grundkörpers 16 angeordnet ist. Die Anschlusskontakte 13, 14 werden vom Grundkörper 16 in lateralen Richtungen L vollumfänglich umschlossen.
  • Die Trägerschicht 7 weist mehrere kontaktfreie Vertiefungen 10 auf, die sich ausgehend von einer der zweiten Hauptfläche 2B zugewandten Begrenzungsfläche 7B der Trägerschicht 7 durch die Trägerschicht 7 hindurch bis zu einer der zweiten Hauptfläche 2B abgewandten Begrenzungsfläche 7A der Trägerschicht 7 erstrecken. Zum einen befindet sich in den Vertiefungen 10 die Isolierungsschicht 12. Zum anderen ist in den Vertiefungen 10 eine Füllung angeordnet. Bei dem ersten Ausführungsbeispiel wird die Füllung durch den Grundkörper 16 gebildet, der sich bis in die Vertiefungen 10 erstreckt. Der Grundkörper 16 ist insbesondere aus einem Kunststoffmaterial gebildet.
  • Bei dem dargestellten Ausführungsbeispiel werden Seitenflächen 1A, 1B des Halbleiterbauelements 1 bereichsweise durch Seitenflächen der Trägerschicht 7 gebildet. Das Halbleiterbauelement 1 wird also in lateralen Richtungen L durch Seitenflächen der Trägerschicht 7 teilweise begrenzt.
  • In dem Halbleiterbauelement 1 können mittels der strukturierten Trägerschicht 7, die leichter verformbar ist als eine beispielsweise weitgehend unterbrechungsfrei ausgebildete Trägerschicht, mechanische Belastungen vorteilhaft abgebaut werden, so dass weniger Defekte, beispielsweise Risse oder Delaminationen, entstehen.
  • Die 4A und 4B veranschaulichen ein Zwischenstadium eines Verfahrens zur Herstellung eines Halbleiterbauelements 1 beziehungsweise eines Halbleiterbauelements 1 gemäß einem zweiten Ausführungsbeispiel. 4A zeigt das unfertige Halbleiterbauelement 1 in Draufsicht auf eine zweite Hauptfläche 2B des Halbleiterkörpers 2. 4B zeigt einen Querschnitt des unfertigen Halbleiterbauelements 1 entlang der in 4A dargestellten Linie AA'.
  • Das Halbleiterbauelement 1 umfasst einen Halbleiterkörper 2 sowie eine auf dem Halbleiterkörper 2 angeordnete Startschicht 6. Zwischen der Startschicht 6 und dem Halbleiterkörper 2 weist das Halbleiterbauelement 1 eine Anschlussschicht 17, eine Stromaufweitungsschicht 18 und eine Passivierungsschicht 19 auf. Der Halbleiterkörper 2 sowie die Anschlussschicht 17, Stromaufweitungsschicht 18 und Passivierungsschicht 19 weisen insbesondere die bereits in Verbindung mit dem ersten Ausführungsbeispiel erwähnten Eigenschaften auf. Die Startschicht 6 kann hinsichtlich ihrer Dicke D1 und der verwendeten Materialien mit dem ersten Ausführungsbeispiel identisch ausgebildet sein.
  • Hinsichtlich ihrer Struktur unterscheidet sich die Startschicht 6 gemäß dem zweiten Ausführungsbeispiel von dem ersten Ausführungsbeispiel. Die Startschicht 6 ist strukturiert derart, dass sie mehrere kontaktfreie Vertiefungen 10' aufweist. Die Startschicht 6 kann zunächst ganzflächig auf der zweiten Hauptfläche 2B ausgebildet und anschließend, beispielsweise mit einer Fotomaske, strukturiert werden, so dass sie die Vertiefungen 10' sowie die Ausnehmungen 11 aufweist.
  • Die 5A und 5B veranschaulichen ein weiteres Zwischenstadium des Verfahrens zur Herstellung des Halbleiterbauelements 1 beziehungsweise des Halbleiterbauelements 1 gemäß dem zweiten Ausführungsbeispiel. 5A zeigt das unfertige Halbleiterbauelement 1 in Draufsicht auf eine zweite Hauptfläche 2B des Halbleiterkörpers 2. 5B zeigt einen Querschnitt des unfertigen Halbleiterbauelements 1 entlang der in 5A dargestellten Linie BB'.
  • Die Trägerschicht 7 wird vorzugsweise galvanisch auf der strukturierten Startschicht 6 abgeschieden und dadurch bereits mit einer Struktur ausgebildet derart, dass sie mehrere kontaktfreie Vertiefungen 10 aufweist. Dabei weisen die kontaktfreien Vertiefungen 10' der Startschicht 6 und die kontaktfreien Vertiefungen 10 der Trägerschicht 7 dieselbe laterale Position auf. Weiterhin weisen die Vertiefungen 10' der Startschicht 6 und der Trägerschicht 7 insbesondere jeweils dieselbe laterale Form und/oder Größe auf. Darüber hinaus weist die Trägerschicht 7 insbesondere die bereits in Verbindung mit dem ersten Ausführungsbeispiel erwähnten Eigenschaften auf.
  • Zwischen den in Verbindung mit den 4 und 5 beschriebenen Zwischenstadien und dem in 6 dargestellten Endstadium eines Verfahrens beziehungsweise eines Halbleiterbauelements 1 erfolgen weitere Verfahrensschritte. Diese können weitgehend mit den Verfahrensschritten gemäß dem ersten Ausführungsbeispiel übereinstimmen. Ein Unterschied ergibt sich durch die strukturierte Startschicht 6, die mehrere Vertiefungen 10' aufweist. Die Isolierungsschicht 12 erstreckt sich hierbei bis in die Vertiefungen 10' der Startschicht 6 und füllt diese vorzugsweise vollständig aus.
  • 6 zeigt ein fertiges Halbleiterbauelement 1 in einer Querschnittsansicht entlang der in 4A dargestellten Linie AA' beziehungsweise entlang der in 5A dargestellten Linie BB'. Dabei weist die Startschicht 6 eine mit der Trägerschicht 7 übereinstimmende Struktur auf. Ansonsten gelten für das Halbleiterbauelement 1 vorzugsweise die bereits in Verbindung mit dem ersten Ausführungsbeispiel erwähnten Eigenschaften.
  • In Verbindung mit den 7 bis 12 werden verschiedene Ausführungsbeispiele einer Trägerschicht 7 beschrieben, die in den Halbleiterbauelementen 1 gemäß dem ersten und zweiten Ausführungsbeispiel vorkommen können.
  • Zur Herstellung einer Mehrzahl von Halbleiterbauelementen 1 wird ein Waferverbund 20 bereitgestellt, der zumindest eine oder eine Mehrzahl von zusammenhängenden Trägerschichten 7 sowie zumindest einen oder eine Mehrzahl von Trenngräben 21 aufweist, entlang derer der Waferverbund 20 in eine Mehrzahl von Halbleiterbauelementen 1 zertrennbar ist. Vor der Vereinzelung des Waferverbunds 20 kann die zusammenhängende Trägerschicht 7 strukturiert werden derart, dass sie eine oder mehrere kontaktfreie Vertiefungen 10 aufweist.
  • Gemäß den in den 7 und 9 dargestellten Ausführungsbeispielen ist der strukturierte Teil der Trägerschicht 7 lateral, das heißt in einer ersten lateralen Richtung L1 und in einer zweiten lateralen Richtung L2, auf den Bereich der zweiten Hauptfläche 2B beschränkt, so dass ein lateral außerhalb der zweiten Hauptfläche 2B angeordneter Bereich unterbrechungsfrei ausgebildet ist. Während sich die Strukturierung bei dem in 7 dargestellten Ausführungsbeispiel bis zum Rand der zweiten Hauptfläche 2B erstreckt, weist die Trägerschicht 7 gemäß dem in 9 dargestellten Ausführungsbeispiel innerhalb der zweiten Hauptfläche 2B einen unstrukturierten Teil auf. Damit ist für den ersten Anschlusskontakt (nicht dargestellt) mehr Platz vorhanden als bei dem in 7 dargestellten Ausführungsbeispiel. Durch eine Beschränkung der Strukturierung auf die zweite Hauptfläche 2B kann weiterhin eine gute laterale Stromverteilung realisiert werden.
  • Bei dem in 8 dargestellten Ausführungsbeispiel ist die Trägerschicht 7 über den Rand der zweiten Hauptfläche 2B hinaus bis in den Trenngraben 21 strukturiert. Eine derart weitreichende Strukturierung der Trägerschicht 7 führt zu einer vorteilhaften Verformbarkeit der Trägerschicht 7.
  • Bei den in den 7 bis 9 dargestellten Ausführungsbeispielen weist die Trägerschicht 7 mehrere kontaktfreie Vertiefungen 10 auf, die lateral versetzt zueinander angeordnet sind. Die Vertiefungen 10 folgen einem regelmäßigen Muster, das sich aus mehreren Quadraten zusammensetzt, wobei die Vertiefungen 10 an Ecken der Quadrate angeordnet sind.
  • Die Vertiefungen 10 weisen eine dreidimensionale Gestalt auf, die einem Zylinder gleicht. Eine maximale laterale Ausdehnung a1 der Vertiefungen 10 in der ersten lateralen Richtung L1 kann zwischen wenigen Mikrometern und 150 µm betragen. Eine maximale laterale Ausdehnung a2 der Vertiefungen 10 in der zweiten lateralen Richtung L2 kann ebenso zwischen wenigen Mikrometern und 150 µm betragen. Weisen die Vertiefungen 10 geringe laterale Ausdehnungen a1, a2 auf, so ist die Anzahl der Vertiefungen 10 vorzugsweise größer als bei größeren lateralen Ausdehnungen der Vertiefungen 10. Die lateralen Ausdehnungen a1, a2 beziehungsweise die Anzahl der Vertiefungen 10 wird durch den Abstand zwischen den Ausnehmungen 8 beschränkt.
  • Bei den in den 7 und 9 dargestellten Ausführungsbeispielen werden die Vertiefungen 10 vollumfänglich von der Trägerschicht 7 umgeben. In anderen Worten werden die Vertiefungen 10 in allen lateralen Richtungen L1, L2 durch die Trägerschicht 7 begrenzt. Hingegen sind die am Rand der Halbleiterbauelemente 1 angeordneten Vertiefungen 10 gemäß dem in 8 dargestellten Ausführungsbeispiel umfangsseitig teilweise offen.
  • Bei den in den 7 bis 9 dargestellten Ausführungsbeispielen ist die Trägerschicht 7 jedes Halbleiterbauelements 1 zusammenhängend ausgebildet, so dass alle Bereiche der Trägerschicht 7 miteinander verbunden sind. Bei den in den 10 bis 12 dargestellten Ausführungsbeispielen weist die Trägerschicht 7 jeweils nur eine kontaktfreie Vertiefung 10 auf.
  • Gemäß dem in der 10 dargestellten Ausführungsbeispiel ist der strukturierte Teil der Trägerschicht 7 lateral, das heißt in der ersten lateralen Richtung L1 und in der zweiten lateralen Richtung L2, auf den Bereich der zweiten Hauptfläche 2B beschränkt, so dass ein lateral außerhalb der zweiten Hauptfläche 2B angeordneter Bereich unterbrechungsfrei ausgebildet ist. Durch eine Beschränkung der Strukturierung auf die zweite Hauptfläche 2B kann weiterhin eine gute laterale Stromverteilung realisiert werden.
  • Bei den in den 11 und 12 dargestellten Ausführungsbeispielen ist die Trägerschicht 7 bis in die Trenngräben 21 strukturiert. Die Trägerschicht 7 kann hierbei auf den Bereich der zweiten Hauptfläche 2B beschränkt sein. Die Trägerschicht 7 erstreckt sich also insbesondere nicht bis auf Seitenflächen des Halbleiterkörpers.
  • Die Vertiefungen 10 weisen jeweils erste und zweite Bereiche 70, 71 mit unterschiedlicher lateraler Ausrichtung auf. Die Bereiche 70, 71 sind dabei durch eine erste laterale Ausdehnung a1 und eine zweite laterale Ausdehnung a2 definiert, wobei die laterale Ausrichtung der Richtung entspricht, in welcher der jeweilige Bereich 70, 71 seine längere laterale Ausdehnung aufweist. Der erste Bereich 70 ist also entlang der ersten lateralen Richtung L1 ausgerichtet. Und der zweite Bereich ist entlang der zweiten lateralen Richtung L2 ausgerichtet.
  • Eine maximale laterale Ausdehnung a1 der ersten Bereiche 70 in der ersten lateralen Richtung L1 wird typischerweise durch eine maximale laterale Ausdehnung des Halbleiterbauelements 1 in der ersten lateralen Richtung L1 bestimmt, die etwa 1000 µm beträgt. Insbesondere ist die maximale laterale Ausdehnung a1 der ersten Bereiche 70 um 10 - 20 % kleiner als die maximale laterale Ausdehnung des Halbleiterbauelements 1 und beträgt etwa 800 µm. Eine maximale laterale Ausdehnung a2 der ersten Bereiche 70 in der zweiten lateralen Richtung L2 kann zwischen einschließlich 2 µm und einschließlich 50 µm, bevorzugt zwischen 5 und 10 µm, betragen. Weiterhin kann eine maximale laterale Ausdehnung a1 der zweiten Bereiche 71 in der ersten lateralen Richtung L1 zwischen einschließlich 2 µm und einschließlich 50 µm, bevorzugt zwischen 5 und 10 µm, betragen. Eine maximale laterale Ausdehnung a2 der zweiten Bereiche 71 in der zweiten lateralen Richtung L2 kann zwischen einschließlich 5 µm und 400 µm, insbesondere zwischen 40 und 180 µm, betragen.
  • Die Vertiefungen 10 weisen in Draufsicht auf die Trägerschicht 7 jeweils mehrere Krümmungen auf, wobei die an der Krümmung ineinander übergehenden Bereiche 70, 71 eine unterschiedliche laterale Ausrichtung aufweisen.
  • Die ersten Bereiche 70 sind lateral versetzt zueinander angeordnet. Die zweiten Bereiche 71 sind ebenfalls lateral versetzt zueinander angeordnet. Dabei sind jeweils zwei erste Bereiche 70 durch einen zweiten Bereich 71 miteinander verbunden. Die Vertiefungen 10 sind in Draufsicht auf die Trägerschicht 7 jeweils mäanderförmig ausgebildet. Dabei weisen die einzelnen Bereiche 70, 71 der Vertiefungen 10 eine dreidimensionale Gestalt auf, die vorzugsweise einem Polyeder, insbesondere einem Quader, gleicht.
  • Bei dem in 10 dargestellten Ausführungsbeispiel wird die Vertiefung 10 vollumfänglich von der Trägerschicht 7 umgeben. In anderen Worten wird die Vertiefung 10 in allen lateralen Richtungen durch die Trägerschicht 7 begrenzt. Hingegen sind die bis zu einander gegenüberliegenden Rändern der Halbleiterbauelemente 1 reichenden Vertiefungen 10 gemäß den in den 11 und 12 dargestellten Ausführungsbeispielen umfangsseitig teilweise offen. An den offenen Stellen werden die Vertiefungen 10 nicht von der Trägerschicht 7 begrenzt.
  • Bei den in den 11 und 12 dargestellten Ausführungsbeispielen verlaufen die Trenngräben 21 jeweils durch erste Bereiche 70. Während der Waferverbund 20 gemäß dem in 11 dargestellten Ausführungsbeispiel entlang einer den ersten Bereich 70 begrenzenden Oberfläche der Trägerschicht 7 durchtrennt wird, erfolgt die Zerteilung gemäß dem in 12 dargestellten Ausführungsbeispiel mitten durch den ersten Bereich 70.
  • 13 zeigt ein Vergleichsbeispiel eines Halbleiterbauelements 1, das im Unterschied zu den in Verbindung mit den 3 und 6 beschriebenen Halbleiterbauelementen 1 eine weitgehend unterbrechungsfreie Trägerschicht 7 aufweist. Infolgedessen können aufgrund der Starrheit der Trägerschicht 7 im Laufe der Herstellung oder Montage Defekte, beispielsweise Risse und Delaminationen, entstehen, welche die mechanische Stabilität des Halbleiterbauelements 1 beeinträchtigen.
  • 14 zeigt einen Ausschnitt aus dem Querschnitt eines wie in 13 dargestellten Vergleichsbeispiels eines Halbleiterbauelements, das eine weitgehend unterbrechungsfreie Trägerschicht 7 aufweist, in einer FIB-Aufnahme. Das Halbleiterbauelement 1 lässt in der Isolierungsschicht 12 Defekte 22 erkennen, die mittels Strukturierung der Trägerschicht 7 verhindert werden können.
  • Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist.
  • Bezugszeichenliste
    • 1
    Halbleiterbauelement
    1A, 1B
    Seitenfläche
    2
    Halbleiterkörper
    2A
    erste Hauptfläche
    2B
    zweite Hauptfläche
    2C, 2D
    Seitenfläche
    3
    erste Halbleiterschicht
    3A
    Aufwachssubstrat
    4
    zweite Halbleiterschicht
    5
    aktive Zone
    6, 15
    Startschicht
    7
    Trägerschicht
    7A, 7B
    Begrenzungsfläche
    8, 11
    Ausnehmung
    9
    Kontaktelement
    10, 10'
    Vertiefung
    12
    Isolierungsschicht
    13
    erster Anschlusskontakt
    14
    zweiter Anschlusskontakt
    16
    Grundkörper
    16A
    Oberfläche
    17
    Anschlussschicht
    18
    Stromaufweitungsschicht
    19
    Passivierungsschicht
    20
    Waferverbund
    21
    Trenngraben
    22
    Defekt
    70
    erster Bereich
    71
    zweiter Bereich
    a1, a2
    laterale Ausdehnung
    D1, D2
    Dicke, Gesamtdicke
    V
    vertikale Richtung
    L, L1, L2
    laterale Richtung

Claims (16)

  1. Halbleiterbauelement (1) umfassend - einen Halbleiterkörper (2) mit - einer ersten Halbleiterschicht (3) und einer zweiten Halbleiterschicht (4), - einer ersten Hauptfläche (2A) und einer der ersten Hauptfläche (2A) gegenüberliegenden zweiten Hauptfläche (2B), wobei die erste Hauptfläche (2A) durch eine Oberfläche der ersten Halbleiterschicht (3) und die zweite Hauptfläche (2B) durch eine Oberfläche der zweiten Halbleiterschicht (4) gebildet wird, - mindestens einer Seitenfläche (2C, 2D), welche die erste Hauptfläche (2A) mit der zweiten Hauptfläche (2B) verbindet, - eine elektrisch leitende Trägerschicht (7), die die zweite Hauptfläche (2B) bereichsweise überdeckt, wobei die Trägerschicht (7) strukturiert ist derart, dass sie zumindest eine kontaktfreie Vertiefung (10) aufweist.
  2. Halbleiterbauelement (1) gemäß dem vorhergehenden Anspruch, wobei sich die kontaktfreie Vertiefung (10) ausgehend von einer der zweiten Hauptfläche (2B) zugewandten Begrenzungsfläche (7B) der Trägerschicht (7) durch die Trägerschicht (7) hindurch bis zu einer der zweiten Hauptfläche (7B) abgewandten Begrenzungsfläche (7A) der Trägerschicht (7) erstreckt.
  3. Halbleiterbauelement (1) gemäß dem vorhergehenden Anspruch, wobei die mindestens eine Vertiefung (10) vollumfänglich von der Trägerschicht (7) umgeben ist.
  4. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei in der Vertiefung (10) eine Füllung angeordnet ist, die eine höhere Elastizität aufweist als die Trägerschicht (7).
  5. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei die Vertiefung (10) Bereiche (70, 71) mit unterschiedlicher lateraler Ausrichtung aufweist.
  6. Halbleiterbauelement (1) gemäß dem vorhergehenden Anspruch, wobei die Vertiefung (10) mehrere erste Bereiche (70) aufweist, die eine erste laterale Ausrichtung aufweisen und lateral versetzt zueinander angeordnet sind, und wobei die Vertiefung (10) weitere Bereiche (71) aufweist, die eine von der ersten lateralen Ausrichtung verschiedene laterale Ausrichtung aufweisen und jeweils zwei erste Bereiche (70) miteinander verbinden.
  7. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei die Trägerschicht (7) mehrere Vertiefungen (70) aufweist, die lateral versetzt zueinander angeordnet sind.
  8. Halbleiterbauelement gemäß einem der vorhergehenden Ansprüche, das eine Startschicht (6) aufweist, auf welcher die Trägerschicht (7) aufgebracht ist, wobei die Startschicht (6) eine mit der Trägerschicht (7) übereinstimmende Struktur aufweist.
  9. Halbleiterbauelement (1) gemäß einem der Ansprüche 1 bis 7, das eine Startschicht (6) aufweist, auf welcher die Trägerschicht (7) aufgebracht ist, wobei die Startschicht (6) eine von der Trägerschicht (7) verschiedene Struktur aufweist.
  10. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei die Trägerschicht (7) eine metallische Schicht ist und mindestens eines der Materialien Ni, Cu, Au, Zn, Al, Sn und AuSn enthält oder aus einem dieser Materialien besteht.
  11. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei sich die Trägerschicht (7) von der zweiten Hauptfläche (2B) bis auf mindestens eine Seitenfläche (2C, 2D) des Halbleiterkörpers (2) erstreckt.
  12. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei der Halbleiterkörper (2) mindestens eine Ausnehmung (8) aufweist, die sich von der zweiten Hauptfläche (2B) in Richtung der ersten Hauptfläche (2A) erstreckt und die in der ersten Halbleiterschicht (3) endet, wobei in der Ausnehmung (8) die Trägerschicht (7) angeordnet ist und zur elektrischen Kontaktierung der ersten Halbleiterschicht (3) dient.
  13. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei die Trägerschicht (7) mindestens eine von der kontaktfreien Vertiefung (10) verschiedene Ausnehmung (11) aufweist, in der ein Anschlusskontakt (14) angeordnet ist, der zur elektrischen Kontaktierung der zweiten Halbleiterschicht (4) dient.
  14. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, das einen angeformten Grundkörper (16) aufweist, auf dem der Halbleiterkörper (2) angeordnet ist, wobei die Trägerschicht (7) in vertikaler Richtung (V) zwischen dem Halbleiterkörper (2) und dem Grundkörper (16) angeordnet ist.
  15. Verfahren zur Herstellung eines Halbleiterbauelements (1) gemäß einem der vorhergehenden Ansprüche aufweisend folgende Schritte: - Bereitstellen eines Halbleiterkörpers (2) mit - einer ersten Halbleiterschicht (3) und einer zweiten Halbleiterschicht (4), - einer ersten Hauptfläche (2A) und einer der ersten Hauptfläche (2A) gegenüberliegenden zweiten Hauptfläche (2B), wobei die erste Hauptfläche (2A) durch eine Oberfläche der ersten Halbleiterschicht (3) und die zweite Hauptfläche (2B) durch eine Oberfläche der zweiten Halbleiterschicht (4) gebildet wird, - mindestens einer Seitenfläche (2C, 2D), welche die erste Hauptfläche (2A) mit der zweiten Hauptfläche (2B) verbindet, - Aufbringen einer elektrisch leitenden Trägerschicht (7) auf die zweite Hauptfläche (2B), wobei die Trägerschicht (7) mit einer Struktur ausgebildet wird derart, dass sie zumindest eine kontaktfreie Vertiefung (10) aufweist.
  16. Verfahren gemäß dem vorhergehenden Anspruch, wobei ein Aufwachssubstrat (3A), auf welchem die erste und zweite Halbleiterschicht (3, 4) angeordnet sind, mittels eines Laserabhebeverfahrens vom Halbleiterkörper (2) entfernt wird.
DE102017111279.0A 2017-05-23 2017-05-23 Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements Withdrawn DE102017111279A1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE102017111279.0A DE102017111279A1 (de) 2017-05-23 2017-05-23 Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
US16/615,839 US11133250B2 (en) 2017-05-23 2018-05-17 Semiconductor component and method for producing a semiconductor component
PCT/EP2018/062997 WO2018215312A1 (de) 2017-05-23 2018-05-17 Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102017111279.0A DE102017111279A1 (de) 2017-05-23 2017-05-23 Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements

Publications (1)

Publication Number Publication Date
DE102017111279A1 true DE102017111279A1 (de) 2018-11-29

Family

ID=62222663

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017111279.0A Withdrawn DE102017111279A1 (de) 2017-05-23 2017-05-23 Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements

Country Status (3)

Country Link
US (1) US11133250B2 (de)
DE (1) DE102017111279A1 (de)
WO (1) WO2018215312A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021108905A1 (en) * 2019-12-02 2021-06-10 Wsp Global Inc. Railway management system with brake calculation and related method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011079708A1 (de) 2011-07-25 2013-01-31 Osram Ag Trägervorrichtung, elektrische vorrichtung mit einer trägervorrichtung und verfahren zur herstellung dieser

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011115659A1 (de) 2011-09-28 2013-03-28 Osram Opto Semiconductors Gmbh Photovoltaischer Halbleiterchip
EP3101685B1 (de) * 2014-01-29 2020-01-01 Renesas Electronics Corporation Halbleiterbauelement
WO2016076637A1 (en) 2014-11-12 2016-05-19 Seoul Viosys Co., Ltd. Light emitting device
DE102015100578A1 (de) * 2015-01-15 2016-07-21 Osram Opto Semiconductors Gmbh Bauelement und Verfahren zur Herstellung eines Bauelements
DE102015114583A1 (de) 2015-09-01 2017-03-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011079708A1 (de) 2011-07-25 2013-01-31 Osram Ag Trägervorrichtung, elektrische vorrichtung mit einer trägervorrichtung und verfahren zur herstellung dieser

Also Published As

Publication number Publication date
US20200152568A1 (en) 2020-05-14
US11133250B2 (en) 2021-09-28
WO2018215312A1 (de) 2018-11-29

Similar Documents

Publication Publication Date Title
EP2583305B1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip
DE102010034665A1 (de) Optoelektronischer Halbleiterchip und Verfahren zur Herstellung von optoelektronischen Halbleiterchips
DE102014115174B4 (de) Halbleitervorrichtung mit einer korrosionsbeständigen metallisierung und verfahren zu ihrer herstellung
DE102015111492B4 (de) Bauelemente und Verfahren zur Herstellung von Bauelementen
EP2223336B1 (de) Leuchtdiodenchip mit überspannungsschutz
DE102013111496A1 (de) Verfahren zum Herstellen von optoelektronischen Halbleiterbauelementen und optoelektronisches Halbleiterbauelement
DE102015114587A1 (de) Optoelektronisches Halbleiterbauelement und Verfahren zu dessen Herstellung
WO2012110364A1 (de) Optoelektronischer halbleiterchip und verfahren zur herstellung von optoelektronischen halbleiterchips
WO2015121062A1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterbauteils sowie optoelektronisches halbleiterbauteil
DE102015117198A1 (de) Bauelement und Verfahren zur Herstellung eines Bauelements
DE102015111558B4 (de) Optoelektronisches Bauelement und ein Verfahren zur Herstellung eines optoelektronischen Bauelements
WO2016135024A1 (de) Optoelektronisches halbleiterbauelement, verfahren zur herstellung eines elektrischen kontakts und verfahren zur herstellung eines halbleiterbauelements
DE102016124380A1 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
WO2018215309A1 (de) Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements
DE102017111279A1 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
WO2017158046A1 (de) Lichtemittierender halbleiterchip und verfahren zur herstellung eines lichtemittierenden halbleiterchips
WO2017009292A1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip
WO2018215306A1 (de) Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements
DE102015111485A1 (de) Optoelektronisches Halbleiterbauelement
DE102012110775A1 (de) Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
DE102013107971A1 (de) Optoelektronischer Halbleiterchip, Halbleiterbauelement und Verfahren zur Herstellung von optoelektronischen Halbleiterchips
DE102015112280A1 (de) Bauelement mit einem metallischen Träger und Verfahren zur Herstellung von Bauelementen
DE102009058345A1 (de) Halbleiterlaser
DE102015113310A1 (de) Halbleiterchip
DE112015001786B4 (de) Halbleiterchip und optoelektronisches Bauelement mit Halbleiterchip

Legal Events

Date Code Title Description
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0033480000

Ipc: H01L0023120000

R163 Identified publications notified
R082 Change of representative

Representative=s name: KANZIAN, TANJA, DIPL.-CHEM. UNIV. DR. RER. NAT, DE

Representative=s name: EPPING HERMANN FISCHER PATENTANWALTSGESELLSCHA, DE

R082 Change of representative

Representative=s name: EPPING HERMANN FISCHER PATENTANWALTSGESELLSCHA, DE

R012 Request for examination validly filed
R082 Change of representative

Representative=s name: EPPING HERMANN FISCHER PATENTANWALTSGESELLSCHA, DE

R016 Response to examination communication
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee