JP2021082673A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】２つの半導体チップの動作電圧が互いに異なるデジタルアイソレータにおいて、絶縁破壊が生じる可能性がある。【解決手段】半導体装置は、互いに表裏の関係にある第１面及び第２面を有する第１半導体基板と、第１面上に形成された第１回路と、第１回路と電気的に接続され、かつ、第１半導体基板と重なる位置に形成された第１インダクタと、第１面と第１回路との間において、第１面を覆うように形成された第１絶縁膜と、を含む第１チップと、互いに表裏の関係にある第３面及び第４面を有する第２半導体基板と、第３面上に形成された第２回路と、第２回路と電気的に接続され、第１インダクタと電磁誘導結合できるように形成された第２インダクタと、を有し、第２面には、第１絶縁膜まで達する溝が形成されており、溝は、平面視において、第１回路を囲むように形成されている。【選択図】図２
Description
本発明は、半導体装置およびその製造方法に関し、例えば、インダクタを有する半導体装置およびその製造方法に関する。
電力用のパワー半導体素子では、数百Ｖ程度の電圧が扱われる。一方、マイクロコンピュータ用の半導体素子では、数Ｖ程度の電圧が扱われる。マイクロコンピュータを備えた半導体装置によって電力用のパワー半導体素子を制御するために、パワー半導体素子を含む回路と、マイクロコンピュータ用の半導体素子を含む回路との間で、信号の送受信を行うことがある。
基準電圧が互いに異なる半導体素子の間で信号の送受信を仲介する半導体装置として、いわゆる、デジタルアイソレータが使用されている。デジタルアイソレータでは、パワー半導体素子を含む回路に接続されたインダクタと、マイクロコンピュータ用の半導体素子を含む回路に接続されたインダクタとの間で信号を伝達させる。このようなデジタルアイソレータを開示した特許文献の一例として、特許文献１および特許文献２がある。
従来のデジタルアイソレータでは、半導体装置内において、基準電圧の差に起因して、絶縁破壊が生じる可能性がある。このため、半導体装置の信頼性を高める観点から、改善の余地がある。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
実施の形態に係る半導体装置は、互いに表裏の関係にある第１面及び第２面を有する第１半導体基板と、第１面上に形成された第１回路と、第１回路と電気的に接続され、かつ、第１半導体基板と重なる位置に形成された第１インダクタと、第１面と第１回路との間において、第１面を覆うように形成された第１絶縁膜と、を含む第１チップと、互いに表裏の関係にある第３面及び第４面を有する第２半導体基板と、第３面上に形成された第２回路と、第２回路と電気的に接続され、第１インダクタと電磁誘導結合できるように形成された第２インダクタと、を有し、第２面には、第１絶縁膜まで達する溝が形成されており、溝は、平面視において、第１回路を囲むように形成されている。
実施の形態に係る半導体装置は、互いに表裏の関係にある第１面と第２面とを有する第１半導体基板と、第１面上に形成された第１回路と、第１回路と電気的に接続された第１インダクタと、第１面上に形成された第１多層配線層と、第１面と第１多層配線層との間に形成された第１絶縁膜と、を含む第１チップと、互いに表裏の関係にある第３面及び第４面を有する第２半導体基板と、第３面上に形成された第２回路と、第３面上に形成された第２多層配線層と、第３面と第２多層配線層との間に形成された第２絶縁膜と、を含む第２チップと、第２回路と電気的に接続され、かつ、第１インダクタとの間で信号を送信または受信する第２インダクタと、第２面から第１絶縁膜に達する溝と、を有し、溝は、第１チップの外周に沿って形成されている。
実施の形態に係る半導体装置の製造方法は、（ａ）互いに表裏の関係にある第１面及び第２面を有する第１半導体基板と、第１面上に形成された第１回路と、第１回路と電気的に接続された第１インダクタと、第１面上に 形成された第１多層配線層と前記第１面と前記第１多層配線層との間に形成された第１絶縁膜と、を有する第１チップと、互いに表裏の関係にある第３面及び第４面を有する第２半導体基板と、前記第３面上に形成された第２回路と、前記第３面上に形成された第２多層配線層と、前記第３面と前記第２多層配線層との間に形成された第２絶縁膜と、を有する第２チップと、前記第２回路と電気的に接続された第２インダクタを準備する工程と、（ｂ）前記第１回路を囲むように、前記第２面から前記第１絶縁膜まで達する溝を形成する工程と、を含む。
実施の形態に係る半導体装置によれば、半導体装置の信頼性を向上することができる。
以下、各実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。さらに、断面図は、端面図として示されている場合もある。
（実施の形態１）
図１は、実施の形態１に係る電子装置ＥＬＤの回路図である。電子装置ＥＬＤは、制御部ＣＴＲＬと、半導体装置ＳＤＶ１と、駆動回路ＤＲと、負荷ＬＡＤと、を有する。電子装置ＥＬＤは、低電位側の電源電位（例えば５Ｖ）と、低電位側の接地電位（例えば０Ｖ）が供給される低電位部ＬＶＰと、高電位側の電源電位（例えば１００５Ｖ）と、高電位側の接地電位ＶＳＳ２（例えば１０００Ｖ）が供給される高電位部ＨＶＰとを有する。制御部ＣＴＲＬ、第１回路ＣＣＴ１、およびインダクタＩＮＤ１は低電位部ＬＶＰに含まれている。また、インダクタＩＮＤ２、第２回路ＣＣＴ２、駆動回路ＤＲ、および負荷ＬＡＤは、高電位部ＨＶＰに含まれている。
図１は、実施の形態１に係る電子装置ＥＬＤの回路図である。電子装置ＥＬＤは、制御部ＣＴＲＬと、半導体装置ＳＤＶ１と、駆動回路ＤＲと、負荷ＬＡＤと、を有する。電子装置ＥＬＤは、低電位側の電源電位（例えば５Ｖ）と、低電位側の接地電位（例えば０Ｖ）が供給される低電位部ＬＶＰと、高電位側の電源電位（例えば１００５Ｖ）と、高電位側の接地電位ＶＳＳ２（例えば１０００Ｖ）が供給される高電位部ＨＶＰとを有する。制御部ＣＴＲＬ、第１回路ＣＣＴ１、およびインダクタＩＮＤ１は低電位部ＬＶＰに含まれている。また、インダクタＩＮＤ２、第２回路ＣＣＴ２、駆動回路ＤＲ、および負荷ＬＡＤは、高電位部ＨＶＰに含まれている。
制御部ＣＴＲＬは、例えば、マイクロコンピュータである。制御部ＣＴＲＬは、負荷ＬＡＤを制御するための信号を生成する。
半導体装置ＳＤＶ１は、第１回路ＣＣＴ１、インダクタＩＮＤ１、インダクタＩＮＤ２、および第２回路ＣＣＴ２を有する。
第１回路ＣＣＴ１は、制御部（制御回路）ＣＴＲＬから得た信号を送信する。第１回路ＣＣＴ１には、低電位側の電源電位（例えば５Ｖ）と、低電位側の接地電位（例えば０Ｖ）が供給される。
インダクタＩＮＤ１は、第１回路ＣＣＴ１と電気的に接続されている。インダクタＩＮＤ１は、インダクタＩＮＤ２と電磁誘導結合できるように形成されている。インダクタＩＮＤ１には、第１回路ＣＣＴ１と同じく、低電位側の電源電位（例えば５Ｖ）と、低電位側の接地電位（例えば０Ｖ）が供給される。
インダクタＩＮＤ２は、第２回路ＣＣＴ２と電気的に接続されている。インダクタＩＮＤ２は、インダクタＩＮＤ１と電磁誘導結合できるように形成されている。インダクタＩＮＤ２には、高電位側の電源電位（例えば１００５Ｖ）と、高電位側の接地電位ＶＳＳ２（例えば１０００Ｖ）が供給される。
第２回路ＣＣＴ２は、インダクタＩＮＤ２から受信した信号を処理する。第２回路ＣＣＴ２には、インダクタＩＮＤ２と同じく、電源電位ＶＤＤ１と異なる電源電位ＶＤＤ２（例えば１００５Ｖ）と、接地電位ＶＳＳ１とは異なる接地電位ＶＳＳ２（例えば１０００Ｖ）が供給される。第２回路ＣＣＴ２は、駆動回路ＤＲに信号を送信する。
駆動回路ＤＲは、受信した信号に応じて、負荷ＬＡＤを駆動する。駆動回路ＤＲの例は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のパワー半導体を用いた回路である。
負荷ＬＡＤは、駆動回路ＤＲにより駆動される。負荷ＬＡＤの例は、電気自動車やハイブリッド車等に搭載される電動モータである。
ここで、半導体装置ＳＤＶ１における信号の経路について説明する。第１回路ＣＣＴ１によって生成された信号は、インダクタＩＮＤ１とインダクタＩＮＤ２との電磁誘導結合によって、第２回路ＣＣＴ２に伝達される。言い換えると、インダクタＩＮＤ１は、制御部ＣＴＲＬによって生成された信号を送信する。また、インダクタＩＮＤ２は、インダクタＩＮＤ１から信号を受信する。そして、インダクタＩＮＤ２が受信した信号は、第２回路ＣＣＴ２に伝達される。
信号は、例えばデジタル信号であるが、アナログ信号であってもよい。
なお、第１回路ＣＣＴ１と第２回路ＣＣＴ２の機能は、逆であってもよい。すなわち、第２回路ＣＣＴ２が送信を行い、第１回路ＣＣＴ１が受信を行ってもよい。また、第１回路ＣＣＴ１と第２回路ＣＣＴ２のそれぞれが送信と受信のどちらも行うことができる送受信回路となるように構成してもよい。
図２は、半導体装置ＳＤＶ１の要部の平面図である。図３および図４は、実施の形態１に係る半導体装置ＳＤＶ１の要部の断面図である。図３および図４は、図２のＡ−Ａ’線における断面図である。半導体装置ＳＤＶ１は、半導体チップＣＰ１と半導体チップＣＰ２を含む。また、半導体チップＣＰ１と半導体チップＣＰ２は、平面視において、それぞれが有している四辺のうち、一辺が互いに対向するように配置されている。
半導体チップＣＰ１は、半導体基板ＳＵＢ１、多層配線層ＭＷ１、第１回路ＣＣＴ１、保護膜ＣＶＦ１、保護膜ＣＶＦ２を有する。また、半導体チップＣＰ１は、接合材ＤＡＦ１を介して、ダイパッドＤＰＤ１上に搭載されている。半導体チップＣＰ１は、ボンディングワイヤＢＷ１を介して、リードＬＤ１と電気的に接続されている。
半導体基板ＳＵＢ１は、シリコン等の半導体からなる。半導体基板ＳＵＢ１は、互いに表裏の関係である第１面ＳＦ１と第２面ＳＦ２を有している。言い換えると、第１面ＳＦ１は半導体基板ＳＵＢ１の表面であり、第２面ＳＦ２は半導体基板ＳＵＢ１の裏面である。半導体基板ＳＵＢ１の厚さは、例えば、１００μｍ以上かつ７００μｍ以下である。ここで、半導体基板ＳＵＢ１の厚さとは、第１面ＳＦ１および第２面ＳＦ２が互いに対向する対向方向における、第１面ＳＦ１と第２面ＳＦ２との距離である。
半導体基板ＳＵＢ１上には、電界効果トランジスタＦＴ１、素子分離膜ＳＴＩ１，およびウェル領域ＷＲ１が形成されている。電界効果トランジスタＦＴ１は、例えば、ｎチャネル型またはｐチャネル型の電界効果トランジスタである。複数の電界効果トランジスタＦＴ１は、第１回路ＣＣＴ１を構成している。電界効果トランジスタＦＴ１は、半導体基板ＳＵＢ１の第１面ＳＦ１上において、素子分離膜ＳＴＩ１によって囲まれた領域に形成されている。素子分離膜ＳＴＩ１は、例えば、シリコン酸化膜であり、半導体基板ＳＵＢ１の表面において、所定の深さにわたって形成されている。さらに、電界効果トランジスタＦＴ１の周囲には、ディープトレンチ絶縁溝ＤＴＩ１が形成されている。ディープトレンチ絶縁膜ＤＴＩ１は、半導体基板ＳＵＢ１の第１面ＳＦ１から半導体基板ＳＵＢ１の内部に向かって、素子分離膜ＳＴＩ１よりも深く形成されている絶縁体の膜である。
半導体基板ＳＵＢ１の第１面ＳＦ１の上には、多層配線層ＭＷ１が形成されている。多層配線層ＭＷ１は、絶縁層ＩＬ１１〜ＩＬ１４、配線層ＷＬ１１〜ＷＬ１３、電極パッドＰＤ１、電極パッドＰＤ２，インダクタＩＮＤ１、インダクタＩＮＤ２、およびシールリングＳＲ１を有している。絶縁層と配線層は、半導体基板ＳＵＢ１の第１面ＳＦ上において、交互に重ねられている。多層配線層ＭＷ１の最も下層には、絶縁層ＩＬ１１が形成されており、絶縁層ＩＬ１１の上に、配線層ＷＬ１１が形成されている。配線層ＷＬ１１の上には、絶縁層ＩＬ１２が形成されている。絶縁層ＩＬ１２の上には、配線層ＷＬ１２が形成されている。配線層ＷＬ１２の上には、絶縁層ＩＬ１３が形成されている。絶縁層ＩＬ１３の上には、配線層ＷＬ１３が形成されている。そして、配線層ＷＬ１３の上には、絶縁層ＩＬ１４が形成されている。絶縁層ＩＬ１４の上には、保護膜ＣＶＦ１が形成されている。保護膜ＣＶＦ１は、例えば、シリコン窒化膜である。保護膜ＣＶＦ１の上には、保護膜ＣＶＦ２が形成されている。保護膜ＣＶＦ２の材料は、絶縁体であり、例えば、ポリイミド樹脂である。保護膜ＣＶＦ２は、保護膜ＣＶＦ１を覆うように形成されている。保護膜ＣＶＦ１は、熱膨張率が保護膜ＣＶＦ２と絶縁層ＩＬ１４との中間の材料からなる。これにより、半導体チップＣＰ１に熱膨張が生じた際に、保護膜ＣＶＦ２と絶縁層ＩＬ１４との間に生じる応力を緩和することができる。インダクタＩＮＤ１は配線層ＷＬ１１に形成されている。なお、インダクタＩＮＤ１は、多層配線層ＭＷ１に含まれる配線層ＷＬ１２または配線層ＷＬ１３内に形成されていてもよい。
多層配線層ＭＷ１の最上層である絶縁層ＩＬ１４の上には、電極パッドＰＤ１とＰＤ２が形成されている。電極パッドＰＤ１は、保護膜ＣＶＦ１，ＣＶＦ２の開口部ＯＰ１から電極パッドＰＤ１の一部が露出するように形成されている。また、電極パッドＰＤ１は、平面視において、半導体チップＣＰ１が有する四辺のうち、半導体チップＣＰ２と対向する辺の近傍に配置されている。電極パッドＰＤ１は、平面視において、溝ＴＲよりも半導体チップＣＰ１の周縁部に近く、かつ、シールリングＳＲ１より半導体チップＣＰ１の中心部に近い位置に配置されている。また、電極パッドＰＤ１は、平面視において、第１回路ＣＣＴ１とは異なる位置に形成されている。電極パッドＰＤ１は、ボンディングワイヤＢＷ３と接続されている。
電極パッドＰＤ２は、保護膜ＣＶＦ１，ＣＶＦ２の開口部ＯＰ２から電極パッドＰＤ２の一部が露出するように形成されている。電極パッドＰＤ２は、平面視において、溝ＴＲよりも半導体チップＣＰ１の周縁部に近く、かつ、シールリングＳＲ２より半導体チップＣＰ１の中心部に近い位置に配置されている。電極パッドＰＤ２は、ボンディングワイヤＢＷ１と接続されている。また、電極パッドＰＤ１は、平面視において、第１回路ＣＣＴ１とは異なる位置に形成されている。電極パッドＰＤ２は、ボンディングワイヤＢＷ１と接続されている。
インダクタＩＮＤ１は、多層配線層ＭＷ１内に形成された導電性の配線およびビアを介して、第１回路ＣＣＴ１と接続されている。インダクタＩＮＤ１は、配線層ＷＬ１１に形成されている。
インダクタＩＮＤ２は、ボンディングワイヤＢＷ３を介して、第２回路ＣＣＴ２と電気的に接続されている。図３および図４において、インダクタＩＮＤ１とインダクタＩＮＤ２は、平面視で互いに重なるように形成されているが、平面視で互いに重ならない位置に形成されていてもよい。インダクタＩＮＤ２は、保護膜ＣＶＦ１内に形成されている。インダクタＩＮＤ２は保護膜ＣＶＦ１上に形成される再配線によって形成されてもよい。再配線によって形成する場合、インダクタＩＮＤ２の材料は、例えば銅であり、インダクタＩＮＤ２が形成された配線層にはシールリングＳＲ１が形成されていない。
シールリングＳＲ１は、複数の配線層および絶縁層にわたって形成された導電性の配線とビアとからなる。シールリングＳＲ１の下端は、半導体基板ＳＵＢ１の表面のウェル領域ＷＲ１に接している。
半導体基板ＳＵＢ１の第２面ＳＦ２には、溝ＴＲが形成されている。溝ＴＲは、半導体基板ＳＵＢ１を貫通し、半導体基板ＳＵＢ１の裏面から素子分離膜ＳＴＩ１まで達するように形成されている。溝ＴＲは、半導体チップＣＰ１の外周に沿って、かつ、平面視においてシールリングＳＲ１と内部回路である第１回路ＣＣＴ１との間に形成されている。溝ＴＲは、平面視において、電極パッドＰＤ１と異なる位置に設けられている。また、溝ＴＲは、樹脂ＲＳＮで封止されている。樹脂ＲＳＮは例えば、ポリイミド樹脂のような絶縁体である。溝ＴＲは、第１回路ＣＣＴ１の外側に、第１回路ＣＣＴ１を囲むように多重に設けられていてもよい。溝ＴＲの幅は、所望の耐圧に応じて適宜調整される。たとえば、所望の耐圧が２０００Ｖ以上である場合、溝ＴＲの幅は、５μｍ以上かつ３０μｍ以下であることが好ましい。ここで、溝ＴＲの幅は、第１面ＳＦ１内において、互いに対向する２つの溝ＴＲの内側面の対向方向における、上記２つの溝ＴＲの内側面の間隔である。
溝ＴＲによって、その上にシールリングＳＲ１が形成されたウェル領域ＷＲ１と、半導体基板ＳＵＢ１において第１回路ＣＣＴ１が形成された領域とが電気的に絶縁されている。これにより、第１回路ＣＣＴ１に供給される電位（電源電位ＶＤＤ１および接地電位ＶＳＳ１）と異なる電位（すなわち、電源電位ＶＤＤ２および接地電位ＶＳＳ２）が供給されるインダクタＩＮＤ２から、シールリングＳＲ１または半導体チップＣＰ１の側面を介して半導体基板ＳＵＢ１に電流が流れた場合であっても、第１回路ＣＣＴ１に電流が流れて第１回路ＣＣＴ１が破壊されることを防止することができる。溝ＴＲは、電極パッドＰＤ１と異なる位置に設けられることで、ボンディング時の圧着による影響を軽減することができる。また、溝ＴＲは、複数個設けられていた方が、溝ＴＲが１つのみ設けられている場合よりも、半導体チップＣＰ１の絶縁耐圧を大きくすることができる。
第１回路ＣＣＴ１には、電源電位ＶＤＤ１と接地電位ＶＳＳ１が供給されているのに対して、ウェル領域ＷＲ１の電位はフローティングとなっている。すなわち、ウェル領域ＷＲ１には、第１回路ＣＣＴ１に供給されている電源電位ＶＤＤ１または接地電位ＶＳＳ１が、いずれも供給されていない。これにより、例えばウェル領域ＷＲ１に電源電位ＶＤＤ１または接地電位ＶＳＳ１が供給されている場合と比較すると、インダクタＩＮＤ２に供給される電源電位ＶＤＤ２および接地電位ＶＳＳ２とウェル領域ＷＲ１との間で大きな電位差が生じることを防止することができる。この結果、インダクタＩＮＤ２と半導体基板ＳＵＢ１との間で絶縁破壊が生じることを防止する効果がある。
半導体チップＣＰ２は、半導体基板ＳＵＢ２、多層配線層ＭＷ２、第２回路ＣＣＴ２、保護膜ＣＶＦ３、保護膜ＣＶＦ４を有する。また、半導体チップＣＰ２は、接合材ＤＡＦ２を介して、ダイパッドＤＰＤ２上に搭載されている。半導体チップＣＰ２は、ボンディングワイヤＢＷ２を介して、リードＬＤ２と電気的に接続されている。
半導体基板ＳＵＢ２は、シリコン等の半導体からなる。半導体基板ＳＵＢ２は、互いに表裏の関係である第３面ＳＦ３と第４面ＳＦ４を有している。言い換えると、第３面ＳＦ３は半導体基板ＳＵＢ２の表面であり、第４面ＳＦ４は半導体基板ＳＵＢ２の裏面である。半導体基板ＳＵＢ２の厚さは、例えば、１００μｍ以上かつ７００μｍ以下である。ここで、半導体基板ＳＵＢ２の厚さとは、半導体基板ＳＵＢ２の厚さ方向における、第３面ＳＦ３と第４面ＳＦ４との距離である。
半導体基板ＳＵＢ２上には、電界効果トランジスタＦＴ２、素子分離膜ＳＴＩ２、およびウェル領域ＷＲ２が形成されている。
電界効果トランジスタＦＴ２は、例えば、ｎチャネル型の電界効果トランジスタまたはｐチャネル型の電界効果トランジスタである。複数の電界効果トランジスタＦＴ２は、第２回路ＣＣＴ２を構成している。電界効果トランジスタＦＴ２は、半導体基板ＳＵＢ２の第３面ＳＦ３上において、素子分離膜ＳＴＩ２によって囲まれた領域に形成されている。さらに、電界効果トランジスタＦＴ２の周囲には、ディープトレンチ絶縁膜ＤＴＩ２が形成されている。ディープトレンチ絶縁膜ＤＴＩ２は、半導体基板ＳＵＢ２の第３面ＳＦ３から半導体基板ＳＵＢ２の内部に向かって、素子分離膜ＳＴＩ２よりも深く形成されている絶縁体の膜である。
素子分離膜ＳＴＩ２は、例えば、シリコン酸化膜等の絶縁体であり、半導体基板ＳＵＢ２の表面から所定の深さにわたって形成されている。
半導体基板ＳＵＢ２の第３面ＳＦ３の上には、多層配線層ＭＷ２が形成されている。多層配線層ＭＷ２は、絶縁層ＩＬ２１〜ＩＬ２４、配線層ＷＬ２１〜ＷＬ２３、電極パッドＰＤ３、電極パッドＰＤ４、およびシールリングＳＲ２を有している。絶縁層ＩＬ２４の上には、保護膜ＣＶＦ３が形成されている。保護膜ＣＶＦ３の上には、保護膜ＣＶＦ４が形成されている。保護膜ＣＶＦ４は絶縁体であり、例えば、ポリイミド樹脂である。保護膜ＣＶＦ４は、保護膜ＣＶＦ３を覆うように形成されている。なお、インダクタＩＮＤ２は、多層配線層ＭＷ２に含まれる配線層に設けられていてもよい。
多層配線層ＭＷ２の最上層である絶縁層ＩＬ２４の上には、電極パッドＰＤ３とＰＤ４が形成されている。電極パッドＰＤ３は、保護膜ＣＶＦ３，ＣＶＦ４の開口部ＯＰ３から電極パッドＰＤ３の一部が露出するように形成されている。また、電極パッドＰＤ３は、平面視において、半導体チップＣＰ２が有する四辺のうち、半導体チップＣＰ１と対向する辺の近傍に配置されている。電極パッドＰＤ３は、平面視において、第２回路ＣＣＴ２とは異なる位置に形成されている。電極パッドＰＤ３は、ボンディングワイヤＢＷ３と接続されている。
電極パッドＰＤ４は、保護膜ＣＶＦ１，ＣＶＦ２の開口部ＯＰ４から電極パッドＰＤ４の一部が露出するように形成されている。電極パッドＰＤ４は、ボンディングワイヤＢＷ２と接続されている。また、電極パッドＰＤ４は、平面視において、第２回路ＣＣＴ２とは異なる位置に形成されている。電極パッドＰＤ４は、ボンディングワイヤＢＷ２と接続されている。
半導体チップＣＰ１の電極パッドＰＤ１と半導体チップＣＰ２の電極パッドＰＤ３は、ボンディングワイヤＢＷ３を介して、互いに電気的に接続されている。
半導体チップＣＰ１、半導体チップＣＰ２、ボンディングワイヤＢＷ１、ボンディングワイヤＢＷ２、およびボンディングワイヤＢＷ３は、封止樹脂ＭＲによって封止されている。
次に、本実施の形態１の半導体装置ＳＤＶ１の製造方法について説明する。半導体装置ＳＤＶ１の製造方法は、次に示されるステップＳ１〜Ｓ９からなる。
（ステップＳ１ 半導体ウエハＳＷ準備工程）
まず、図６に示されるように、半導体基板ＳＵＢ１と、第１回路ＣＣＴ１と、インダクタＩＮＤ１を含む多層配線層ＭＷ１とを有する半導体ウエハＳＷを準備する。半導体ウエハＳＷの形成方法としては、デジタルアイソレータの技術分野における公知の方法が採用されうる。
まず、図６に示されるように、半導体基板ＳＵＢ１と、第１回路ＣＣＴ１と、インダクタＩＮＤ１を含む多層配線層ＭＷ１とを有する半導体ウエハＳＷを準備する。半導体ウエハＳＷの形成方法としては、デジタルアイソレータの技術分野における公知の方法が採用されうる。
（ステップＳ２ シート貼付工程）
ステップＳ１の次に、図７に示されるように、保護膜ＣＶＦ２上に、粘着性を有するシートＳＴが貼り付けられる。シートＳＴの材料は、例えば塩化ビニルである。その後、シートＳＴは、図示しない支持体に接着される。支持体は、シートＳＴを剥離するため、紫外線を透過する材質からなる。なお、シートＳＴの厚さが１００μｍ以上であれば、支持体は不要である。
ステップＳ１の次に、図７に示されるように、保護膜ＣＶＦ２上に、粘着性を有するシートＳＴが貼り付けられる。シートＳＴの材料は、例えば塩化ビニルである。その後、シートＳＴは、図示しない支持体に接着される。支持体は、シートＳＴを剥離するため、紫外線を透過する材質からなる。なお、シートＳＴの厚さが１００μｍ以上であれば、支持体は不要である。
（ステップＳ３ 溝形成工程）
ステップＳ２の次に、図８に示されるように、半導体基板ＳＵＢ１の第２面ＳＦ２上にフォトレジストパターンＲＳＴが形成される。フォトレジストパターンＲＳＴは、半導体基板の裏面のうち、溝が形成されるべき位置を露出しつつ、他の領域を覆うように形成される。
ステップＳ２の次に、図８に示されるように、半導体基板ＳＵＢ１の第２面ＳＦ２上にフォトレジストパターンＲＳＴが形成される。フォトレジストパターンＲＳＴは、半導体基板の裏面のうち、溝が形成されるべき位置を露出しつつ、他の領域を覆うように形成される。
（ステップＳ４ エッチング工程）
次に、図９に示すように、フォトレジストパターンＲＳＴをエッチングマスクとして、半導体基板ＳＵＢ１にエッチング処理が行われ、第１回路ＣＣＴ１を囲むように、半導体基板ＳＵＢ１の第２面ＳＦ２から素子分離膜ＳＴＩ１まで達する溝ＴＲが形成される。なお、溝ＴＲは、半導体基板ＳＵＢ１の第２面ＳＦ２から絶縁層ＩＬ１１まで達するように形成されてもよい。半導体基板ＳＵＢ１のエッチング方法の例には、ドライエッチング法およびウェットエッチング法が含まれる。ウェットエッチング法で用いられるエッチング剤の例には、水酸化カリウム（ＫＯＨ）水溶液、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、エチレンジアミン・ピロカテール（ＥＤＰ）水溶液、ヒドラジン（Ｎ２Ｈ４）水溶液、水酸化ナトリウム水溶液および水酸化セシウム（ＣｓＯＨ）水溶液が含まれる。溝ＴＲは、半導体チップＣＰ１の外周に沿って、かつ、第１回路ＣＣＴ１とウェル領域ＷＲ１との間に形成される。また、溝ＴＲは、底面視において、一方の溝が他方の溝を囲むように、多重に設けてもよい。
次に、図９に示すように、フォトレジストパターンＲＳＴをエッチングマスクとして、半導体基板ＳＵＢ１にエッチング処理が行われ、第１回路ＣＣＴ１を囲むように、半導体基板ＳＵＢ１の第２面ＳＦ２から素子分離膜ＳＴＩ１まで達する溝ＴＲが形成される。なお、溝ＴＲは、半導体基板ＳＵＢ１の第２面ＳＦ２から絶縁層ＩＬ１１まで達するように形成されてもよい。半導体基板ＳＵＢ１のエッチング方法の例には、ドライエッチング法およびウェットエッチング法が含まれる。ウェットエッチング法で用いられるエッチング剤の例には、水酸化カリウム（ＫＯＨ）水溶液、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、エチレンジアミン・ピロカテール（ＥＤＰ）水溶液、ヒドラジン（Ｎ２Ｈ４）水溶液、水酸化ナトリウム水溶液および水酸化セシウム（ＣｓＯＨ）水溶液が含まれる。溝ＴＲは、半導体チップＣＰ１の外周に沿って、かつ、第１回路ＣＣＴ１とウェル領域ＷＲ１との間に形成される。また、溝ＴＲは、底面視において、一方の溝が他方の溝を囲むように、多重に設けてもよい。
溝ＴＲがウェットエッチング法によって形成される場合、半導体基板ＳＵＢ１の結晶方位によってエッチング速度が異なるため、溝ＴＲの断面視形状は、いわゆる台形状となる。すなわち、溝ＴＲの延在方向に直交する断面において、第１面ＳＦ１内における溝ＴＲの幅は、第２面ＳＦ２内における溝ＴＲの幅より小さい。さらに、上記断面において、溝ＴＲの幅は、第１面ＳＦ１から第２面ＳＦ２に近づくにつれて連続的に大きくなる。例えば、溝ＴＲの側面と、半導体基板ＳＵＢ１の第１面ＳＦ１とで構成される角度は、約５０°である。これにより、貫通部ＰＰがウェットエッチング法によって形成されたことが推定され得る。
次に、図１０に示すように、フォトレジストパターンＲＳＴが除去される。次いで、半導体ウエハＳＷをダイシングすることによって、個片化された複数の半導体チップＣＰ１が得られる。
（ステップＳ５ 樹脂封止工程）
ステップＳ４の次に、図１１のように、溝ＴＲを樹脂ＲＳＮ（図４参照）で封止する。樹脂ＲＳＮは、例えば、ポリイミド樹脂のような絶縁体の樹脂である。封止方法の例には、リソグラフィ法、モスキート法およびナノインプリント法が含まれる。例えば、樹脂ＲＳＮは、樹脂ＲＳＮを構成する硬化性組成物を溝ＴＲ内に提供した後に、当該硬化性組成物を硬化させることによって、形成され得る。上記硬化性組成物は、熱硬化性組成物であってもよいし、光硬化性組成物であってもよい。
ステップＳ４の次に、図１１のように、溝ＴＲを樹脂ＲＳＮ（図４参照）で封止する。樹脂ＲＳＮは、例えば、ポリイミド樹脂のような絶縁体の樹脂である。封止方法の例には、リソグラフィ法、モスキート法およびナノインプリント法が含まれる。例えば、樹脂ＲＳＮは、樹脂ＲＳＮを構成する硬化性組成物を溝ＴＲ内に提供した後に、当該硬化性組成物を硬化させることによって、形成され得る。上記硬化性組成物は、熱硬化性組成物であってもよいし、光硬化性組成物であってもよい。
次に、図１２のように、シートＳＴを剥離し、半導体チップＣＰ１を、支持体から分離する。シートＳＴを剥離する方法として、例えば、紫外線を透過する支持体を介して、シートＳＴに紫外線を照射する方法がある。
（ステップＳ６ 半導体チップＣＰ２準備工程）
次に、半導体チップＣＰ２を準備する。半導体チップＣＰ２は、半導体基板ＳＵＢ２と、第２回路ＣＣＴ２と、インダクタＩＮＤ２を含む多層配線層ＭＷ２とを有する。
次に、半導体チップＣＰ２を準備する。半導体チップＣＰ２は、半導体基板ＳＵＢ２と、第２回路ＣＣＴ２と、インダクタＩＮＤ２を含む多層配線層ＭＷ２とを有する。
（ステップＳ７ 接合工程）
次に、図１３のように、半導体チップＣＰ１を、接合材ＤＡＦ１によってダイパッドＤＰＤ１に接合する。また、半導体チップＣＰ２を、接合材ＤＡＦ２によってダイパッドＤＰＤ２に接合する。
次に、図１３のように、半導体チップＣＰ１を、接合材ＤＡＦ１によってダイパッドＤＰＤ１に接合する。また、半導体チップＣＰ２を、接合材ＤＡＦ２によってダイパッドＤＰＤ２に接合する。
（ステップＳ８ ボンディング工程）
次に、図１４のように、ボンディングワイヤＢＷ１によって、半導体チップＣＰ１の電極パッドＰＤ２とリードＬＤ１を接続する。また、ボンディングワイヤＢＷ２によって、半導体チップＣＰ２の電極パッドＰＤ４とリードＬＤ２を接続する。さらに、ボンディングワイヤＢＷ３によって、半導体チップＣＰ１の電極パッドＰＤ１と半導体チップＣＰ２の電極パッドＰＤ３とを接続する。
次に、図１４のように、ボンディングワイヤＢＷ１によって、半導体チップＣＰ１の電極パッドＰＤ２とリードＬＤ１を接続する。また、ボンディングワイヤＢＷ２によって、半導体チップＣＰ２の電極パッドＰＤ４とリードＬＤ２を接続する。さらに、ボンディングワイヤＢＷ３によって、半導体チップＣＰ１の電極パッドＰＤ１と半導体チップＣＰ２の電極パッドＰＤ３とを接続する。
（ステップＳ９ 封止工程）
次に、図１５のように、半導体チップＣＰ１、半導体チップＣＰ２、ダイパッドＤＰＤ１、ダイパッドＤＰＤ２、およびボンディングワイヤＢＷ３を、樹脂ＲＳＮによって封止する。
次に、図１５のように、半導体チップＣＰ１、半導体チップＣＰ２、ダイパッドＤＰＤ１、ダイパッドＤＰＤ２、およびボンディングワイヤＢＷ３を、樹脂ＲＳＮによって封止する。
以上により、実施の形態１に係る半導体装置ＳＤＶ１が形成される。
図５は、比較例の半導体装置の構成を示す断面図である。半導体チップＣＰ１において、電極パッドＰＤ１とインダクタＩＮＤ２には、半導体チップＣＰ１の第１回路ＣＣＴ１に供給される電位とは異なる電位が供給される。ここでは、電極パッドＰＤ１とインダクタＩＮＤ２をまとめて異電位供給部ＤＰＰと称する。図５において、異電位供給部ＤＰＰにおいて、電極パッドＰＤ１は、インダクタＩＮＤ２よりも、半導体チップＣＰ１の周縁部に近い位置に配置されている。
発明者は、異電位供給部ＤＰＰから、シールリングまたは多層配線層ＭＷ１の表面を介して半導体基板ＳＵＢ１に至る経路で絶縁破壊が生じるという課題を見出した。例えば、図５中に矢印で示すように、電極パッドＰＤ１からシールリングＳＲ１を介して半導体基板ＳＵＢ１上の第１回路ＣＣＴ１に至る経路ＦＰ１または、電極パッドＰＤ１から多層配線層ＭＷ１の側面を介して、半導体基板ＳＵＢ１に至る経路ＦＰ２で絶縁破壊が生じる恐れがある。半導体基板ＳＵＢ１上の第１回路ＣＣＴ１には、異電位供給部ＤＰＰとは異なる電位が供給されているので、絶縁破壊によって大きな電流が流れて、第１回路ＣＣＴ１が破壊される恐れがある。
一方で、実施の形態１では、上述のように、第１回路ＣＣＴ１の周囲に溝ＴＲが設けられている。これにより、電極パッドＰＤ１から半導体チップＣＰ１の外周またはシールリングＳＲ１を介して第１回路ＣＣＴ１に電流が流れることを防ぐことができ、半導体チップＣＰ１の絶縁耐性を向上し、信頼性を向上させることができる。
（実施の形態１の変形例１）
図１６は、実施の形態１の変形例１に係る半導体装置の要部断面図である。
図１６は、実施の形態１の変形例１に係る半導体装置の要部断面図である。
ダイパッドＤＰＤ１は、溝ＴＲよりも半導体基板ＳＵＢ１の内側の位置で、半導体基板ＳＵＢ１の第２面ＳＦ２と接合されている。すなわち、ダイパッドＤＰＤ１は、溝ＴＲと異なる位置で、半導体基板ＳＵＢ１の第２面ＳＦ２と接合されている。
変形例１では、溝ＴＲを、半導体チップＣＰ１、半導体チップＣＰ２、ダイパッドＤＰＤ１、およびダイパッドＤＰＤ２とともに封止することができるので、溝ＴＲ内の樹脂ＲＥＮと半導体チップＣＰ１の外の樹脂ＲＳＮとの間に界面が生じないという効果がある。
（実施の形態１の変形例２）
図１８は、変形例２に係る半導体装置の構成の一例を示す断面図であり、図１７は、変形例２に係る半導体装置の構成の一例を示す断面図である。図１８は、変形例２に係る半導体装置の構成の一例を示す平面図である。図１７は、図１８のＢ−Ｂ’線における断面図である。以下、実施の形態１に係る半導体装置と変形例２に係る半導体装置との相違点について述べる。
図１８は、変形例２に係る半導体装置の構成の一例を示す断面図であり、図１７は、変形例２に係る半導体装置の構成の一例を示す断面図である。図１８は、変形例２に係る半導体装置の構成の一例を示す平面図である。図１７は、図１８のＢ−Ｂ’線における断面図である。以下、実施の形態１に係る半導体装置と変形例２に係る半導体装置との相違点について述べる。
図１７と図１８に示すように、変形例２に係る半導体装置において、電極パッドＰＤ１は、インダクタＩＮＤ２の中心部に設けられている。すなわち、電極パッドＰＤ１は、インダクタＩＮＤ２に囲まれるように設けられている。
溝ＴＲは、電極パッドＰＤ１と重なる位置に設けられている。溝ＴＲの幅は電極パッドＰＤ１よりも小さいが、溝ＴＲの幅が電極パッドＰＤ１より大きくてもよい。
変形例２では、インダクタＩＮＤ２の中心部の空間を利用し、平面視において電極パッドＰＤ１をインダクタＩＮＤ２に囲まれるように配置することで、電極パッドＰＤ１をインダクタＩＮＤ２の外側に設ける場合よりも、半導体チップＣＰ１の面積を縮小することが出来る。変形例２の半導体装置ＳＤＶ１においても、実施の形態１の半導体装置ＳＤＶ１と同様に、インダクタＩＮＤ２から半導体チップＣＰ１の外周またはシールリングを介して送信回路としての第１回路ＣＣＴ１に電流が流れることを防ぐことができ、半導体チップＣＰ１の絶縁耐性を向上することができる。
（実施の形態２）
図２０は、実施の形態２に係る半導体装置ＳＤＶ２の断面図である。以下、実施の形態２の半導体装置ＳＤＶ２が実施の形態１に係る半導体装置ＳＤＶ１との相違点について述べる。
図２０は、実施の形態２に係る半導体装置ＳＤＶ２の断面図である。以下、実施の形態２の半導体装置ＳＤＶ２が実施の形態１に係る半導体装置ＳＤＶ１との相違点について述べる。
実施の形態２に係る半導体装置ＳＤＶ２は、チップ間絶縁膜である絶縁膜ＩＦを介して、半導体チップＣＰＦ１と半導体チップＣＰＦ２とが、互いに表面を対向する構造（Ｆａｃｅ ｔｏ Ｆａｃｅ構造）からなる。
半導体チップＣＰＦ１は、半導体基板ＳＵＢ１、多層配線層ＭＷ１、第１回路ＣＣＴ１、保護膜ＣＶＦ１、保護膜ＣＶＦ２を有する。
半導体チップＣＰＦ１に含まれる多層配線層ＭＷ１の最上層である絶縁層ＩＬ１４の上には、電極パッドＰＤ１が形成されている。電極パッドＰＤ１は、保護膜ＣＶＦ１，ＣＶＦ２の開口部ＯＰ１から電極パッドＰＤ１の一部が露出するように形成されている。また、電極パッドＰＤ１は、平面視において、半導体チップＣＰＦ１が有する四辺のうち、半導体チップＣＰＦ２と対向する辺の近傍に配置されている。電極パッドＰＤ１は、平面視において、溝ＴＲよりも半導体チップＣＰＦ１の周縁部に近く、かつ、シールリングＳＲ１より半導体チップＣＰＦ１の中心部に近い位置に配置されている。また、電極パッドＰＤ１は、平面視において、第１回路ＣＣＴ１とは異なる位置に形成されている。電極パッドＰＤ１は、ボンディングワイヤＢＷ１と接続されている。
多層配線層ＭＷ１は、インダクタＩＮＤ１を有しているが、インダクタＩＮＤ２を有していない。インダクタＩＮＤ１は保護膜ＣＶＦ１内に形成されているが、多層配線層の配線層ＷＬ１１、ＷＬ１２、またはＷＬ１３内に形成されていてもよい。
半導体チップＣＰＦ２は、半導体基板ＳＵＢ２、多層配線層ＭＷ２、第２回路ＣＣＴ２、保護膜ＣＶＦ３、保護膜ＣＶＦ４を有する。
多層配線層ＭＷ２は、インダクタＩＮＤ２を有している。インダクタＩＮＤ２は、保護膜ＣＶＦ３内に形成されているが、多層配線層の配線層ＷＬ２１、ＷＬ２２、またはＷＬ２３内に形成されていてもよい。
半導体チップＣＰＦ１は、接合材ＤＡＦ１を介して、ダイパッドＤＰＤ１と接合されている。
半導体チップＣＰＦ２は、接合材ＤＡＦ２を介して、ダイパッドＤＰＤ１と接合されている。
半導体チップＣＰＦ２の半導体基板ＳＵＢ１には、溝ＴＲが設けられている。溝ＴＲは、半導体基板ＳＵＢ１を貫通し、半導体基板ＳＵＢ１の裏面から素子分離膜ＳＴＩ１まで達するように形成されている。溝ＴＲは、半導体チップＣＰ１の外周に沿って、かつ、平面視においてシールリングＳＲ１と内部回路である第１回路ＣＣＴ１との間に形成されている。溝ＴＲは、平面視において、電極パッドＰＤ１と異なる位置に設けられている。また、溝ＴＲは、樹脂ＲＳＮで封止されている。樹脂ＲＳＮは例えば、ポリイミド樹脂のような絶縁体である。溝ＴＲは、第１回路ＣＣＴ１の外側に、第１回路ＣＣＴ１を囲むように多重に設けられていてもよい。溝ＴＲの幅は、所望の耐圧に応じて適宜調整される。たとえば、所望の耐圧が２０００Ｖ以上である場合、溝ＴＲの幅は、５μｍ以上かつ３０μｍ以下であることが好ましい。ここで、溝ＴＲの幅は、第１面ＳＦ１内における溝ＴＲの内側面の間隔である。
溝ＴＲによって、その上にシールリングが形成されたウェル領域ＷＲ１と、半導体基板ＳＵＢ１において第１回路ＣＣＴ１が形成された領域とが電気的に絶縁されている。これにより、第１回路ＣＣＴ１に供給される電位（電源電位ＶＤＤ１および接地電位ＶＳＳ１）と異なる電位（すなわち、電源電位ＶＤＤ２および接地電位ＶＳＳ２）が供給されるインダクタＩＮＤ２から、シールリングＳＲ１または半導体チップＣＰ１の側面を介して半導体基板ＳＵＢ１に電流が流れた場合であっても、第１回路ＣＣＴ１に電流が流れて第１回路ＣＣＴ１が破壊されることを防止することができる。溝ＴＲは、電極パッドＰＤ１と異なる位置に設けられることで、ボンディング時の圧着による影響を軽減することができる。また、溝ＴＲは、多重に設けられていた方が、溝ＴＲが１つのみ設けられている場合よりも、半導体チップＣＰＦ１の絶縁耐圧を大きくすることができる。
実施の形態２に係る半導体装置の製造方法を説明する。
実施の形態１におけるステップＳ１〜Ｓ６と同様の方法で、半導体チップＣＰＦ１と半導体チップＣＰＦ２を準備する。
（ステップＳ１０ 接合工程）
ステップＳ６の次に、接合材ＤＡＦ１、ＤＡＦ２を用いて、半導体チップＣＰＦ１と半導体チップＣＰＦ２を、第１面ＳＦ１と第３面ＳＦ３とが対向するように接合する。接合材ＤＡＦ１、ＤＡＦ２の例には、ダイアタッチメントフィルムなどの絶縁物が含まれる。
ステップＳ６の次に、接合材ＤＡＦ１、ＤＡＦ２を用いて、半導体チップＣＰＦ１と半導体チップＣＰＦ２を、第１面ＳＦ１と第３面ＳＦ３とが対向するように接合する。接合材ＤＡＦ１、ＤＡＦ２の例には、ダイアタッチメントフィルムなどの絶縁物が含まれる。
（ステップＳ１１ ボンディング工程）
ステップＳ１０の次に、ボンディングワイヤＢＷ１を用いて、電極パッドＰＤ１と、図示しない第１リードとが接続される。また、ボンディングワイヤＢＷ２を用いて、電極パッドＰＤ２と、図示しない第２リードとが接続される。第１リードは、第１回路ＣＣＴ１と図示しない外部回路と電気的に接続するための導電部材である。また、第２リードは、第２回路ＣＣＴ２と図示しない外部回路と電気的に接続するための導電部材である。
ステップＳ１０の次に、ボンディングワイヤＢＷ１を用いて、電極パッドＰＤ１と、図示しない第１リードとが接続される。また、ボンディングワイヤＢＷ２を用いて、電極パッドＰＤ２と、図示しない第２リードとが接続される。第１リードは、第１回路ＣＣＴ１と図示しない外部回路と電気的に接続するための導電部材である。また、第２リードは、第２回路ＣＣＴ２と図示しない外部回路と電気的に接続するための導電部材である。
図１９は、比較用の半導体装置ＳＤＶ２の要部断面図である。実施の形態１に係る半導体装置と異なり、比較用の半導体装置ＳＤＶ２においては、絶縁膜ＩＦを介して、半導体チップＣＰＦ１の第１面ＳＦ１と半導体チップＣＰＦ２の第３面ＳＦ３とが、互いに対向するように接合されている。また、半導体チップＣＰＦ１にインダクタＩＮＤ２が形成されておらず、半導体チップＣＰＦ２にインダクタＩＮＤ２が形成されている。そして、半導体チップＣＰＦ１には、溝ＴＲ（図２０参照）が形成されていない。
発明者は、比較用の半導体装置ＳＤＶ２において、電極パッドＰＤ１、ＰＤ２からシールリングＳＲ１、ＳＲ２または多層配線層ＭＷ１、ＭＷ２の側面を介して半導体基板ＳＵＢ１、ＳＵＢ２に至る経路で絶縁破壊が生じるという課題を見出した。例えば、図１９中に矢印で示すように、電極パッドＰＤ２からシールリングＳＲ１を介して半導体基板ＳＵＢ１上の第１回路ＣＣＴ１に至る経路ＦＰ３または、電極パッドＰＤ２から多層配線層ＭＷ１の側面を介して、半導体基板ＳＵＢ１上の第１回路ＣＣＴ１に至る経路ＦＰ４で絶縁破壊が生じる恐れがある。さらに、電極パッドＰＤ１からシールリングＳＲ２を介して半導体基板ＳＵＢ２上の第２回路ＣＣＴ２に至る経路ＦＰ５または、電極パッドＰＤ１から多層配線層ＭＷ２の側面を介して、半導体基板ＳＵＢ２上の第２回路ＣＣＴ２に至る経路ＦＰ６で絶縁破壊が生じる恐れがある。半導体基板ＳＵＢ１上の第１回路ＣＣＴ１には、電極パッドＰＤ２とは異なる電位が供給されており、半導体基板ＳＵＢ２上の第２回路ＣＣＴ２には、電極パッドＰＤ１とは異なる電位が供給されているので、上述した経路で絶縁破壊が生じると、大きな電流が流れて、第１回路ＣＣＴ１、第２回路ＣＣＴ２が破壊される恐れがある。
本実施の形態２では、上述のように、第１回路ＣＣＴ１の周囲に溝ＴＲを設けることで、電極パッドＰＤ２からシールリングＳＲ１または多層配線層ＭＷ１の側面を介して半導体基板ＳＵＢ１上の第１回路ＣＣＴ１に電流が流れることを防ぐことができ、半導体チップＣＰ１の絶縁耐性を向上することができる。また、第２回路ＣＣＴ２の周囲に溝ＴＲを設けることで、電極パッドＰＤ１からシールリングＳＲ２または多層配線層ＭＷ２の側面を介して半導体基板ＳＵＢ２上の第２回路ＣＣＴ２に電流が流れることを防ぐことができ、半導体チップＣＰ２の絶縁耐性を向上することができる。
（実施の形態２の変形例１）
図２１に、実施の形態２の変形例１に係る半導体装置ＳＤＶ３の要部断面図を示す。ダイパッドＤＰＤ１は、溝ＴＲよりも半導体基板ＳＵＢ１の内側の位置で、半導体基板ＳＵＢ１の第２面ＳＦ２と接合されている。すなわち、ダイパッドＤＰＤ１は、溝ＴＲと異なる位置で、半導体基板ＳＵＢ１の第２面ＳＦ２と接合されている。また、ダイパッドＤＰＤ２は、溝ＴＲよりも半導体基板ＳＵＢ２の内側の位置で、半導体基板ＳＵＢ２の第４面ＳＦ４と接合されている。すなわち、ダイパッドＤＰＤ２は、溝ＴＲと異なる位置で、半導体基板ＳＵＢ１の第４面ＳＦ４と接合されている。
図２１に、実施の形態２の変形例１に係る半導体装置ＳＤＶ３の要部断面図を示す。ダイパッドＤＰＤ１は、溝ＴＲよりも半導体基板ＳＵＢ１の内側の位置で、半導体基板ＳＵＢ１の第２面ＳＦ２と接合されている。すなわち、ダイパッドＤＰＤ１は、溝ＴＲと異なる位置で、半導体基板ＳＵＢ１の第２面ＳＦ２と接合されている。また、ダイパッドＤＰＤ２は、溝ＴＲよりも半導体基板ＳＵＢ２の内側の位置で、半導体基板ＳＵＢ２の第４面ＳＦ４と接合されている。すなわち、ダイパッドＤＰＤ２は、溝ＴＲと異なる位置で、半導体基板ＳＵＢ１の第４面ＳＦ４と接合されている。
変形例１では、溝ＴＲを、半導体チップＣＰ１，半導体チップＣＰ２、ダイパッドＤＰＤ１、およびダイパッドＤＰＤ２とともに封止することができるので、溝ＴＲ内の樹脂ＲＳＮ２と半導体チップＣＰＦ１の外の樹脂ＲＳＮとの間に界面が生じないという効果がある。
ＢＷ１、ＢＷ２、ＢＷ３ ボンディングワイヤ
ＣＣＴ１ 第１回路
ＣＣＴ２ 第２回路
ＣＰ１、ＣＰ２、ＣＰＦ１、ＣＰＦ２ 半導体チップ（チップ）
ＣＶＦ１、ＣＶＦ２、ＣＶＦ３、ＣＶＦ４ 保護膜
ＤＡＦ１，ＤＡＦ２ 接合材
ＤＰＤ１，ＤＰＤ２ ダイパッド
ＤＴＩ ディープトレンチ絶縁膜
ＤＰＰ 異電位供給部
ＤＲ 駆動回路
ＥＬＤ 電子装置
ＦＰ１，ＦＰ２，ＦＰ３，ＦＰ４，ＦＰ５，ＦＰ６ 経路（破壊経路）
ＦＴ１，ＦＴ２ 電界効果トランジスタ
ＨＶＰ 高電位部
ＩＦ 絶縁膜
ＩＬ１１、ＩＬ１２、ＩＬ１３、ＩＬ１４、ＩＬ２１、ＩＬ２２、ＩＬ２３、ＩＬ２４ 絶縁層
ＩＮＤ１、ＩＮＤ２ インダクタ
ＬＡＤ 負荷
ＬＤ リード
ＬＶＰ 低電位部
ＭＲ 封止樹脂
ＭＷ１、ＭＷ２ 多層配線層
ＯＰ１、ＯＰ２ 開口部
ＰＤ１、ＰＤ２，ＰＤ３，ＰＤ４ 電極パッド
ＲＳＮ、ＲＳＮ２ 樹脂
ＲＳＴ フォトレジストパターン
ＳＤＶ１、ＳＤＶ２、ＳＤＶ３ 半導体装置
ＳＲ１，ＳＲ２ シールリング
ＳＴ シート
ＳＴＩ１、ＳＴＩ２ 素子分離膜
ＳＵＢ１、ＳＵＢ２ 半導体基板
ＳＷ 半導体ウエハ
ＴＲ 溝
ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３ 配線層
ＷＲ１、ＷＲ２ ウェル領域
ＣＣＴ１ 第１回路
ＣＣＴ２ 第２回路
ＣＰ１、ＣＰ２、ＣＰＦ１、ＣＰＦ２ 半導体チップ（チップ）
ＣＶＦ１、ＣＶＦ２、ＣＶＦ３、ＣＶＦ４ 保護膜
ＤＡＦ１，ＤＡＦ２ 接合材
ＤＰＤ１，ＤＰＤ２ ダイパッド
ＤＴＩ ディープトレンチ絶縁膜
ＤＰＰ 異電位供給部
ＤＲ 駆動回路
ＥＬＤ 電子装置
ＦＰ１，ＦＰ２，ＦＰ３，ＦＰ４，ＦＰ５，ＦＰ６ 経路（破壊経路）
ＦＴ１，ＦＴ２ 電界効果トランジスタ
ＨＶＰ 高電位部
ＩＦ 絶縁膜
ＩＬ１１、ＩＬ１２、ＩＬ１３、ＩＬ１４、ＩＬ２１、ＩＬ２２、ＩＬ２３、ＩＬ２４ 絶縁層
ＩＮＤ１、ＩＮＤ２ インダクタ
ＬＡＤ 負荷
ＬＤ リード
ＬＶＰ 低電位部
ＭＲ 封止樹脂
ＭＷ１、ＭＷ２ 多層配線層
ＯＰ１、ＯＰ２ 開口部
ＰＤ１、ＰＤ２，ＰＤ３，ＰＤ４ 電極パッド
ＲＳＮ、ＲＳＮ２ 樹脂
ＲＳＴ フォトレジストパターン
ＳＤＶ１、ＳＤＶ２、ＳＤＶ３ 半導体装置
ＳＲ１，ＳＲ２ シールリング
ＳＴ シート
ＳＴＩ１、ＳＴＩ２ 素子分離膜
ＳＵＢ１、ＳＵＢ２ 半導体基板
ＳＷ 半導体ウエハ
ＴＲ 溝
ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３ 配線層
ＷＲ１、ＷＲ２ ウェル領域
Claims (19)
- 互いに表裏の関係にある第１面及び第２面を有する第１半導体基板と、
前記第１面上に形成された第１回路と、
前記第１回路と電気的に接続され、かつ、前記第１半導体基板と重なる位置に形成された第１インダクタと、
互いに表裏の関係にある第３面及び第４面を有する第２半導体基板と、
前記第３面上に形成された第２回路と、
前記第２回路と電気的に接続され、前記第１インダクタと電磁誘導結合できるように形成された第２インダクタと、
を有し、
前記第２面には、前記第１半導体基板を貫通している溝が形成されており、
前記溝は、平面視において、前記第１回路を囲むように形成されている、半導体装置。 - 前記第１半導体基板と、前記第１インダクタと、前記第２インダクタと、を含む第１半導体チップと、
前記第２半導体基板と、前記第２回路と、を含む第２半導体チップと、
を有する、請求項１記載の半導体装置。 - 前記第１インダクタおよび前記第２インダクタは、平面視で互いに重なる位置に形成されている、請求項１記載の半導体装置。
- 前記第１回路に供給される第１基準電位と前記第２回路に供給される第２基準電位が互いに異なる、請求項１記載の半導体装置。
- 前記第１半導体チップは、前記第１面上に形成された第１多層配線層をさらに有し、
前記第１半導体基板は、前記第１面内に形成された第１ウェル領域をさらに有し、
前記第１多層配線層は、第１シールリングを有し、
前記第１シールリングは、前記第１ウェル領域上に形成されており、
前記溝は、平面視において、前記第１回路と前記第１シールリングとの間に形成されている、請求項２記載の半導体装置。 - 前記第１回路には第１基準電位が供給されており、前記第１ウェル領域の電位は、フローティングである、請求項５記載の半導体装置。
- 前記第２半導体チップは、前記第２インダクタを含み、
前記第１半導体チップと前記第２半導体チップは、チップ間絶縁膜を挟んで、前記第１面と前記第３面が互いに対向する向きに接合されている、請求項２記載の半導体装置。 - 前記第１多層配線層と前記第１面との間において、前記第１面を覆うように形成された第１絶縁膜をさらに有し、
前記溝は、前記第２面から、前記第１絶縁膜まで達するように形成されている、請求項５記載の半導体装置。 - 前記第１半導体チップは、前記第１多層配線層の最上層に形成されたボンディングパッドをさらに備え、
前記溝は、平面視において、前記ボンディングパッドと異なる位置に設けられている、請求項５記載の半導体装置。 - 前記溝は、樹脂で封止されている、請求項１記載の半導体装置。
- 互いに表裏の関係にある第１面と第２面とを有する第１半導体基板と、
前記第１面上に形成された第１回路と、
前記第１回路と電気的に接続された第１インダクタと、
前記第１面上に形成された第１多層配線層と、
前記第１面と前記第１多層配線層との間に形成された第１絶縁膜と、
を含む第１チップと、
互いに表裏の関係にある第３面及び第４面を有する第２半導体基板と、
前記第３面上に形成された第２回路と、
前記第３面上に形成された第２多層配線層と、
前記第３面と前記第２多層配線層との間に形成された第２絶縁膜と、
を含む第２チップと、
前記第２回路と電気的に接続され、かつ、前記第１インダクタとの間で信号を送信または受信する第２インダクタと、
前記第２面から前記第１絶縁膜に達する溝と、を有し、
前記溝は、前記第１チップの外周に沿って形成されている、半導体装置。 - 前記第１インダクタおよび前記第２インダクタは、平面視で互いに重なる位置に形成されている、請求項１１記載の半導体装置。
- 前記第１チップは、前記第１多層配線層に形成された第１シールリングをさらに有し、
前記溝は、前記第１回路と前記第１シールリングとの間に形成されている、請求項１２記載の半導体装置。 - 前記第２チップは、前記第２インダクタを含み、
前記第１チップと前記第２チップは、チップ間絶縁膜を挟んで、前記第１面と前記第３面が互いに対向する向きに重ねられている、請求項１１記載の半導体装置。 - 前記溝は、前記第１回路を囲むように多重に形成されている、請求項１１記載の半導体装置。
- 前記第１チップは、前記第１多層配線層の最上層に形成されたボンディングパッドをさらに備え、
前記溝は、平面視において、前記ボンディングパッドと異なる位置に設けられている、請求項１１記載の半導体装置。 - 以下の工程を含む、半導体装置の製造方法：
（ａ）互いに表裏の関係にある第１面及び第２面を有する第１半導体基板と、
前記第１面上に形成された第１回路と、
前記第１回路と電気的に接続された第１インダクタと、
前記第１面上に 形成された第１多層配線層と前記第１面と前記第１多層配線層との間に形成された第１絶縁膜と、
を有する第１チップと、
互いに表裏の関係にある第３面及び第４面を有する第２半導体基板と、
前記第３面上に形成された第２回路と、
前記第３面上に形成された第２多層配線層と、
前記第３面と前記第２多層配線層との間に形成された第２絶縁膜と、
を有する第２チップと、
前記第２回路と電気的に接続された第２インダクタを準備する工程；
（ｂ）前記第１回路を囲むように、前記第２面から前記第１絶縁膜まで達する溝を形成する工程。 - 前記第１チップは、前記第１多層配線層に形成された第１シールリングをさらに有し、前記溝は、前記第１回路と前記第１シールリングとの間に形成されている、請求項１７記載の、半導体装置の製造方法。
- 前記（ｂ）工程の後、以下の工程を含む、請求項１８記載の、半導体装置の製造方法：
（ｃ）前記第１チップと前記第２チップを樹脂で封止する工程。
Priority Applications (3)
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|---|---|---|---|---|
| JP2015095469A (ja) * | 2013-11-08 | 2015-05-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| WO2015114758A1 (ja) * | 2014-01-29 | 2015-08-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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- 2019-11-18 JP JP2019207599A patent/JP2021082673A/ja not_active Ceased
-
2020
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