JP2018163961A - 半導体装置およびその製造方法 - Google Patents

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康▲隆▼ 中柴
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Shinya Koike
信也 小池
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Abstract

【課題】信頼性を向上させる半導体装置及びその製造方法を提供する。
【解決手段】半導体チップＣＰ１およびＣＰ２は、半導体基板と、その半導体基板上に形成された配線構造と、コイルＣＬと、その配線構造上に形成された絶縁膜と、その絶縁膜上に形成された絶縁膜ＥＲ１またはＥＲ２と、を有している。絶縁膜ＥＲ１は、半導体チップＣＰ１の最上層を構成し、絶縁膜ＥＲ２は、半導体チップＣＰ２の最上層を構成しており、絶縁膜ＥＲ１、ＥＲ２のそれぞれは、接着性を有する感光性樹脂膜からなる。半導体チップＣＰ１と半導体チップＣＰ２とは、各々のコイルが重なるように位置合わせし、半導体チップＣＰ１の絶縁膜ＥＲ１と半導体チップＣＰ２の絶縁膜ＥＲ２とが互いに接するように、重ねられている。
【選択図】図１０

Description

本発明は、半導体装置およびその製造方法に関し、例えば、それぞれにインダクタが形成された２つの半導体チップを対向して配置した半導体装置およびその製造方法に好適に利用できるものである。
入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する技術として、フォトカプラを用いた技術がある。フォトカプラは、発光ダイオードなどの発光素子とフォトトランジスタなどの受光素子を有しており、入力された電気信号を発光素子で光に変換し、この光を受光素子で電気信号に戻すことにより、電気信号を伝達している。
これに対し、２つのインダクタを磁気結合（誘導結合）させることにより、電気信号を伝達する技術が開発されている。
特開２０１１−５４８００号公報（特許文献１）には、第１半導体チップと第２半導体チップにそれぞれインダクタを形成し、互いのチップ間の信号伝達をインダクタの誘導結合を用いて行う半導体装置に関する技術が開示されている。
特開２０１１−２４８１８８号公報（特許文献２）および特開２００２−１６２７３８号公報（特許文献３）には、永久レジストに関する技術が開示されている。
特開２０１１−５４８００号公報 特開２０１１−２４８１８８号公報 特開２００２−１６２７３８号公報
２つの半導体チップを対向して配置した半導体装置において、信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、接着性を有する第１感光性樹脂膜を最上層に備える第１半導体チップと、接着性を有する第２感光性樹脂膜を最上層に備える第２半導体チップと、を具備している。そして、前記第１半導体チップと前記第２半導体チップとは、前記第１半導体チップの前記第１感光性樹脂膜と前記第２半導体チップの前記第２感光性樹脂膜とが互いに接するように、重ねられている。
一実施の形態によれば、半導体装置の製造方法は、接着性を有する第１感光性樹脂膜を最上層に備える第１半導体チップを準備する工程と、接着性を有する第２感光性樹脂膜を最上層に備える第２半導体チップを準備する工程と、を有している。半導体装置の製造方法は、更に、前記第１半導体チップの接着性を有する前記第１感光性樹脂膜と前記第２半導体チップの接着性を有する前記第２感光性樹脂膜とが互いに接するように、前記第１半導体チップと前記第２半導体チップとを重ねる工程を有している。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置を用いた電子装置の一例を示す回路図である。 信号の伝送例を示す説明図である。 一実施の形態の半導体パッケージの上面図である。 図３の半導体パッケージの平面透視図である。 図３の半導体パッケージの平面透視図である。 図３の半導体パッケージの平面透視図である。 図３の半導体パッケージの平面透視図である。 図３の半導体パッケージの断面図である。 図３の半導体パッケージの断面図である。 図８の半導体パッケージの一部を拡大して示した部分拡大断面図である。 図３〜図１０の半導体パッケージの製造工程中の断面図である。 図１１に続く半導体パッケージの製造工程中の断面図である。 図１２に続く半導体パッケージの製造工程中の断面図である。 図１３の工程を説明する断面図である。 図１３の工程を説明する断面図である。 図１３に続く半導体パッケージの製造工程中の断面図である。 図１６に続く半導体パッケージの製造工程中の断面図である。 図１７に続く半導体パッケージの製造工程中の断面図である。 一実施の形態の半導体装置を用いた電子システムの一例を示す説明図である。 一実施の形態の半導体チップの断面図である。 コイル配線を示す平面図である。 一実施の形態の半導体チップの製造工程中の断面図である。 図２２に続く半導体チップの製造工程中の断面図である。 図２３に続く半導体チップの製造工程中の断面図である。 図２４に続く半導体チップの製造工程中の断面図である。 図２５に続く半導体チップの製造工程中の断面図である。 図２６に続く半導体チップの製造工程中の断面図である。 図２７に続く半導体チップの製造工程中の断面図である。 図２８に続く半導体チップの製造工程中の断面図である。 図２９に続く半導体チップの製造工程中の断面図である。 図３０に続く半導体チップの製造工程中の断面図である。 図３１に続く半導体チップの製造工程中の断面図である。 図３１に続く半導体チップの製造工程中の断面図である。 図３３に続く半導体チップの製造工程中の断面図である。 図３２または図３４に続く半導体チップの製造工程中の断面図である。 図３５に続く半導体チップの製造工程中の断面図である。 図３６に続く半導体チップの製造工程中の断面図である。 図３７に続く半導体チップの製造工程中の断面図である。 検討例の半導体パッケージの断面図である。 図３９の検討例の半導体パッケージの一部を拡大して示した部分拡大断面図である。 他の実施の形態の半導体パッケージの一部を拡大して示した部分拡大断面図である。 図４１の半導体パッケージの製造工程を説明する断面図である。 図４１の半導体パッケージの製造工程を説明する断面図である。 図４１の半導体パッケージに用いられる半導体チップを示す平面図である。 図４１の半導体パッケージに用いられる半導体チップの製造工程中の断面図である。 図４５に続く半導体チップの製造工程中の断面図である。 図４６に続く半導体チップの製造工程中の断面図である。 図４７に続く半導体チップの製造工程中の断面図である。 図４８に続く半導体チップの製造工程中の断面図である。 他の実施の形態の半導体チップの製造工程中の断面図である。 図５０に続く半導体チップの製造工程中の断面図である。 図５１に続く半導体チップの製造工程中の断面図である。 図５２に続く半導体チップの製造工程中の断面図である。 他の実施の形態の半導体チップの製造工程中の断面図である。 図５４に続く半導体チップの製造工程中の断面図である。 図５５に続く半導体チップの製造工程中の断面図である。 他の実施の形態の半導体チップの製造工程中の断面図である。 図５７に続く半導体チップの製造工程中の断面図である。 図５８に続く半導体チップの製造工程中の断面図である。 図５９に続く半導体チップの製造工程中の断面図である。 図６０に続く半導体チップの製造工程中の断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜回路構成について＞
図１は、一実施の形態の半導体装置を用いた電子装置（半導体装置）の一例を示す回路図である。なお、図１において、点線で囲まれた部分が、半導体チップＣＰ１内に形成され、一点鎖線で囲まれた部分が半導体チップＣＰ２内に形成され、二点鎖線で囲まれた部分が半導体パッケージＰＫＧ内に形成されている。
図１に示される電子装置は、半導体チップ（半導体装置）ＣＰ１，ＣＰ２を内蔵する半導体パッケージ（半導体装置）ＰＫＧを備えている。半導体チップＣＰ１内には、送信回路ＴＸ１および受信回路ＲＸ２が形成され、半導体チップＣＰ２内には、受信回路ＲＸ１および送信回路ＴＸ２と駆動回路ＤＲとが形成されている。また、図１に示される電子装置は、制御回路ＣＣも有しており、この制御回路ＣＣは、半導体パッケージＰＫＧの外部に設けられた別の半導体チップ内に形成されている。
送信回路ＴＸ１および受信回路ＲＸ１は、制御回路ＣＣからの制御信号を駆動回路ＤＲに伝達するための回路である。また、送信回路ＴＸ２および受信回路ＲＸ２は、駆動回路ＤＲからの信号を制御回路ＣＣに伝達するための回路である。制御回路ＣＣは、駆動回路ＤＲを制御し、駆動回路ＤＲは、負荷ＬＯＤを駆動する。負荷ＬＯＤは、半導体パッケージＰＫＧの外部に設けられている。
送信回路ＴＸ１と受信回路ＲＸ２とを含む半導体チップＣＰ１内の回路には、電源電圧ＶＣＣ１が供給され、接地電圧ＧＮＤ１により接地される。また、送信回路ＴＸ２と受信回路ＲＸ１とを含む半導体チップＣＰ２内の回路には、電源電圧ＶＣＣ２が供給され、接地電圧ＧＮＤ２により接地される。電源電圧ＶＣＣ１と電源電圧ＶＣＣ２は互いに同一の電圧でもよく、また異なる電圧であってもよい。接地電圧ＧＮＤ１と接地電圧ＧＮＤ２も同様に、互いに同一の電圧でもよく、また異なる電圧であってもよい。
送信回路ＴＸ１と受信回路ＲＸ１との間には、磁気結合（誘導結合）したコイル（インダクタ）ＣＬ１ａ，ＣＬ１ｂからなるトランス（変換器）ＴＲ１が介在しており、送信回路ＴＸ１から受信回路ＲＸ１へ、このトランスＴＲ１を介して信号を伝達することができる。これにより、制御回路ＣＣは、送信回路ＴＸ１、トランスＴＲ１および受信回路ＲＸ１を介して、駆動回路ＤＲに信号を伝達することができる。
また、送信回路ＴＸ２と受信回路ＲＸ２との間には、磁気結合（誘導結合）したコイル（インダクタ）ＣＬ２ｂ，ＣＬ２ａからなるトランスＴＲ２が介在しており、送信回路ＴＸ２から受信回路ＲＸ２へ、このトランスＴＲ２を介して信号を伝達することができる。これにより、駆動回路ＤＲは、送信回路ＴＸ２、トランスＴＲ２および受信回路ＲＸ２を介して、制御回路ＣＣに信号を伝達することができる。コイルＣＬ１ａ、コイルＣＬ１ｂ、コイルＣＬ２ｂおよびコイルＣＬ２ａは、それぞれインダクタとみなすこともでき、また、トランスＴＲ１およびトランスＴＲ２は、それぞれ磁気結合素子とみなすこともできる。
トランスＴＲ１は、半導体チップＣＰ１内に形成されたコイルＣＬ１ａと、半導体チップＣＰ２内に形成されたコイルＣＬ１ｂとにより形成されており、コイルＣＬ１ａとコイルＣＬ１ｂとは、導体によっては繋がっておらず、磁気的に結合している。このため、半導体チップＣＰ１内のコイルＣＬ１ａに電流が流れると、その電流の変化に応じて半導体チップＣＰ２内のコイルＣＬ１ｂに誘導起電力が発生して誘導電流が流れる。コイルＣＬ１ａが一次コイルで、コイルＣＬ１ｂが二次コイルである。これを利用して、送信回路ＴＸ１からトランスＴＲ１のコイルＣＬ１ａ（一次コイル）に信号を送って電流を流し、それに応じてトランスＴＲ１のコイルＣＬ１ｂ（二次コイル）に生じた誘導電流（または誘導起電力）を受信回路ＲＸ１で検知（受信）することで、送信回路ＴＸ１が送った信号に応じた信号を、受信回路ＲＸ１で受け取ることができる。
また、トランスＴＲ２は、半導体チップＣＰ２内に形成されたコイルＣＬ２ｂと、半導体チップＣＰ１内に形成されたコイルＣＬ２ａとにより形成されており、コイルＣＬ２ｂとコイルＣＬ２ａとは、導体によっては繋がっておらず、磁気的に結合している。このため、半導体チップＣＰ２内のコイルＣＬ２ｂに電流が流れると、その電流の変化に応じて半導体チップＣＰ１内のコイルＣＬ２ａに誘導起電力が発生して誘導電流が流れる。コイルＣＬ２ｂが一次コイルで、コイルＣＬ２ａが二次コイルである。これを利用して、送信回路ＴＸ２からトランスＴＲ２のコイルＣＬ２ｂ（一次コイル）に信号を送って電流を流し、それに応じてトランスＴＲ２のコイルＣＬ２ａ（二次コイル）に生じた誘導電流（または誘導起電力）を受信回路ＲＸ２で検知（受信）することで、送信回路ＴＸ２が送った信号に応じた信号を、受信回路ＲＸ２で受け取ることができる。
送信回路ＴＸ１からトランスＴＲ１を経由して受信回路ＲＸ１に至る経路と、送信回路ＴＸ２からトランスＴＲ２を経由して受信回路ＲＸ２に至る経路とにより、半導体チップＣＰ１と半導体チップＣＰ２との間で信号の送受信を行う。駆動回路ＤＲは、半導体チップＣＰ１の送信回路ＴＸ１からトランスＴＲ１を介して半導体チップＣＰ２の受信回路ＲＸ１に送信された信号に応じて、負荷ＬＯＤを駆動させることができる。負荷ＬＯＤとしては、用途に応じて様々な負荷があるが、例えば、モータあるいはモータ駆動用のインバータなどを例示できる。
半導体チップＣＰ１と半導体チップＣＰ２とは、電圧レベル（基準電位）が異なっている。例えば、半導体チップＣＰ１は、低電圧（例えば数Ｖ〜数十Ｖ）で動作または駆動される回路（例えば制御回路ＣＣ）を有する低電圧領域に、後述のワイヤＢＷおよびリードＬＤなどを介して接続される。また、半導体チップＣＰ２は、前記低電圧よりも高電圧（例えば１００Ｖ以上）で動作または駆動される回路（例えば負荷ＬＯＤ）を有する高電圧領域に、後述のワイヤＢＷおよびリードＬＤなどを介して接続される。しかしながら、半導体チップＣＰ１，ＣＰ２間での信号の伝達はトランスＴＲ１，ＴＲ２を介在しているため、異電圧回路間での信号の伝達が可能である。
なお、図１では、制御回路ＣＣを半導体チップＣＰ１，ＣＰ２以外の半導体チップに内蔵させる場合について示しているが、他の形態として、制御回路ＣＣを半導体チップＣＰ１内に内蔵させることもできる。また、図１では、駆動回路ＤＲを半導体チップＣＰ２内に内蔵させる場合について示しているが、他の形態として、駆動回路ＤＲを、半導体チップＣＰ１，ＣＰ２以外の半導体チップに内蔵させることもできる。
＜信号の伝送例について＞
図２は、信号の伝送例を示す説明図である。
送信回路ＴＸ１は、送信回路ＴＸ１に入力された方形波の信号ＳＧ１のエッジ部分を取り出して一定パルス幅の信号ＳＧ２を生成し、トランスＴＲ１のコイルＣＬ１ａ（一次コイル）に送る。この信号ＳＧ２による電流がトランスＴＲ１のコイルＣＬ１ａ（一次コイル）に流れると、それに応じた信号ＳＧ３が誘導起電力によりトランスＴＲ１のコイルＣＬ１ｂ（二次コイル）に流れる。この信号ＳＧ３を受信回路ＲＸ１で増幅し、更に方形波に変調することで、方形波の信号ＳＧ４が受信回路ＲＸ１から出力される。これにより、送信回路ＴＸ１に入力された信号ＳＧ１に応じた信号ＳＧ４を、受信回路ＲＸ１から出力することができる。このようにして、送信回路ＴＸ１から、受信回路ＲＸ１に信号が伝達される。送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達も、同様に行うことができる。
また、図２では、送信回路から受信回路への信号の伝達の一例を挙げたが、これに限定されず、種々変更可能であり、磁気結合されたコイル（一次コイルおよび二次コイル）を介して信号を伝達する手法であればよい。
＜半導体パッケージの構成例について＞
次に、本実施の形態の半導体パッケージの構成例について説明する。なお、半導体パッケージは半導体装置とみなすこともできる。
図３〜図７は、本実施の形態の半導体パッケージ（半導体装置）ＰＫＧを示す平面図であり、図８および図９は、本実施の形態の半導体パッケージＰＫＧを示す断面図である。なお、図３〜図７のうち、図３は、半導体パッケージＰＫＧの上面図（上面側の平面図）であり、図４〜図６は、半導体パッケージＰＫＧを上面側から透視して見たときの平面透視図であり、図７は、半導体パッケージＰＫＧを下面側から透視して見たときの平面透視図である。図４では、封止樹脂部ＭＲは透視しており、封止樹脂部ＭＲの外形（外周）を二点鎖線で示してある。図５は、図４から半導体チップＣＰ２およびワイヤＢＷを取り除いた平面透視図に対応し、図６は、図５から更に半導体チップＣＰ１を取り除いた平面透視図に対応している。また、図７では、図４と同様に、封止樹脂部ＭＲを透視しており、封止樹脂部ＭＲの外形（外周）を二点鎖線で示してあるが、図７と図４とでは、半導体パッケージＰＫＧを見る方向が逆である。また、図３および図４のＡ１−Ａ１線の断面図が、図８にほぼ対応し、図３および図４のＡ２−Ａ２線の断面図が、図９にほぼ対応している。図１０は、図９の半導体パッケージＰＫＧの一部を拡大して示した部分拡大断面図である。なお、図１０では、図面を見やすくするために、封止樹脂部ＭＲ、ダイパッドＤＰおよびリードＬＤについては、図示を省略している。また、図１０は、断面図であるが、図面を見やすくするために、半導体チップＣＰ１，ＣＰ２における絶縁膜ＥＲ（ＥＲ１，ＥＲ２）とコイル配線ＣＷにハッチングを付し、それ以外については、ハッチングを省略してある。
図３〜図１０に示される半導体パッケージＰＫＧは、半導体チップＣＰ１，ＣＰ２を含む半導体パッケージである。以下、半導体パッケージＰＫＧの構成について、具体的に説明する。
図３〜図１０に示される半導体パッケージＰＫＧは、半導体チップＣＰ１，ＣＰ２と、半導体チップＣＰ１を搭載するダイパッドＤＰと、複数のリードＬＤと、半導体チップＣＰ１とリードＬＤとの間や半導体チップＣＰ２とリードＬＤとの間を接続する複数のワイヤＢＷと、これらを封止する封止樹脂部ＭＲと、を有している。
封止部としての封止樹脂部（封止部、封止樹脂、封止体）ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。封止樹脂部ＭＲにより、半導体チップＣＰ１，ＣＰ２、ダイパッドＤＰ、複数のリードＬＤおよび複数のワイヤＢＷが封止され、電気的および機械的に保護される。封止樹脂部ＭＲは、その厚さと交差する平面形状（外形形状）は例えば矩形状とすることができる。
半導体チップＣＰ１の素子形成側の主面である半導体チップＣＰ１の表面には、複数のパッド（パッド電極、ボンディングパッド）ＰＤ１が形成されている。それら複数のパッドＰＤ１は、半導体チップＣＰ１の外部接続端子である。半導体チップＣＰ１の各パッドＰＤ１は、半導体チップＣＰ１の内部に形成された半導体集積回路（例えば上記送信回路ＴＸ１または上記受信回路ＲＸ２など）に電気的に接続されている。
半導体チップＣＰ２の素子形成側の主面である半導体チップＣＰ２の表面には、複数のパッドＰＤ２が形成されている。それら複数のパッドＰＤ２は、半導体チップＣＰ２の外部接続端子である。半導体チップＣＰ２の各パッドＰＤ２は、半導体チップＣＰ２の内部に形成された半導体集積回路（例えば上記送信回路ＴＸ２、上記受信回路ＲＸ１または上記駆動回路ＤＲなど）に電気的に接続されている。
なお、半導体チップＣＰ１において、パッドＰＤ１が形成された側の主面を半導体チップＣＰ１の表面と呼び、それとは反対側の主面を、半導体チップＣＰ１の裏面と呼ぶものとする。また、半導体チップＣＰ２において、パッドＰＤ２が形成された側の主面を半導体チップＣＰ２の表面と呼び、それとは反対側の主面を、半導体チップＣＰ２の裏面と呼ぶものとする。半導体チップＣＰ１，ＣＰ２のそれぞれの表面は、主として絶縁膜ＥＲの上面により形成されている。
ここで、半導体チップＣＰ１の表面を構成する半導体チップＣＰ１の絶縁膜ＥＲを、符号ＥＲ１を付して絶縁膜ＥＲ１と称し、半導体チップＣＰ２の表面を構成する半導体チップＣＰ２の絶縁膜ＥＲを、符号ＥＲ２を付して絶縁膜ＥＲ２と称することとする。
半導体チップＣＰ１は、半導体チップＣＰ１の表面が上方を向き、半導体チップＣＰ１の裏面がダイパッドＤＰの上面と対向するように、チップ搭載部であるダイパッドＤＰの上面上に搭載（配置）され、半導体チップＣＰ１の裏面がダイパッドＤＰの上面にダイボンド材（接着材）ＤＢを介して接着されて固定されている。
半導体チップＣＰ２は、半導体チップＣＰ２の表面が半導体チップＣＰ１の表面と対向するように、半導体チップＣＰ１の表面上に搭載（配置）されて固定されている。すなわち、半導体チップＣＰ２は、半導体チップＣＰ２の表面が半導体チップＣＰ１の表面側を向き、半導体チップＣＰ２の裏面が上方を向くように、半導体チップＣＰ１の表面上に搭載（配置）されている。半導体チップＣＰ１の表面と半導体チップＣＰ２の表面とが対向しているため、半導体チップＣＰ１の絶縁膜ＥＲ１の上面と半導体チップＣＰ２の絶縁膜ＥＲ２の上面とが、対向して接触している。
半導体チップＣＰ１の絶縁膜ＥＲ１と半導体チップＣＰ２の絶縁膜ＥＲ２とは、詳細は後述するが、いずれも接着性を有する樹脂膜（感光性樹脂膜）からなる。このため、半導体チップＣＰ１の絶縁膜ＥＲ１と半導体チップＣＰ２の絶縁膜ＥＲ２とが互いに対向して接するように、半導体チップＣＰ１上に半導体チップＣＰ２を配置したことで、半導体チップＣＰ２の絶縁膜ＥＲ２が、半導体チップＣＰ１の絶縁膜ＥＲ１に、接着されて固定され、それによって、半導体チップＣＰ２が半導体チップＣＰ１に接着されて固定される。このため、半導体チップＣＰ１の絶縁膜ＥＲ１と半導体チップＣＰ２の絶縁膜ＥＲ２とは、半導体チップＣＰ１と半導体チップＣＰ２とを接着または固定する機能も有している。
平面視において、半導体チップＣＰ１と半導体チップＣＰ２とは、部分的に重なっている。すなわち、平面視において、半導体チップＣＰ１の表面全体が半導体チップＣＰ２と重なっているわけではなく、また、半導体チップＣＰ２の表面全体が半導体チップＣＰ１と重なっているわけではない。半導体チップＣＰ１は、平面視で半導体チップＣＰ２に重なる領域と重ならない領域とを有し、また、半導体チップＣＰ２は、平面視で半導体チップＣＰ１に重なる領域と重ならない領域とを有している。なお、平面視とは、半導体チップＣＰ１の主面または半導体チップＣＰ２の主面あるいはその両方と略平行な平面で見た場合に対応している。
なお、半導体チップＣＰ１において、平面視で半導体チップＣＰ２に重なる領域は、半導体チップＣＰ２に対向する領域とみなすこともでき、また、半導体チップＣＰ１において、平面視で半導体チップＣＰ２に重ならない領域は、半導体チップＣＰ２に対向しない領域とみなすこともできる。また、半導体チップＣＰ２において、平面視で半導体チップＣＰ１に重なる領域は、半導体チップＣＰ１に対向する領域とみなすこともでき、また、半導体チップＣＰ２において、平面視で半導体チップＣＰ１に重ならない領域は、半導体チップＣＰ１に対向しない領域とみなすこともできる。
半導体チップＣＰ１は、複数のパッドＰＤ１を有しているが、それら複数のパッドＰＤ１は、半導体チップＣＰ１の表面のうち、平面視で半導体チップＣＰ２に重ならない領域に配置されている。このため、半導体チップＣＰ１に設けられた複数のパッドＰＤ１は、半導体チップＣＰ２で覆われてはいない。また、半導体チップＣＰ２は、複数のパッドＰＤ２を有しているが、それら複数のパッドＰＤ２は、半導体チップＣＰ２の表面のうち、平面視で半導体チップＣＰ１に重ならない領域に配置されている。このため、半導体チップＣＰ２に設けられた複数のパッドＰＤ２は、半導体チップＣＰ１で覆われてはいない。
半導体チップＣＰ１が有する複数のパッドＰＤ１は、半導体チップＣＰ２と重なっていないため、パッドＰＤ１へのワイヤＢＷの接続が可能になる。また、半導体チップＣＰ２が有する複数のパッドＰＤ２は、半導体チップＣＰ１と重なっていないため、パッドＰＤ２へのワイヤＢＷの接続が可能になる。
リードＬＤは、導電体で形成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。各リードＬＤは、リードＬＤのうちの封止樹脂部ＭＲ内に位置する部分であるインナリード部と、リードＬＤのうちの封止樹脂部ＭＲ外に位置する部分であるアウタリード部とからなり、リードＬＤのアウタリード部は、封止樹脂部ＭＲの側面から封止樹脂部ＭＲ外に突出している。隣り合うリードＬＤのインナリード部間は、封止樹脂部ＭＲを構成する材料により満たされている。各リードＬＤのアウタリード部は、半導体パッケージＰＫＧの外部接続用端子部（外部端子）として機能することができる。各リードＬＤのアウタリード部は、アウタリード部の端部近傍の下面が封止樹脂部ＭＲの下面よりも若干下に位置するように折り曲げ加工されている。
他の形態として、各リードＬＤのアウタリード部を折り曲げないことも可能である。その場合、封止樹脂部ＭＲの側面から各リードＬＤのアウタリード部を突出させ、封止樹脂部ＭＲの下面または上面に平行な方向に延在させることができる。
半導体チップＣＰ１の表面の各パッドＰＤ１と半導体チップＣＰ２の表面の各パッドＰＤ２とは、各リードＬＤのインナリード部に、導電性接続部材であるワイヤＢＷを介してそれぞれ電気的に接続されている。
ここで、半導体パッケージＰＫＧが有する複数のリードＬＤのうち、ワイヤＢＷを介して半導体チップＣＰ１のパッドＰＤ１に電気的に接続されたリードＬＤを、符号ＬＤ１を付してリードＬＤ１と称することとする。また、半導体パッケージＰＫＧが有する複数のリードＬＤのうち、ワイヤＢＷを介して半導体チップＣＰ２のパッドＰＤ２に電気的に接続されたリードＬＤを、符号ＬＤ２を付してリードＬＤ２と称することとする。
すなわち、半導体チップＣＰ１の表面の各パッドＰＤ１は、各リードＬＤ１のインナリード部にワイヤＢＷを介してそれぞれ電気的に接続され、半導体チップＣＰ２の表面の各パッドＰＤ２は、各リードＬＤ２のインナリード部にワイヤＢＷを介してそれぞれ電気的に接続されている。つまり、半導体チップＣＰ１の表面の各パッドＰＤ１に一端が接続されたワイヤＢＷの他端は、各リードＬＤ１のインナリード部の上面に接続されている。また、半導体チップＣＰ２の表面の各パッドＰＤ２に一端が接続されたワイヤＢＷの他端は、各リードＬＤ２のインナリード部の下面に接続されている。
なお、半導体チップＣＰ１のパッドＰＤ１がワイヤＢＷを介して接続されるリードＬＤ１と、半導体チップＣＰ２のパッドＰＤ２がワイヤＢＷを介して接続されるリードＬＤ２とは、互いに相違するリードＬＤである。また、半導体チップＣＰ１のパッドＰＤ１と半導体チップＣＰ２のパッドＰＤ２とは、ワイヤＢＷを介して接続されてはいない。このため、半導体チップＣＰ１のパッドＰＤ１と、半導体チップＣＰ２のパッドＰＤ２とは、導体を介しては接続されていない。
封止樹脂部ＭＲの平面形状を構成する矩形（四角形）において、複数のリードＬＤ１と複数のリードＬＤ２とは、互いに反対側の辺（側面）に配置されている。
ワイヤ（ボンディングワイヤ）ＢＷは、導電性の接続部材（接続用部材）であるが、より特定的には導電性のワイヤであり、例えば金（Ａｕ）線または銅（Ｃｕ）線などの金属線（金属細線）からなる。ワイヤＢＷは、封止樹脂部ＭＲ内に封止されており、封止樹脂部ＭＲから露出されない。
上述したように、半導体チップＣＰ１と半導体チップＣＰ２とは、半導体チップＣＰ１の絶縁膜ＥＲ１と半導体チップＣＰ２の絶縁膜ＥＲ２とが対向して互いに接するように、重ねられている。そして、半導体チップＣＰ１内には、上述したコイルＣＬ１ａ，ＣＬ２ａが形成され、半導体チップＣＰ２内には、上述したコイルＣＬ１ｂ，ＣＬ２ｂが形成されている。半導体チップＣＰ１内に形成されているコイルＣＬ１ａと半導体チップＣＰ２内に形成されているコイルＣＬ１ｂとは、平面視で重なっており、半導体チップＣＰ１内に形成されているコイルＣＬ２ａと半導体チップＣＰ２内に形成されているコイルＣＬ２ｂとは、平面視で重なっている。すなわち、半導体チップＣＰ１内に形成されているコイルＣＬ１ａと半導体チップＣＰ２内に形成されているコイルＣＬ１ｂとが互いに対向し、かつ、半導体チップＣＰ１内に形成されているコイルＣＬ２ａと半導体チップＣＰ２内に形成されているコイルＣＬ２ｂとが互いに対向するように、半導体チップＣＰ１と半導体チップＣＰ２とが重ねられている。
半導体チップＣＰ１内に形成されているコイルＣＬ１ａと半導体チップＣＰ２内に形成されているコイルＣＬ１ｂとは、磁気結合（誘導結合）して、上記トランスＴＲ１を構成し、半導体チップＣＰ１内に形成されているコイルＣＬ２ａと半導体チップＣＰ２内に形成されているコイルＣＬ２ｂとは、磁気結合（誘導結合）して、上記トランスＴＲ２を構成している。半導体チップＣＰ１内のコイルＣＬ１ａと半導体チップＣＰ２内のコイルＣＬ１ｂとの間には、半導体チップＣＰ１が有する複数の絶縁膜（絶縁膜ＥＲ１を含む）と、半導体チップＣＰ２が有する複数の絶縁膜（絶縁膜ＥＲ２を含む）と、が介在している。同様に、半導体チップＣＰ１内のコイルＣＬ２ａと半導体チップＣＰ２内のコイルＣＬ２ｂとの間には、半導体チップＣＰ１が有する複数の絶縁膜（絶縁膜ＥＲ１，ＰＡを含む）と、半導体チップＣＰ２が有する複数の絶縁膜（絶縁膜ＥＲ２，ＰＡを含む）と、が介在している。このため、半導体チップＣＰ１内のコイルＣＬ１ａと半導体チップＣＰ２内のコイルＣＬ１ｂとは、導体を介しては繋がっておらず、また、半導体チップＣＰ１内のコイルＣＬ２ａと半導体チップＣＰ２内のコイルＣＬ２ｂとは、導体を介しては繋がっていない。
半導体チップＣＰ１と半導体チップＣＰ２との間での電気信号の伝送は、トランスＴＲ１，ＴＲ２を介してのみ行われる。すなわち、半導体チップＣＰ１内に形成された回路から、半導体チップＣＰ１内のコイルＣＬ１ａおよび半導体チップＣＰ２内のコイルＣＬ１ｂを介して電磁誘導で伝達された信号だけが、半導体チップＣＰ２に伝送される。また、半導体チップＣＰ２内に形成された回路から、半導体チップＣＰ２内のコイルＣＬ２ｂおよび半導体チップＣＰ１内のコイルＣＬ２ａを介して電磁誘導で伝達された信号だけが、半導体チップＣＰ１に伝送される。
＜半導体パッケージの製造工程について＞
次に、半導体パッケージＰＫＧの製造工程の一例について、図１１〜図１８を参照しながら説明する。図１１〜図１３および図１６〜図１８は、半導体パッケージＰＫＧの製造工程中の断面図であり、上記図８に相当する断面が示されている。図１４および図１５は、図１３の工程（半導体チップＣＰ１と半導体チップＣＰ２とを重ねる工程）を説明する断面図であり、上記図１０に相当する断面が示されている。
半導体パッケージＰＫＧは、例えば次のようにして製造することができる。
すなわち、まず、図１１に示されるように、ダイパッドＤＰと複数のリードＬＤとがフレーム枠に連結されたリードフレームを準備（用意）する。また、半導体チップＣＰ１と半導体チップＣＰ２とを準備（用意）する。半導体チップＣＰ１，ＣＰ２の製造工程（準備工程）については、後でより詳細に説明する。
次に、図１２に示されるように、ダイボンディング工程を行って、リードフレームのダイパッドＤＰ上にダイボンド材（接着材）ＤＢを介して半導体チップＣＰ１を搭載して接合する。この際、半導体チップＣＰ１の裏面がダイパッドＤＰの上面に対向するように、半導体チップＣＰ１の裏面をダイパッドＤＰの上面にダイボンド材ＤＢで接合する。これにより、チップ搭載部であるダイパッドＤＰ上に半導体チップＣＰ１が搭載されて固定された状態になる。
次に、図１３に示されるように、半導体チップＣＰ２の表面が半導体チップＣＰ１の表面に対向するように、すなわち、半導体チップＣＰ２の絶縁膜ＥＲ２が半導体チップＣＰ１の絶縁膜ＥＲ１に対向するように、半導体チップＣＰ１の表面上に半導体チップＣＰ２を搭載して固定する。これにより、半導体チップＣＰ１と半導体チップＣＰ２とが重ねられた状態になり、半導体チップＣＰ１内のコイル（ＣＬ１ａ，ＣＬ２ａ）と半導体チップＣＰ２内のコイル（ＣＬ１ｂ，ＣＬ２ｂ）とが磁気的に結合される。
詳細は後述するが、半導体チップＣＰ１の絶縁膜ＥＲ１と半導体チップＣＰ２の絶縁膜ＥＲ２とは、接着性を有している。このため、図１３の工程においては、図１４および図１５に示されるように、半導体チップＣＰ２の絶縁膜ＥＲ２（の上面）と半導体チップＣＰ１の絶縁膜ＥＲ１（の上面）とが対向して接するように、半導体チップＣＰ１上に半導体チップＣＰ２を配置（搭載）することで、半導体チップＣＰ２の絶縁膜ＥＲ２が半導体チップＣＰ１の絶縁膜ＥＲ１に接着されて固定される。これにより、半導体チップＣＰ２を半導体チップＣＰ１に接着して固定することができる。このため、半導体チップＣＰ１の絶縁膜ＥＲ１と半導体チップＣＰ２の絶縁膜ＥＲ２とは、半導体チップＣＰ１と半導体チップＣＰ２とを接着または固定する機能も有している。すなわち、半導体チップＣＰ１の絶縁膜ＥＲ１と半導体チップＣＰ２の絶縁膜ＥＲ２とが接着性を有することで、半導体チップＣＰ１の絶縁膜ＥＲ１と半導体チップＣＰ２の絶縁膜ＥＲ２とが対向する向きで、半導体チップＣＰ１と半導体チップＣＰ２とを貼り合わせることができる。
なお、ここでは、リードフレームのダイパッドＤＰ上にダイボンド材ＤＢを介して半導体チップＣＰ１を搭載してから、ダイパッドＤＰ上に搭載された半導体チップＣＰ１上に半導体チップＣＰ２を搭載する場合について説明した。つまり、半導体チップＣＰ１と半導体チップＣＰ２とを重ねる工程の前に、半導体チップＣＰ１をダイパッドＤＰ上に搭載する場合について説明した。他の形態として、半導体チップＣＰ１と半導体チップＣＰ２とを重ねる工程の後に、半導体チップＣＰ１をダイパッドＤＰ上に搭載する場合もあり得る。この場合は、半導体チップＣＰ１の絶縁膜ＥＲ１と半導体チップＣＰ２の絶縁膜ＥＲ２とが対向する向きで、半導体チップＣＰ１と半導体チップＣＰ２とを貼り合わせてから、貼り合わされた半導体チップＣＰ１，ＣＰ２における半導体チップＣＰ１をリードフレームのダイパッドＤＰ上にダイボンド材ＤＢを介して搭載する。貼り合わされた半導体チップＣＰ１，ＣＰ２における半導体チップＣＰ１の裏面を、リードフレームのダイパッドＤＰにダイボンド材ＤＢを介して接合することができる。
図１３の工程は、半導体チップＣＰ１と半導体チップＣＰ２とを重ねる工程とみなすことができる。この図１３の工程では、半導体チップＣＰ１の絶縁膜ＥＲ１と半導体チップＣＰ２の絶縁膜ＥＲ２とが互いに接するように、半導体チップＣＰ１と半導体チップＣＰ２とが重ねられる。この際、半導体チップＣＰ１内のコイル（ＣＬ１ａ，ＣＬ２ａ）と半導体チップＣＰ２内のコイル（ＣＬ１ｂ，ＣＬ２ｂ）とが磁気的に結合するように、半導体チップＣＰ１と半導体チップＣＰ２とが重ねられる。半導体チップＣＰ１，ＣＰ２の絶縁膜ＥＲ１，ＥＲ２の接着性は、図１３の工程を行う際に必要な特性であるため、図１３の工程を行うまで、半導体チップＣＰ１，ＣＰ２の絶縁膜ＥＲ１，ＥＲ２は接着性を有している。
次に、図１６に示されるように、ワイヤボンディング工程を行って、半導体チップＣＰ１の複数のパッドＰＤ１および半導体チップＣＰ２の複数のパッドＰＤ２と、複数のリードＬＤとを、複数のワイヤ（導電性接続部材）ＢＷでそれぞれ接続する。この際、例えば、半導体チップＣＰ１の表面の複数のパッドＰＤ１と複数のリードＬＤ１とを複数のワイヤＢＷを介してそれぞれ接続してから、リードフレームを反転させ、半導体チップＣＰ２の表面の複数のパッドＰＤ２と複数のリードＬＤ２とを複数のワイヤＢＷを介してそれぞれ接続すればよい。あるいは、半導体チップＣＰ１と半導体チップＣＰ２に対するワイヤボンディングの順番を逆にし、先に半導体チップＣＰ２の表面の複数のパッドＰＤ２と複数のリードＬＤ２とを複数のワイヤＢＷを介してそれぞれ接続してから、リードフレームを反転させ、半導体チップＣＰ１の表面の複数のパッドＰＤ１と複数のリードＬＤ１とを複数のワイヤＢＷを介してそれぞれ接続することもできる。ワイヤボンディング工程を行うことにより、半導体チップＣＰ１の複数のパッドＰＤ１が、複数のリードＬＤ１と複数のワイヤＢＷを介して電気的に接続され、半導体チップＣＰ２の複数のパッドＰＤ２が、複数のリードＬＤ２と他の複数のワイヤＢＷを介して電気的に接続される。ワイヤボンディング工程においても、半導体チップＣＰ２の絶縁膜ＥＲ２が半導体チップＣＰ１の絶縁膜ＥＲ１に接着されて固定された状態は、維持されている。
次に、図１７に示されるように、樹脂封止工程を行って、半導体チップＣＰ１，ＣＰ２、ダイパッドＤＰ、複数のリードＬＤおよび複数のワイヤＢＷを封止する封止樹脂部ＭＲを形成する。
封止樹脂部ＭＲを形成するまでは、半導体チップＣＰ１，ＣＰ２の絶縁膜ＥＲ１，ＥＲ２の接着性により、半導体チップＣＰ２が半導体チップＣＰ１に固定されているが、封止樹脂部ＭＲを形成すると、その封止樹脂部ＭＲによって、半導体チップＣＰ１，ＣＰ２を固定することができる。
次に、それぞれのインナリード部が封止樹脂部ＭＲに封止されている複数のリードＬＤをリードフレームのフレーム枠から切断して分離する。それから、図１８に示されるように、複数のリードＬＤのアウタリード部を折り曲げ加工する。このようにして、半導体パッケージＰＫＧを製造することができる。また、リードＬＤの折り曲げ加工を行わない場合もあり得る。各リードＬＤは、少なく一部が封止樹脂部ＭＲから露出しており、半導体パッケージＰＫＧの外部端子として機能する。
なお、ここでは、半導体パッケージＰＫＧにおいて、ダイパッドＤＰ上に半導体チップＣＰ１が搭載される場合について説明したが、他の形態として、半導体パッケージＰＫＧにおいて、半導体チップＣＰ１と半導体チップＣＰ２とを入れ換えることもでき、その場合、ダイパッドＤＰ上には半導体チップＣＰ２が搭載されることになる。
また、ここでは、半導体パッケージＰＫＧのパッケージ形態として、ＳＯＰ（Small Outline Package)の場合を例に挙げて説明したが、ＳＯＰ以外にも適用可能である。
いずれにしても、半導体パッケージの製造工程は、半導体チップＣＰ１を準備する工程と、半導体チップＣＰ２を準備する工程と、半導体チップＣＰ１と半導体チップＣＰ２とを重ねる工程とを有する。
＜半導体装置を用いた電子システムについて＞
半導体パッケージＰＫＧが搭載される製品用途例としては、例えば、自動車、洗濯機などの家電機器のモータ制御部、スイッチング電源、照明コントローラ、太陽光発電コントローラ、携帯電話器、あるいはモバイル通信機器などがある。
ここでは、本実施の形態の半導体パッケージＰＫＧを用いた電子システム（電子装置）の一例として、電気自動車システムについて説明する。図１９は、本実施の形態の半導体パッケージＰＫＧを用いた電子システム（電子装置）の一例、ここでは電気自動車システム、を示す説明図（回路ブロック図）である。
図１９に示される電子システム（ここでは電気自動車システム）は、モータＭＯＴなどの負荷と、インバータ（インバータ回路）ＩＮＶと、電源ＢＡＴと、制御部（制御回路、コントローラ）ＣＴＣとを有している。モータＭＯＴとしては、例えば３相モータなどを用いることができる。上記半導体パッケージＰＫＧは、制御部ＣＴＣとインバータＩＮＶとの間に接続されている。
図１９の電子システムにおいては、電源ＢＡＴが、リレーＲＹおよびコンバータＣＮＶを介して、インバータＩＮＶに接続され、電源ＢＡＴの電圧（電力）がインバータＩＮＶに供給されるようになっている。電源ＢＡＴとインバータＩＮＶとの間にコンバータＣＮＶを介在させているため、電源ＢＡＴの電圧（直流電圧）は、コンバータＣＮＶでモータ駆動に適した電圧に変換（昇圧）されてから、インバータＩＮＶに供給される。リレーＲＹは、電源ＢＡＴとコンバータＣＮＶとの間に介在し、電源ＢＡＴとコンバータＣＮＶとの間が接続状態となるか切断状態となるかを切り替えることができる。
インバータＩＮＶには、半導体パッケージＰＫＧを介して制御部ＣＴＣが接続されており、この制御部ＣＴＣによってインバータＩＮＶが制御されるようになっている。また、インバータＩＮＶにはモータＭＯＴが接続されている。電源ＢＡＴからコンバータＣＮＶを介してインバータＩＮＶに供給された直流電圧（直流電力）は、制御部ＣＴＣにより制御されたインバータＩＮＶによって交流電圧（交流電力）に変換されて、モータＭＯＴに供給され、モータＭＯＴを駆動することができる。モータＭＯＴは、自動車のタイヤなどを回転させることができる。
例えば、ハイブリッド車の場合は、モータＭＯＴの出力軸とエンジンＥＮＧの出力軸とが、動力分配機構ＢＫで合成され、そのトルクは車軸ＳＪへ伝達される。車軸ＳＪはディファレンシャルＤＦを介して駆動輪ＤＴＲと連動する。大きな駆動力が必要とされる場合には、エンジンＥＮＧとともにモータＭＯＴを駆動し、それらの出力トルクは、動力分配機構ＢＫで合成され、車軸ＳＪを介して駆動輪ＤＴＲに伝達されて、駆動輪ＤＴＲを駆動する。それほど大きな駆動力が必要とされない場合（例えば一定速度で走行する場合）には、エンジンＥＮＧを停止し、モータＭＯＴのみで駆動輪ＤＴＲを駆動することができる。また、ハイブリッド車の場合は、モータＭＯＴに加えてエンジンＥＮＧも必要であるが、エンジンを有さない電気自動車の場合は、エンジンＥＮＧは省略することができる。
制御部ＣＴＣは、例えばＥＣＵ（Electronic Control Unit）により構成されており、ＭＣＵ（Micro Controller Unit）のような制御用の半導体チップを内蔵している。リレーＲＹとコンバータＣＮＶも、制御部ＣＴＣによって制御することができる。
但し、制御部ＣＴＣとインバータＩＮＶとは、直接的に信号の伝達を行っているのではなく、制御部ＣＴＣとインバータＩＮＶとの間には、上記半導体パッケージＰＫＧが介在している。すなわち、制御部ＣＴＣとインバータＩＮＶとの間の信号の伝達には、半導体パッケージＰＫＧが介在している。図１９の電子システムにおいては、上記図１の上記制御回路ＣＣは図１９の制御部ＣＴＣに対応し、上記図１の上記負荷ＬＯＤは図１９のインバータＩＮＶに対応している。半導体パッケージＰＫＧの上記リードＬＤ１が制御部ＣＴＣに接続され、半導体パッケージＰＫＧの上記リードＬＤ２がインバータＩＮＶに接続される。また、上記図１の上記駆動回路ＤＲを半導体パッケージＰＫＧの外部の半導体チップに内蔵させた場合は、その半導体チップ（駆動回路ＤＲを内蔵する半導体チップ）が図１９における半導体パッケージＰＫＧとインバータＩＮＶとの間に介在することになる。制御部ＣＴＣから上記送信回路ＴＸ１、上記トランスＴＲ１および上記受信回路ＲＸ１を経由して駆動回路ＤＲに伝達された信号（制御信号）に応じて、駆動回路ＤＲがインバータＩＮＶを制御または駆動するための信号を出力し、その信号がインバータＩＮＶに入力される。制御部ＣＴＣは、半導体パッケージＰＫＧを介してインバータＩＮＶを制御することができる。
インバータＩＮＶは、パワー半導体素子（パワートランジスタ）を有しており、パワー半導体素子としては、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などを例示できる。例えば、モータＭＯＴが３相モータの場合は、インバータＩＮＶは３相に対応して６つのＩＧＢＴを有している。インバータＩＮＶが有するパワー半導体素子に、駆動回路ＤＲからの信号が入力される。パワー半導体素子がＩＧＢＴの場合は、そのＩＧＢＴのゲート電極に駆動回路ＤＲからの信号が入力される。制御部ＣＴＣは、半導体パッケージＰＫＧを介してインバータＩＮＶのパワー半導体素子のオン／オフを制御し、それによってインバータＩＮＶを制御して、モータＭＯＴを駆動することができる。
上述のように、半導体パッケージＰＫＧは、上記半導体チップＣＰ１，ＣＰ２を内蔵しているが、半導体チップＣＰ１と半導体チップＣＰ２とは、電圧レベル（基準電位）が異なっている。例えば、駆動回路ＤＲは、インバータＩＮＶを駆動または制御するため、インバータＩＮＶに接続されており、半導体チップＣＰ２の基準電位（電圧レベル）は、駆動対象のインバータＩＮＶの電源電圧ＶＣＣにほぼ一致する電圧に上昇する場合がある。この電源電圧ＶＣＣは、かなりの高電圧（例えば数百Ｖ〜数千Ｖ程度）である。このことは、駆動回路ＤＲを半導体チップＣＰ２とは別の半導体チップに内蔵させた場合も同様である。このため、半導体チップＣＰ１と半導体チップＣＰ２とで、電圧レベル（基準電位）に大きな差が生じてしまう。つまり、半導体チップＣＰ２には、半導体チップＣＰ１に供給されている電源電圧（例えば数Ｖ〜数十Ｖ程度）よりも高い電圧（例えば数百Ｖ〜数千Ｖ程度）がインバータＩＮＶから供給される場合がある。
しかしながら、上述のように、半導体チップＣＰ１と半導体チップＣＰ２との間で電気的に伝わるのは、半導体チップＣＰ１内の一次コイル（ＣＬ１ａ）から半導体チップＣＰ２内の二次コイル（ＣＬ１ｂ）へ電磁誘導で伝達された信号か、あるいは、半導体チップＣＰ２内の一次コイル（ＣＬ２ｂ）から半導体チップＣＰ１内の二次コイル（ＣＬ２ａ）へ電磁誘導で伝達された信号だけである。このため、半導体チップＣＰ１の電圧レベル（基準電位）と半導体チップＣＰ２の電圧レベル（基準電位）が相違していても、半導体チップＣＰ２の電圧レベル（基準電位）が半導体チップＣＰ１に入力されたり、あるいは、半導体チップＣＰ１の電圧レベル（基準電位）が半導体チップＣＰ２に入力されることを、的確に防止することができる。すなわち、半導体チップＣＰ２の基準電位（電圧レベル）が駆動対象のインバータＩＮＶの電源電圧ＶＣＣ（例えば数百Ｖ〜数千Ｖ程度）にほぼ一致する電圧にまで上昇したとしても、この半導体チップＣＰ２の基準電位が半導体チップＣＰ１に入力されることを的確に防止することができる。このため、電圧レベル（基準電位）が異なる半導体チップＣＰ１，ＣＰ２間で電気信号の伝達を的確に行うことができる。
＜半導体チップの構造について＞
図２０は、本実施の形態の半導体チップ（半導体装置）ＣＰの断面構造を模式的に示す断面図である。図２１は、半導体チップＣＰ内に形成されたコイルＣＬを構成するコイル配線ＣＷを示す平面図である。
図２０に示される半導体チップＣＰは、上記半導体チップＣＰ１または上記半導体チップＣＰ２に対応する半導体チップである。すなわち、上記半導体チップＣＰ１および上記半導体チップＣＰ２は、いずれも、図２０に示される半導体チップＣＰの構成を適用することができる。
本実施の形態の半導体チップＣＰは、単結晶シリコンなどからなる半導体基板ＳＢを利用して形成された半導体チップである。
図２０に示されるように、本実施の形態の半導体チップ（半導体装置）ＣＰを構成する単結晶シリコンなどからなる半導体基板ＳＢに、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)などの半導体素子が形成されている。
例えば、半導体基板ＳＢにｐ型ウエルＰＷおよびｎ型ウエルＮＷが形成され、ｐ型ウエルＰＷ上にゲート絶縁膜ＧＦを介してｎチャネル型ＭＩＳＦＥＴ用のゲート電極Ｇ１が形成され、ｎ型ウエルＮＷ上にゲート絶縁膜ＧＦを介してｐチャネル型ＭＩＳＦＥＴ用のゲート電極Ｇ２が形成されている。
半導体基板ＳＢのｐ型ウエルＰＷ内には、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｎ型半導体領域ＮＳが形成され、半導体基板ＳＢのｎ型ウエルＮＷ内には、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｐ型半導体領域ＰＳが形成されている。ゲート電極Ｇ１と、そのゲート電極Ｇ１の下のゲート絶縁膜ＧＦと、ゲート電極Ｇ１の両側のｎ型半導体領域ＮＳ（ソース・ドレイン領域）とにより、ｎチャネル型ＭＩＳＦＥＴＱｎが形成される。また、ゲート電極Ｇ２と、そのゲート電極Ｇ２の下のゲート絶縁膜ＧＦと、ゲート電極Ｇ２の両側のｐ型半導体領域ＰＳ（ソース・ドレイン領域）とにより、ｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
なお、ここでは、半導体基板ＳＢに形成する半導体素子として、ＭＩＳＦＥＴを例に挙げて説明しているが、この他、容量素子、抵抗素子、メモリ素子、または他の構成のトランジスタなどを形成してもよい。半導体チップＣＰが上記半導体チップＣＰ１の場合は、半導体基板ＳＢに形成された半導体素子により、上記送信回路ＴＸ１および受信回路ＲＸ２が形成され、半導体チップＣＰが上記半導体チップＣＰ２の場合は、半導体基板ＳＢに形成された半導体素子により、上記送信回路ＴＸ２、受信回路ＲＸ１および上記駆動回路ＤＲが形成される。また、ここでは、半導体基板ＳＢとして単結晶シリコン基板を例に挙げて説明しているが、他の形態として、半導体基板ＳＢとして、ＳＯＩ（Silicon On Insulator）基板などを用いることもできる。
半導体基板ＳＢ上には、一層以上の配線層を含む配線構造が形成されており、好ましくは、複数の層間絶縁膜と複数の配線層とにより多層配線構造が形成されている。
すなわち、半導体基板ＳＢ上に、複数の層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３が形成され、この複数の層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３に、プラグＶ１、ビア部Ｖ２，Ｖ３および配線Ｍ１，Ｍ２，Ｍ３が形成されている。
具体的には、半導体基板ＳＢ上に、上記ＭＩＳＦＥＴを覆うように、絶縁膜として層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１上に、配線Ｍ１が形成されている。配線Ｍ１は、第１配線層（最下層の配線層）の配線である。層間絶縁膜ＩＬ１上には、配線Ｍ１を覆うように、絶縁膜として層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２上に、配線Ｍ２が形成されている。配線Ｍ２は、第１配線層よりも１つ上層の配線層である第２配線層の配線である。層間絶縁膜ＩＬ２上には、配線Ｍ２を覆うように、絶縁膜として層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３上に、配線Ｍ３が形成されている。配線Ｍ３は、第２配線層よりも１つ上層の配線層である第３配線層の配線である。第３配線層は、最上層の配線層である。
プラグＶ１は、導電体からなり、配線Ｍ１の下層に形成され、すなわち層間絶縁膜ＩＬ１中に層間絶縁膜ＩＬ１を貫通するように形成され、プラグＶ１の上面が配線Ｍ１の下面に接することで、配線Ｍ１に電気的に接続されている。また、プラグＶ１の底部は、半導体基板ＳＢに形成された種々の半導体領域（例えばｎ型半導体領域ＮＳまたはｐ型半導体領域ＰＳなど）や、ゲート電極Ｇ１，Ｇ２などに接続されている。これにより、配線Ｍ１は、プラグＶ１を介して、半導体基板ＳＢに形成された種々の半導体領域やゲート電極Ｇ１，Ｇ２などに電気的に接続される。
ビア部Ｖ２は、導電体からなり、配線Ｍ２と配線Ｍ１との間に形成されて、すなわち層間絶縁膜ＩＬ２中に形成されて、配線Ｍ２と配線Ｍ１とを接続している。ビア部Ｖ２は、配線Ｍ２と一体的に形成することもできる。また、ビア部Ｖ３は、導電体からなり、配線Ｍ３と配線Ｍ２との間に形成されて、すなわち層間絶縁膜ＩＬ３中に形成されて、配線Ｍ３と配線Ｍ２とを接続している。ビア部Ｖ３は、配線Ｍ３と一体的に形成することもできる。
図２０に示される半導体チップＣＰにおいては、第３配線層が最上層の配線層であり、配線Ｍ３が、最上層配線である。第１配線層（配線Ｍ１）、第２配線層（配線Ｍ２）および第３配線層（配線Ｍ３）により、半導体基板ＳＢに形成された半導体素子（例えば上記ＭＩＳＦＥＴ）の所望の結線がなされており、所望の動作をなし得る。
最上層配線である第３配線層によってパッド（パッド電極、ボンディングパッド）ＰＤが形成されている。すなわち、配線Ｍ３と同層にパッドＰＤが形成されている。つまり、配線Ｍ３とパッドＰＤとは、同層の導電層により同工程で形成されている。このため、配線Ｍ３と同様に、パッドＰＤも、層間絶縁膜ＩＬ３上に形成されている。
パッドＰＤは、半導体チップＣＰの内部配線と電気的に接続されている。例えば、パッドＰＤと一体的に形成された配線Ｍ３を設けておき、このパッドＰＤと一体的に形成された配線Ｍ３が、その配線Ｍ３の直下に設けられたビア部Ｖ３を介して配線Ｍ２と接続されることで、パッドＰＤを配線Ｍ２に電気的に接続することができる。また、パッドＰＤの直下にビア部Ｖ３を設け、そのビア部Ｖ３を介してパッドＰＤを配線Ｍ２に電気的に接続することもできる。なお、半導体チップＣＰの内部配線は、半導体基板ＳＢ上の多層配線構造に形成されている配線のことであり、ここでは、配線Ｍ１，Ｍ２，Ｍ３からなる。
また、最上層の配線層（ここでは第３配線層）よりも1つ下層の配線層（ここでは第２配線層）によって、コイルＣＬが形成されている。すなわち、配線Ｍ２と同層にコイルＣＬ（コイル配線ＣＷ）が形成されている。つまり、配線Ｍ２とコイルＣＬ（コイル配線ＣＷ）とは、同層の導電層により同工程で形成されている。このため、配線Ｍ２と同様に、コイルＣＬ（コイル配線ＣＷ）も、層間絶縁膜ＩＬ２上に形成されている。
他の形態として、コイルＣＬが形成されている配線層を変更することもでき、例えば、最上層の配線層（ここでは第３配線層）にコイルＣＬを形成することもでき、あるいは、最上層の配線層（ここでは第３配線層）よりも２つ下層の配線層（ここでは第１配線層）にコイルＣＬを形成することもできる。
このように、本実施の形態の半導体チップＣＰでは、半導体基板ＳＢ上に一層以上の配線層（好ましくは複数の配線層）を含む配線構造が形成され、その配線構造が有する配線層のうちの最上層の配線層（ここでは第３配線層）に、パッドＰＤが形成され、また、その配線構造が有する配線層のうちのいずれかの配線層（ここでは第２配線層）に、コイルＣＬ（コイル配線ＣＷ）が形成されている。
半導体チップＣＰが上記半導体チップＣＰ１の場合は、コイルＣＬは上記コイルＣＬ１ａまたは上記コイルＣＬ２ａに対応し、パッドＰＤは、上記パッドＰＤ１に対応する。このため、半導体チップＣＰが上記半導体チップＣＰ１の場合は、上記コイルＣＬ１ａとなるコイルＣＬと、上記コイルＣＬ２ａとなるコイルＣＬとが、それぞれ層間絶縁膜ＩＬ２上に形成されている。また、半導体チップＣＰが上記半導体チップＣＰ２の場合は、コイルＣＬは上記コイルＣＬ１ｂまたは上記コイルＣＬ２ｂに対応し、パッドＰＤは、上記パッドＰＤ２に対応する。このため、半導体チップＣＰが上記半導体チップＣＰ２の場合は、上記コイルＣＬ１ｂとなるコイルＣＬと、上記コイルＣＬ２ｂとなるコイルＣＬとが、それぞれ層間絶縁膜ＩＬ２上に形成されている。
コイルＣＬは、層間絶縁膜ＩＬ２上において平面視で渦巻き状（コイル状、ループ状）に周回するコイル配線（コイル状の配線）ＣＷにより形成されている（図２１参照）。コイル配線ＣＷは、コイル用配線とみなすことができる。このため、半導体チップＣＰが上記半導体チップＣＰ１の場合は、上記コイルＣＬ１ａは、コイルＣＬ１ａ用のコイル配線ＣＷによって形成され、上記コイルＣＬ２ａは、コイルＣＬ２ａ用のコイル配線ＣＷによって形成されており、コイルＣＬ１ａ用のコイル配線ＣＷとコイルＣＬ２ａ用のコイル配線ＣＷとは、繋がっておらず、互いに離間されている。また、半導体チップＣＰが上記半導体チップＣＰ２の場合は、上記コイルＣＬ１ｂは、コイルＣＬ１ｂ用のコイル配線ＣＷによって形成され、上記コイルＣＬ２ｂは、コイルＣＬ２ｂ用のコイル配線ＣＷによって形成されており、コイルＣＬ１ｂ用のコイル配線ＣＷとコイルＣＬ２ｂ用のコイル配線ＣＷとは、繋がっておらず、互いに離間されている。
コイルＣＬは、半導体チップＣＰの内部配線と電気的に接続されており、半導体チップＣＰの内部配線を介して、半導体チップＣＰ内に形成された回路（送信回路または受信回路）に接続されている。例えば、コイルＣＬの一方の端部の直下にビア部Ｖ２を設け、そのビア部Ｖ２を介してコイルＣＬの一方の端部を配線Ｍ１に電気的に接続することができ、また、コイルＣＬの他方の端部の直下に他のビア部Ｖ２を設け、そのビア部Ｖ２を介してコイルＣＬの他方の端部を他の配線Ｍ１に電気的に接続することができる。
また、図２０では、半導体基板ＳＢ上に形成される配線層の数が３層の場合（配線Ｍ１，Ｍ２，Ｍ３の計３層の場合）を示しているが、配線層の数は３層に限定されず、種々変更可能であるが、２層以上が好ましい。
本実施の形態の半導体チップＣＰでは、半導体基板ＳＢ上に一層以上の配線層（好ましくは複数の配線層）を含む配線構造が形成され、その配線構造上に絶縁膜ＰＡが形成され、その絶縁膜ＰＡ上に絶縁膜ＥＲ（感光性樹脂膜）が形成されている。
すなわち、層間絶縁膜ＩＬ３上には、配線Ｍ３を覆うように、絶縁膜ＰＡが形成されており、この絶縁膜ＰＡ上には、絶縁膜ＥＲが形成されている。つまり、層間絶縁膜ＩＬ３上には、配線Ｍ３を覆うように、絶縁膜ＰＡと絶縁膜ＰＡ上の絶縁膜ＥＲとの積層膜ＬＦが形成されている。ここで、絶縁膜ＰＡと絶縁膜ＰＡ上の絶縁膜ＥＲとの積層膜を、符号ＬＦを付して、積層膜ＬＦと称することとする。
絶縁膜ＰＡは、パッシベーション膜として機能する絶縁膜であり、無機絶縁膜であることが好ましい。絶縁膜ＰＡとしては、窒化シリコン膜または酸窒化シリコン膜を好適に用いることができるが、窒化シリコン膜が特に好適である。窒化シリコン膜は、吸湿性が低い絶縁膜であるため、配線Ｍ３やパッドＰＤを覆う絶縁膜ＰＡとして窒化シリコン膜を用いることにより、半導体チップＣＰの耐湿性向上を図ることができる。
絶縁膜ＥＲは、半導体チップＣＰの最上層の膜（絶縁膜）である。すなわち、絶縁膜ＥＲは、半導体チップＣＰの最上層を構成しており、半導体チップＣＰにおいて、最も表面側に存在する膜が、絶縁膜ＥＲである。主として絶縁膜ＥＲの上面が、半導体チップＣＰの上面（表面）を構成している。半導体チップＣＰが上記半導体チップＣＰ１の場合は、絶縁膜ＥＲは上記絶縁膜ＥＲ１に対応し、半導体チップＣＰが上記半導体チップＣＰ２の場合は、絶縁膜ＥＲは上記絶縁膜ＥＲ２に対応する。
絶縁膜ＥＲは、感光性樹脂膜からなり、接着性を有している。絶縁膜ＥＲが接着性を有したことで、上記半導体パッケージＰＫＧを製造する際に、半導体チップＣＰ２の絶縁膜ＥＲ２（ＥＲ）と半導体チップＣＰ１の絶縁膜ＥＲ１（ＥＲ）とが互いに接触するように、半導体チップＣＰ２と半導体チップＣＰ１とを重ねて固定することができる。
積層膜ＬＦは、パッドＰＤの少なくとも一部を露出する開口部ＯＰを有しているが、積層膜ＬＦは、絶縁膜ＰＡと絶縁膜ＥＲとの積層膜であるため、積層膜ＬＦの開口部ＯＰは、絶縁膜ＰＡの開口部ＯＰ１と、絶縁膜ＥＲの開口部ＯＰ２とにより形成される。
パッドＰＤは、積層膜ＬＦの開口部ＯＰから露出されている。すなわち、パッドＰＤ上に開口部ＯＰが設けられることで、パッドＰＤが積層膜ＬＦの開口部ＯＰから露出されている。このため、積層膜ＬＦの開口部ＯＰから露出するパッドＰＤに、上記ワイヤＢＷなどの導電性の接続部材を接続することができる。
また、図２０に示されるように、半導体チップＣＰの外周部には、シールリング（ガードリング）ＳＲが形成されている。シールリングＳＲは、平面視において、半導体チップＣＰの外周部に、半導体チップＣＰの外周に沿って周回するように、形成されている。半導体チップＣＰにおいて、平面視で、シールリングＳＲで囲まれた領域内に、種々の回路や半導体素子が形成されている。このため、上述したｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ、配線Ｍ１，Ｍ２，Ｍ３、パッドＰＤ、およびコイルＣＬ（コイル配線ＣＷ）は、半導体チップＣＰにおいて、平面視で、シールリングＳＲで囲まれた領域内に形成（配置）されている。
シールリングＳＲは、シールリング用の配線（金属パターン）Ｍ１ａ，Ｍ２ａ，Ｍ３ａと、シールリング用のビア部（金属パターン）Ｖ１ａ，Ｖ２ａ，Ｖ３ａとにより形成されている。シールリングＳＲは、これらシールリング用の配線Ｍ１ａ，Ｍ２ａ，Ｍ３ａおよびシールリング用のビア部Ｖ１ａ，Ｖ２ａ，Ｖ３ａが上下方向に並ぶことにより、金属の壁状に形成されている。シールリング用の配線Ｍ１ａ，Ｍ２ａ，Ｍ３ａおよびビア部Ｖ１ａ，Ｖ２ａ，Ｖ３ａは、素子または回路の間を結線するために形成したものではなく、シールリングＳＲを形成するために形成したものである。
＜半導体チップの製造工程について＞
次に、本実施の形態の半導体チップ（半導体装置）ＣＰの製造工程について説明する。以下の製造工程により、上記図２０の半導体チップＣＰを製造することができる。
図２２〜図３８は、本実施の形態の半導体チップ（半導体装置）ＣＰの製造工程中の要部断面図である。図２２〜図３８には、上記図２０に相当する断面図が示されているが、図２２〜図３７には、ダイシング工程で切断される予定の領域であるスクライブ領域（ダイシング領域、切断領域）ＳＣも示されている。
まず、図２２に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを準備（用意）する。この段階では、半導体基板ＳＢは、半導体ウエハの状態である。
次に、半導体基板ＳＢの主面に、例えばＳＴＩ（Shallow Trench Isolation）法などにより、素子分離領域ＳＴを形成する。
次に、図２３に示されるように、半導体基板ＳＢ（の活性領域）に、ＭＩＳＦＥＴなどの半導体素子を形成する。
すなわち、イオン注入法を用いてｐ型ウエルＰＷおよびｎ型ウエルＮＷを形成し、ｐ型ウエルＰＷおよびｎ型ウエルＮＷ上にゲート絶縁膜ＧＦを介してゲート電極Ｇ１，Ｇ２を形成し、イオン注入法を用いてｎ型半導体領域ＮＳおよびｐ型半導体領域ＰＳを形成する。これにより、半導体基板ＳＢにｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとが形成される。
次に、図２４に示されるように、半導体基板ＳＢの主面（主面全面）上に、ＭＩＳＦＥＴＱｎ，Ｑｐを覆うように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜と該窒化シリコン膜よりも厚い酸化シリコン膜との積層膜などからなる。層間絶縁膜ＩＬ１の成膜後、必要に応じて、層間絶縁膜ＩＬ１の上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨するなどして、層間絶縁膜ＩＬ１の上面を平坦化することもできる。
次に、層間絶縁膜ＩＬ１上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホール（貫通孔）を形成する。それから、このコンタクトホール内に導電膜を埋め込むことにより、導電性のプラグ（接続用導体部）Ｖ１を形成する。この際、シールリング用のビア部Ｖ１ａも形成される。
プラグＶ１を形成するには、例えば、コンタクトホールの底部および側壁上を含む層間絶縁膜ＩＬ１上にバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成してから、タングステン膜などからなる主導体膜を、バリア導体膜上にコンタクトホールを埋めるように形成する。その後、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、層間絶縁膜ＩＬ１の上面が露出し、層間絶縁膜ＩＬ１のコンタクトホール内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＶ１が形成される。
次に、図２５に示されるように、プラグＶ１が埋め込まれた層間絶縁膜ＩＬ１上に、最下層の配線層である第１配線層の配線Ｍ１を形成する。配線Ｍ１を形成するには、まず、プラグＶ１が埋め込まれた層間絶縁膜ＩＬ１上に、第１配線層用の導電膜を形成する。この第１配線層用の導電膜は、例えば、下から順に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）とアルミニウム膜とバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）との積層膜からなり、スパッタリング法などを用いて形成することができる。それから、この第１配線層用の導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ１とシールリング用の配線Ｍ１ａとを形成することができる。プラグＶ１は、その上面が配線Ｍ１に接することで、配線Ｍ１と電気的に接続される。
また、ここでは配線Ｍ１を、導電膜をパターニングする手法で形成する場合について説明した。他の形態として、配線Ｍ１を、ダマシン法により形成することもできる。この場合、プラグＶ１が埋め込まれた層間絶縁膜ＩＬ１上に絶縁膜を形成してから、その絶縁膜に配線溝を形成し、その配線溝に導電膜を埋め込むことで、埋込配線（例えば埋込銅配線）としての配線Ｍ１を形成することができる。このことは、後で形成する配線Ｍ２についても同様である。
次に、図２６に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ１上に、配線Ｍ１およびシールリング用の配線Ｍ１ａを覆うように、層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ２の成膜後、層間絶縁膜ＩＬ２の上面をＣＭＰ法により研磨するなどして、層間絶縁膜ＩＬ２の上面の平坦性を高めることもできる。
次に、層間絶縁膜ＩＬ２上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ２をドライエッチングすることにより、層間絶縁膜ＩＬ２にスルーホール（貫通孔）を形成する。それから、このスルーホール内に導電膜を埋め込むことにより、導電性のビア部（接続用導体部）Ｖ２を形成する。この際、シールリング用のビア部Ｖ２ａも形成される。ビア部Ｖ２は、導電性のプラグとみなすこともできる。ビア部Ｖ２は、プラグＶ１と同様の手法により形成することができるが、ビア部Ｖ２は、プラグＶ１と、導電膜の材料を異ならせることもできる。例えば、プラグＶ１は、タングステン膜を主体とし、ビア部Ｖ２は、アルミニウム膜を主体とすることもできる。
次に、図２７に示されるように、ビア部Ｖ２が埋め込まれた層間絶縁膜ＩＬ２上に、第２配線層の配線Ｍ２およびコイル配線ＣＷを形成する。配線Ｍ２およびコイル配線ＣＷを形成するには、まず、ビア部Ｖ２が埋め込まれた層間絶縁膜ＩＬ２上に、第２配線層用の導電膜を形成する。この第２配線層用の導電膜は、上記第１配線層用の導電膜と同様の材料を用いることができる。この第２配線層用の導電膜は、配線Ｍ２形成用の導電膜とコイル配線ＣＷ形成用の導電膜とシールリング用の配線Ｍ２ａ形成用の導電膜とを兼ねている。それから、この第２配線層用の導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ２とコイル配線ＣＷとシールリング用の配線Ｍ２ａとを形成することができる。ビア部Ｖ２は、その下面が配線Ｍ１に接することで配線Ｍ１と電気的に接続され、その上面が配線Ｍ２またはコイル配線ＣＷに接することで配線Ｍ２またはコイル配線ＣＷと電気的に接続される。すなわち、ビア部Ｖ２は、配線Ｍ１と配線Ｍ２とを電気的に接続するか、あるいは、配線Ｍ１とコイル配線ＣＷとを電気的に接続している。
次に、図２８に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ２上に、配線Ｍ２とコイル配線ＣＷとシールリング用の配線Ｍ２ａとを覆うように、層間絶縁膜ＩＬ３を形成する。層間絶縁膜ＩＬ３は、酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ３の成膜後、層間絶縁膜ＩＬ３の上面をＣＭＰ法により研磨するなどして、層間絶縁膜ＩＬ３の上面の平坦性を高めることもできる。
次に、層間絶縁膜ＩＬ３上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ３をドライエッチングすることにより、層間絶縁膜ＩＬ３にスルーホールを形成する。それから、このスルーホール内に導電膜を埋め込むことにより、導電性のビア部（接続用導体部）Ｖ３を形成する。この際、シールリング用のビア部Ｖ３ａも形成される。ビア部Ｖ３は、導電性のプラグとみなすこともできる。ビア部Ｖ３は、ビア部Ｖ２と同様の導電材料により同様の手法で形成することができる。
次に、図２９に示されるように、ビア部Ｖ３が埋め込まれた層間絶縁膜ＩＬ３上に、第３配線層の配線Ｍ３およびパッドＰＤを形成する。配線Ｍ３およびパッドＰＤを形成するには、まず、ビア部Ｖ３が埋め込まれた層間絶縁膜ＩＬ３上に、第３配線層用の導電膜を形成する。この第３配線層用の導電膜は、例えば、下から順に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）とアルミニウム膜とバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）との積層膜からなり、スパッタリング法などを用いて形成することができる。この第３配線層用の導電膜は、配線Ｍ３形成用の導電膜とパッドＰＤ形成用の導電膜とシールリング用の配線Ｍ３ａ形成用の導電膜とを兼ねている。それから、この第３配線層用の導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ３とパッドＰＤとシールリング用の配線Ｍ３ａとを形成することができる。
ビア部Ｖ３は、その下面が配線Ｍ２に接することで配線Ｍ２と電気的に接続され、その上面が配線Ｍ３またはパッドＰＤに接することで、配線Ｍ３またはパッドＰＤと電気的に接続される。すなわち、ビア部Ｖ３は、配線Ｍ２と配線Ｍ３とを電気的に接続するか、あるいは配線Ｍ２とパッドＰＤとを電気的に接続している。
また、ここでは、ビア部Ｖ３と配線Ｍ３とを別工程で形成する場合について説明した。他の形態として、ビア部Ｖ３を、配線Ｍ３およびパッドＰＤと同工程で形成することもでき、この場合、ビア部Ｖ３は、配線Ｍ３またはパッドＰＤと一体的に形成される。この場合、層間絶縁膜ＩＬ３にビア部Ｖ３用のスルーホールを形成した後、このスルーホールを埋めるように層間絶縁膜ＩＬ３上に第３配線層用の導電膜を形成してから、この第３配線層用の導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ３とパッドＰＤとシールリング用の配線Ｍ３ａとを形成すればよい。また、上記ビア部Ｖ２と上記配線Ｍ２とを同工程で形成することもでき、その場合は、上記ビア部Ｖ２は上記配線Ｍ２と一体的に形成される。
パッドＰＤの平面形状は、例えば、配線Ｍ３の配線幅よりも大きな辺を有する略矩形状の平面形状とすることができる。パッドＰＤは、好ましくは、アルミニウムを主体とするアルミニウムパッドであり、配線Ｍ３は、好ましくは、アルミニウムを主体とするアルミニウム配線である。
次に、図３０に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ３上に、配線Ｍ３とパッドＰＤとシールリング用の配線Ｍ３ａとを覆うように、絶縁膜ＰＡを形成する。絶縁膜ＰＡは、無機絶縁材料からなる無機絶縁膜であるが、好ましくは窒化シリコンまたは酸窒化シリコンからなり、より好ましくは窒化シリコンからなる。絶縁膜ＰＡは、ＣＶＤ法などを用いて形成することができる。絶縁膜ＰＡを構成する窒化シリコン膜の成膜法として、ＨＤＰ（High Density Plasma：高密度プラズマ）−ＣＶＤ法は、特に好適である。絶縁膜ＰＡの厚み（形成膜厚）は、例えば０．１〜０．５μｍ程度とすることができる。
絶縁膜ＰＡを成膜する前の段階では、配線Ｍ３、パッドＰＤ、およびシールリング用の配線Ｍ３ａは露出されていたが、絶縁膜ＰＡを成膜すると、配線Ｍ３、パッドＰＤ、およびシールリング用の配線Ｍ３ａは、絶縁膜ＰＡで覆われるため、露出していない状態になる。
次に、絶縁膜ＰＡ上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成してから、そのフォトレジストパターンをエッチングマスクとして用いて、絶縁膜ＰＡをエッチング（ドライエッチング）することにより、図３１に示されるように、絶縁膜ＰＡに開口部ＯＰ１を形成する。開口部ＯＰ１は、平面視において、パッドＰＤに内包される。このため、絶縁膜ＰＡに開口部ＯＰ１を形成すると、絶縁膜ＰＡの開口部ＯＰ１から、パッドＰＤの一部が露出される。すなわち、パッドＰＤは、外周部は絶縁膜ＰＡで覆われるが、パッドＰＤの中央部は、絶縁膜ＰＡの開口部ＯＰ１から露出される。絶縁膜ＰＡに開口部ＯＰ１を形成しても、配線Ｍ３およびシールリング用の配線Ｍ３ａは、絶縁膜ＰＡで覆われた状態が維持される。その後、フォトレジストパターンは除去し、図３１には、この段階が示されている。
次に、図３２に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＰＡ上に、絶縁膜ＥＲを形成する。絶縁膜ＥＲは、感光性樹脂膜からなり、好ましくは、永久レジスト（永久レジスト層）からなる。
感光性樹脂シート（永久レジストシート）を半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＰＡ上に貼り付けることにより、絶縁膜ＥＲを形成することもできるが、塗布法（スピンコート法）により絶縁膜ＥＲを形成することが、より好ましい。塗布法（スピンコート法）により絶縁膜ＥＲを形成することで、絶縁膜ＥＲと下地の膜（ここでは絶縁膜ＰＡ）との密着性を高めることができるとともに、絶縁膜ＥＲの上面の平坦性も高めることができる。絶縁膜ＥＲの厚み（形成膜厚）は、絶縁膜ＰＡの厚み（形成膜厚）よりも厚いことが好ましく、例えば１〜５μｍ程度とすることができる。
スピンコート法とは、薄膜形成材料（ここでは絶縁膜ＥＲ形成材料）である薬液を、回転する半導体ウエハ（ここでは半導体基板ＳＢ）上に滴下して塗布する手法である。スピンコート法により薬液を半導体ウエハ上に塗布した後、ベーク処理（熱処理）を行うことが好ましい。
絶縁膜ＰＡと絶縁膜ＥＲとを形成したことにより、層間絶縁膜ＩＬ３上に、配線Ｍ３、パッドＰＤ、およびシールリング用の配線Ｍ３ａを覆うように、絶縁膜ＰＡと絶縁膜ＰＡ上の絶縁膜ＥＲとの積層膜ＬＦが形成された状態になる。絶縁膜ＥＲは、製造された半導体チップＣＰにおいて、最上層の膜となる。また、絶縁膜ＰＡの開口部ＯＰ１から露出される部分のパッドＰＤ上にも絶縁膜ＥＲが形成される。このため、絶縁膜ＥＲを形成すると、絶縁膜ＰＡの開口部ＯＰ１から露出される部分のパッドＰＤは、絶縁膜ＥＲで覆われた状態になる。このため、絶縁膜ＥＲを形成すると、配線Ｍ３およびシールリング用の配線Ｍ３ａだけでなく、パッドＰＤも露出しなくなる。
また、塗布法（スピンコート法）で絶縁膜ＥＲを形成する場合、塗布法（スピンコート法）による膜形成と、形成された膜のベーク処理（熱処理）とを、それぞれ１回ずつ行うことで、絶縁膜ＥＲを形成することもできるが、塗布法（スピンコート法）による膜形成と、形成された膜のベーク処理（熱処理）と、を複数サイクル行うことで、絶縁膜ＥＲを形成することもできる。その場合、複数サイクルにおいて、形成する膜の材料は同じであるため、絶縁膜ＥＲは、同じ材料からなる複数の感光性樹脂膜の積層膜により形成されることになる。
例えば、絶縁膜ＰＡに開口部ＯＰ１を形成して上記図３１の構造を得た後、図３３のように、まず、１層目の感光性樹脂膜ＥＲａを塗布法（スピンコート法）により形成してから、その感光性樹脂膜ＥＲａのベーク処理（熱処理）を行う。それから、図３４に示されるように、１層目の感光性樹脂膜ＥＲａ上に、感光性樹脂膜ＥＲａと同じ材料からなる２層目の感光性樹脂膜ＥＲｂを塗布法（スピンコート法）により形成してから、その感光性樹脂膜ＥＲｂのベーク処理（熱処理）を行う。これにより、感光性樹脂膜ＥＲａと感光性樹脂膜ＥＲａ上の感光性樹脂膜ＥＲｂとからなる絶縁膜ＥＲを形成することができる。この場合、感光性樹脂膜ＥＲａと感光性樹脂膜ＥＲｂとは同じ材料からなるため、感光性樹脂膜ＥＲａと感光性樹脂膜ＥＲｂとを合わせたもの全体を、１層の絶縁膜ＥＲとみなすこともできる。
塗布法（スピンコート法）は、平坦な膜を形成することができる成膜法であるため、絶縁膜ＥＲの形成法として好適である。塗布法（スピンコート法）による膜形成と、形成された膜のベーク処理と、を複数サイクル行った場合には、後で形成する膜ほど、上面の平坦性が高くなりやすい。このため、塗布法（スピンコート法）による膜形成と、形成された膜のベーク処理と、を複数サイクル行うことで絶縁膜ＥＲを形成することにより、絶縁膜ＥＲの上面の平坦性を、より的確に高めることができる。また、塗布法（スピンコート法）による膜形成と、形成された膜のベーク処理と、を複数サイクル行えば、絶縁膜ＥＲの厚さを厚くすることができるため、半導体パッケージＰＫＧにおいて、半導体チップＣＰ１内のコイルＣＬと半導体チップＣＰ２内のコイルＣＬとの間の耐圧（絶縁耐圧）を高めることができる。
絶縁膜ＥＲを形成して上記図３２または上記図３４の構造を得た後、絶縁膜ＥＲを露光および現像処理してパターニングする工程を行う。この絶縁膜ＥＲを露光および現像処理してパターニングする工程により、絶縁膜ＥＲに開口部ＯＰ２を形成することができる。以下、絶縁膜ＥＲを露光および現像処理してパターニングする工程（開口部ＯＰ２形成工程）について、具体的に説明する。
すなわち、開口部ＯＰ２形成用のフォトマスクを用いて、図３５に示されるように、感光性樹脂からなる絶縁膜ＥＲを露光する。図３５では、絶縁膜ＥＲにおける露光領域（露光された領域）ＥＰ１にドットのハッチングを付してある。例えば、絶縁膜ＥＲがポジ型の感光性樹脂からなる場合は、図３５のように、絶縁膜ＥＲのうち、開口部ＯＰ２形成予定領域が露光される。それから、感光性樹脂からなる絶縁膜ＥＲを現像処理する。この現像処理により、絶縁膜ＥＲはパターニングされ、具体的には、図３６に示されるように、開口部ＯＰ２となる部分の絶縁膜ＥＲが選択的に除去されて、絶縁膜ＥＲに開口部ＯＰ２が形成される。
現像処理の後、絶縁膜ＥＲのベーク処理（熱処理）を施すことが好ましい。ベーク処理により、絶縁膜ＥＲは硬化し、絶縁膜ＥＲの硬度が増加する（高くなる）。現像処理後にベーク処理を行っておくことで、その後の工程が行いやすくなる。例えば、ベーク処理により絶縁膜ＥＲがある程度硬くなるため、半導体ウエハのハンドリングがよくなる。現像処理の後の絶縁膜ＥＲのベーク処理は、後述の半導体基板ＳＢの切断工程の前に行う。
このようにして、図３６に示されるように、絶縁膜ＰＡと絶縁膜ＰＡ上の絶縁膜ＥＲとの積層膜ＬＦに開口部ＯＰが形成された状態が得られる。開口部ＯＰは、絶縁膜ＰＡの開口部ＯＰ１と絶縁膜ＥＲの開口部ＯＰ２とにより形成されており、開口部ＯＰ１は、平面視において開口部ＯＰ２に内包されることが好ましい。その場合、積層膜ＬＦの開口部ＯＰの内壁は、絶縁膜ＥＲの開口部ＯＰ２の内壁と、絶縁膜ＰＡの開口部ＯＰ１の内壁と、開口部ＯＰ１の内壁と開口部ＯＰ２の内壁との間に位置しかつ絶縁膜ＥＲで覆われていない絶縁膜ＰＡの上面とにより、形成されることになる。積層膜ＬＦの開口部ＯＰからは、パッドＰＤの少なくとも一部が露出される。
また、パッドＰＤを、上述のようにバリア導体膜とその上のアルミニウム膜とその上のバリア導体膜との積層膜により形成した場合は、絶縁膜ＰＡに開口部ＯＰ１を形成する際に、開口部ＯＰ１から露出するバリア導体膜（上層側のバリア導体膜）をエッチングによって除去し、パッドＰＤを構成するアルミニウム膜を開口部ＯＰ１から露出させることもできる。また、開口部ＯＰ１からパッドＰＤを構成するアルミニウム膜を露出させた後、開口部ＯＰ１から露出するアルミニウム膜上に、下地金属膜（図示せず）を形成することもできる。下地金属膜は、例えばニッケル（Ｎｉ）膜と該ニッケル（Ｎｉ）膜上の金（Ａｕ）膜との積層膜などからなる。下地金属膜を形成すれば、この下地金属膜に上記ワイヤＢＷを接続することになるため、上記ワイヤＢＷを接続しやすくすることができる。
その後、必要に応じて半導体基板ＳＢの裏面側を研削または研磨して半導体基板ＳＢの厚みを薄くしてから、半導体基板ＳＢを半導体基板ＳＢ上の積層構造体とともに、ダイシング（切断）する。この際、図３７にも示されるように、半導体基板ＳＢと半導体基板ＳＢ上の積層構造体は、ダイシングソー（ダイシングブレード、切断刃）ＤＳによって、スクライブ領域ＳＣに沿って切断（ダイシング）される。これにより、図３８に示されるように、半導体基板ＳＢ（半導体ウエハ）の各チップ領域から半導体チップが取得される。
このようにして、半導体チップ（半導体装置）ＣＰを製造することができる。
＜半導体チップの重ね合わせについて＞
上記図１０では、半導体チップＣＰ１，ＣＰ２の断面構造には、上記図２０の半導体チップＣＰの断面構造が適用されている。すなわち、上記図１０において、半導体チップＣＰ１および半導体チップＣＰ２のそれぞれの断面構造は、上記図２０の半導体チップＣＰの断面構造とほぼ同様である。但し、実際には、半導体チップＣＰ１内に形成された回路と半導体チップＣＰ２内に形成された回路との相違に応じて、半導体チップＣＰ１と半導体チップＣＰ２とで、半導体素子や配線は相違しているが、上記図２０〜図３８を参照して説明した半導体チップＣＰの構成や製法については、半導体チップＣＰ１と半導体チップＣＰ２とで共通である。
上記図１０および上記図２０に示されるように、半導体チップＣＰ１は、最上層の絶縁膜ＥＲ（ＥＲ１）を有し、半導体チップＣＰ２は、最上層の絶縁膜ＥＲ（ＥＲ２）を有している。そして、半導体チップＣＰ１と半導体チップＣＰ２とは、半導体チップＣＰ１の絶縁膜ＥＲ（ＥＲ１）と半導体チップＣＰ２の絶縁膜ＥＲ（ＥＲ２）とが互いに対向する向きで重ねられており、半導体チップＣＰ１の絶縁膜ＥＲ（ＥＲ１）の上面と半導体チップＣＰ２の絶縁膜ＥＲ（ＥＲ２）の上面とが接触している。半導体チップＣＰ１のコイルＣＬと半導体チップＣＰ２のコイルＣＬとは、平面視で重なっており、導体では接続されずに、磁気的に結合されている。
＜本発明者の検討について＞
図３９は、本発明者が検討した検討例の半導体パッケージＰＫＧ１０１の断面図であり、上記図８に相当するものである。図４０は、図３９の検討例の半導体パッケージＰＫＧ１０１の一部を拡大して示した部分拡大断面図であり、上記図１０に相当するものである。
図３９および図４０の検討例の半導体パッケージＰＫＧ１０１においては、２つの半導体チップＣＰ１０１，ＣＰ１０２が、絶縁シートＺＳを間に挟んで重ねられている。半導体チップＣＰ１０１，ＣＰ１０２は、上記半導体チップＣＰ１，ＣＰ２に相当するものであるが、以下の点が、上記半導体チップＣＰ１，ＣＰ２と相違している。
すなわち、半導体チップＣＰ１，ＣＰ２のそれぞれにおいては、最上層は絶縁膜ＥＲであったが、半導体チップＣＰ１０１，ＣＰ１０２のそれぞれにおいては、最上層は絶縁膜ＰＬ１０１である。つまり、半導体チップＣＰ１０１，ＣＰ１０２のそれぞれにおいては、絶縁膜ＥＲは使用されておらず、絶縁膜ＰＡ上には絶縁膜ＰＬ１０１が形成されており、その絶縁膜ＰＬ１０１が半導体チップの最上層の膜となっている。半導体チップＣＰ１０１，ＣＰ１０２で使用されている絶縁膜ＰＬ１０１は、一般的なポリイミド膜（ポリイミド樹脂膜）であり、接着性を有していない。
検討例の半導体パッケージＰＫＧ１０１の製造工程は、次のように行われる。すなわち、まず、リードフレームと、最上層が絶縁膜ＰＬ１０１からなる半導体チップＣＰ１０１と、最上層が絶縁膜ＰＬ１０１からなる半導体チップＣＰ１０２とを準備する。それから、ダイボンディング工程を行って、リードフレームのダイパッドＤＰ上にダイボンド材ＤＢを介して半導体チップＣＰ１０１を搭載して接合する。それから、半導体チップＣＰ１０２の表面が半導体チップＣＰ１０１の表面に対向するように、半導体チップＣＰ１０１の表面上に絶縁シートＺＳを介して半導体チップＣＰ１０２を搭載して固定する。絶縁シートＺＳは、接着性を有しており、例えばＤＡＦ（Die Attach Film）を用いることができる。絶縁シートＺＳの一方の面が半導体チップＣＰ１０１の絶縁膜ＰＬ１０１に接着され、絶縁シートＺＳの他方の面が半導体チップＣＰ１０２の絶縁膜ＰＬ１０１に接着されることで、半導体チップＣＰ１０１と半導体チップＣＰ１０２とが、絶縁シートＺＳを介して固定される。それから、ワイヤボンディング工程を行って、半導体チップＣＰ１０１の複数のパッドＰＤ１および半導体チップＣＰ１０２の複数のパッドＰＤ２と、複数のリードＬＤとを、複数のワイヤＢＷでそれぞれ接続する。それから、樹脂封止工程を行って、半導体チップＣＰ１０１，ＣＰ１０２、ダイパッドＤＰ、絶縁シートＺＳ、複数のリードＬＤおよび複数のワイヤＢＷを封止する封止樹脂部ＭＲを形成する。その後、リードＬＤの切断とリードＬＤの折り曲げ加工とを行うことにより、図３９および図４０の検討例の半導体パッケージＰＫＧ１０１が製造される。
検討例の半導体パッケージＰＫＧ１０１を製造する場合には、半導体チップＣＰ１０１，ＣＰ１０２を製造した後に、半導体チップＣＰ１０１と半導体チップＣＰ１０２とを、接着性を有する絶縁シートＺＳを介して貼り合わせる必要がある。例えば、半導体チップＣＰ１０１の表面に絶縁シートＺＳの一方の面を貼り付けてから、その絶縁シートＺＳの反対面に半導体チップＣＰ１０２を貼り付ければよい。あるいは、半導体チップＣＰ１０２の表面に絶縁シートＺＳの一方の面を貼り付けてから、その絶縁シートＺＳの反対面を半導体チップＣＰ１０１の表面に貼り付ければよい。つまり、検討例の半導体パッケージＰＫＧ１０１を製造する場合には、半導体チップＣＰ１０１と絶縁シートＺＳとを貼り合わせることと、半導体チップＣＰ１０２と絶縁シートＺＳとを貼り合わせることとが、必要になる。
しかしながら、検討例の半導体パッケージＰＫＧ１０１を製造する場合には、次のような課題が発生することが、本発明者の検討により分かった。
すなわち、半導体チップＣＰ１０１の表面と絶縁シートＺＳとを貼り合わせる際や、半導体チップＣＰ１０２の表面と絶縁シートＺＳとを貼り合わせる際に、半導体チップＣＰ１０１の表面と絶縁シートＺＳとの間や、あるいは、半導体チップＣＰ１０２の表面と絶縁シートＺＳとの間に、気泡や欠陥が発生する虞がある。半導体チップＣＰ１０１の表面と絶縁シートＺＳとの間や、あるいは、半導体チップＣＰ１０２の表面と絶縁シートＺＳとの間に、気泡や欠陥が発生してしまうと、製造された半導体パッケージＰＫＧ１０１の信頼性が低下してしまう。例えば、半導体チップＣＰ１０１（または半導体チップＣＰ１０２）の表面と絶縁シートＺＳとの間に発生した気泡や欠陥を起点として、半導体チップＣＰ１０１（または半導体チップＣＰ１０２）の表面と絶縁シートＺＳとの間の剥離が進行してしまう懸念がある。半導体チップＣＰ１０１（または半導体チップＣＰ１０２）の表面と絶縁シートＺＳとの間が剥離してしまうと、その剥離箇所がリークパスになるなどして、半導体パッケージＰＫＧ１０１の信頼性が低下してしまう。特に、半導体チップＣＰ１０１内のコイルと半導体チップＣＰ１０２内のコイルとを磁気的に結合させ、それらのコイルを用いて半導体チップＣＰ１０１，ＣＰ１０２間で信号を伝送する構成の半導体パッケージＰＫＧ１０１においては、上記剥離の進行は、半導体チップＣＰ１０１内のコイルと半導体チップＣＰ１０２内のコイルとの間の耐圧（絶縁耐圧）を低下させてしまう懸念がある。
このため、２つの半導体チップを重ね合わせた半導体パッケージにおいても、半導体チップの重ね合わせ箇所に剥離が生じるのを抑制または防止して、その半導体パッケージの信頼性を向上させることが望まれる。
＜主要な特徴と効果について＞
本実施の形態の半導体パッケージＰＫＧは、半導体チップＣＰ１（第１半導体チップ）と半導体チップＣＰ２（第２半導体チップ）とを備え、それら半導体チップＣＰ１と半導体チップＣＰ２とが重ねられた半導体パッケージ（半導体装置）である。
本実施の形態の主要な特徴のうちの一つは、半導体チップＣＰ１の最上層の膜である絶縁膜ＥＲ１（第１感光性樹脂膜）として、接着性を有する感光性樹脂膜を用い、かつ、半導体チップＣＰ２の最上層の膜である絶縁膜ＥＲ２（第２感光性樹脂膜）として、接着性を有する感光性樹脂膜を用いていることである。そして、半導体チップＣＰ１の絶縁膜ＥＲ１（接着性を有する感光性樹脂膜）と半導体チップＣＰ２の絶縁膜ＥＲ２（接着性を有する感光性樹脂膜）とが互いに接するように、半導体チップＣＰ１と半導体チップＣＰ２とが重ねられている。
本実施の形態とは異なり、上記検討例の半導体パッケージＰＫＧ１０１のように、半導体チップＣＰ１０１と半導体チップＣＰ１０２とを、接着性を有する絶縁シートＺＳを間に挟んで重ねる場合には、半導体チップＣＰ１０１の表面と絶縁シートＺＳとの間や、あるいは、半導体チップＣＰ１０２の表面と絶縁シートＺＳとの間に、気泡や欠陥が発生する虞がある。これは、半導体チップＣＰ１０１の表面と絶縁シートＺＳとの間の剥離や、あるいは、半導体チップＣＰ１０２の表面と絶縁シートＺＳとの間の剥離につながるため、半導体パッケージＰＫＧ１０１の信頼性を低下させてしまう。
それに対して、本実施の形態では、半導体チップＣＰ１の最上層の膜である絶縁膜ＥＲ１と、半導体チップＣＰ２の最上層の膜である絶縁膜ＥＲ２とが、いずれも接着性を有する感光性樹脂膜であるため、上記絶縁シートＺＳに相当するものを使用することなく、半導体チップＣＰ１と半導体チップＣＰ２とを直接的に接触させて接着することができる。すなわち、半導体チップＣＰ１の接着性を有する絶縁膜ＥＲ１（感光性樹脂膜）と半導体チップＣＰ２の接着性を有する絶縁膜ＥＲ２（感光性樹脂膜）とが互いに接するように、半導体チップＣＰ１と半導体チップＣＰ２とを重ねることで、半導体チップＣＰ１と半導体チップＣＰ２とを接着して固定することができる。
本実施の形態では、上記絶縁シートＺＳに相当するものを使用することなく、半導体チップＣＰ１の接着性を有する絶縁膜ＥＲ１と半導体チップＣＰ２の接着性を有する絶縁膜ＥＲ２とを直接的に接触させて、半導体チップＣＰ１，ＣＰ２を重ねているため、上記検討例の半導体パッケージＰＫＧ１０１で発生し得る半導体チップと絶縁シートＺＳとの間の剥離は、本実施の形態では生じずに済む。
絶縁シートＺＳは、半導体チップＣＰ１０１，ＣＰ１０２とは別の部材であるため、半導体チップＣＰ１０１と半導体チップＣＰ１０２とを絶縁シートＺＳを間に挟んで重ねる際には、半導体チップＣＰ１０１の表面と絶縁シートＺＳとの間や、あるいは、半導体チップＣＰ１０２の表面と絶縁シートＺＳとの間に、気泡や欠陥が発生しやすく、これが剥離の原因となりやすい。それに対して、本実施の形態では、半導体チップＣＰ１の一部である絶縁膜ＥＲ１と、半導体チップＣＰ２の一部である絶縁膜ＥＲ２とに、それぞれ接着性を持たせ、半導体チップＣＰ１の一部である絶縁膜ＥＲ１と半導体チップＣＰ２の一部である絶縁膜ＥＲ２とを接触させることで、絶縁膜ＥＲ１，ＥＲ２の接着性によって半導体チップＣＰ１と半導体チップＣＰ２とを接着させている。このため、本実施の形態では、半導体チップＣＰ１の絶縁膜ＥＲ１と半導体チップＣＰ２の絶縁膜ＥＲ２とを、容易かつ的確に接着させることができ、半導体チップＣＰ１と半導体チップＣＰ２との密着性、すなわち、半導体チップＣＰ１の絶縁膜ＥＲ１と半導体チップＣＰ２の絶縁膜ＥＲ２との密着性を高めることができる。これにより、半導体チップＣＰ１と半導体チップＣＰ２とを重ね合わせた箇所で剥離が生じるのを抑制または防止することができ、半導体パッケージＰＫＧの信頼性を向上させることができる。
また、半導体チップＣＰ１は、絶縁膜ＥＲ１（ＥＲ）を形成した後に半導体基板ＳＢをダイシングにより切断して個片化することで形成され、同様に、半導体チップＣＰ２は、絶縁膜ＥＲ２（ＥＲ）を形成した後に半導体基板ＳＢをダイシングにより切断して個片化することで形成される。このため、絶縁膜ＥＲ１（ＥＲ）を形成する段階では、半導体基板ＳＢはまだ切断されておらず、ウエハの状態であり、同様に、絶縁膜ＥＲ２（ＥＲ）を形成する段階では、半導体基板ＳＢはまだ切断されておらず、ウエハの状態である。このため、絶縁膜ＥＲ１（ＥＲ）を形成した際に、絶縁膜ＥＲ１（ＥＲ）とその下地の絶縁膜ＰＡとの密着性を高めることができ、同様に、絶縁膜ＥＲ２（ＥＲ）を形成した際に、絶縁膜ＥＲ２（ＥＲ）とその下地の絶縁膜ＰＡとの密着性を高めることができる。
検討例の半導体パッケージＰＫＧ１０１を製造する場合は、ウエハ状態ではなくチップ化された後の半導体チップに対して、接着性の絶縁シートＺＳを貼り付ける必要があるため、接着性の絶縁シートＺＳを貼り付けにくく、半導体チップと絶縁シートＺＳとの間の密着性が低くなりやすく、半導体チップと絶縁シートＺＳとの間に気泡や欠陥が発生しやすい。それに対して、本実施の形態では、絶縁膜ＥＲを形成する段階では、半導体基板ＳＢは、チップ化される前のウエハ状態である。チップに対して樹脂シート（接着性の樹脂シート）を貼り付ける場合よりも、ウエハに対して樹脂シート（接着性の樹脂シート）を貼り付ける場合の方が、樹脂シートを張り付けやすく、その樹脂シートと下地との間の密着性を向上させやすい。このため、本実施の形態では、半導体基板ＳＢ（半導体ウエハ）を切断する前に絶縁膜ＥＲを形成しているため、感光性樹脂シートをウエハ（半導体基板ＳＢ）の主面全面上に（すなわち絶縁膜ＰＡ上に）貼り付けることにより、絶縁膜ＥＲを形成する場合であっても、その感光性樹脂シート（絶縁膜ＥＲ）と下地の絶縁膜ＰＡとの間の密着性を向上させることができる。また、本実施の形態では、半導体基板ＳＢ（半導体ウエハ）を切断する前に絶縁膜ＥＲを形成しているため、塗布法（好ましくはスピンコート法）を用いて絶縁膜ＥＲを容易かつ的確に形成することができる。塗布法（好ましくはスピンコート法）を用いて絶縁膜ＥＲを形成することで、形成された絶縁膜ＥＲと下地の絶縁膜ＰＡとの間の密着性を更に向上させることができる。
このように、本実施の形態では、半導体基板ＳＢ（半導体ウエハ）を切断する前に絶縁膜ＥＲを形成しているため、絶縁膜ＥＲとその下地の絶縁膜ＰＡとの密着性を高めることができる。そして、半導体基板ＳＢ（半導体ウエハ）を切断する前に形成した絶縁膜ＥＲの接着性を利用して、半導体チップＣＰ１と半導体チップＣＰ２とを直接的に接着することで、半導体チップＣＰ１と半導体チップＣＰ２とを接着することに伴う不具合（剥離など）が生じるのを、抑制または防止することができる。従って、半導体パッケージＰＫＧの信頼性を向上させることができる。また、絶縁膜ＥＲが感光性樹脂膜からなることで、パッドＰＤを露出するための開口部ＯＰ２を、絶縁膜ＥＲに容易かつ的確に形成することができる。
また、感光性樹脂シートを半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＰＡ上に貼り付けることにより、絶縁膜ＥＲを形成することもできるが、塗布法（好ましくはスピンコート法）により絶縁膜ＥＲを形成することが、より好ましい。塗布法（スピンコート法）により絶縁膜ＥＲを形成することで、絶縁膜ＥＲと下地の膜（ここでは絶縁膜ＰＡ）との密着性を高めることができるとともに、更に絶縁膜ＥＲの上面の平坦性も高めることができるため、半導体チップＣＰ１の絶縁膜ＥＲ１と半導体チップＣＰ２の絶縁膜ＥＲ２との密着性を高めることができる。これにより、半導体チップＣＰ１と半導体チップＣＰ２とを重ね合わせた箇所で剥離が生じるのを、より的確に抑制または防止することができ、半導体パッケージＰＫＧの信頼性を、より的確に向上させることができる。
また、絶縁膜ＥＲは、接着性を有する感光性樹脂膜であるが、絶縁膜ＥＲとして、永久レジスト（永久フォトレジスト、感光性永久膜）を好適に用いることができる。永久レジストは、感光性樹脂材料であり、接着性を有するものがあるので、絶縁膜ＥＲとして、永久レジストを好適に用いることができる。液状タイプの永久レジスト材（塗布法を適用する永久レジスト材）としては、東京応化工業株式会社製のＴＭＭＲ−Ｓ２０００や、あるいは日立化成株式会社製のＫＩ−１０００−Ｔ４などを例示できる。また、フィルムタイプ（シートタイプ）の永久レジスト材としては、東京応化工業株式会社製のＴＭＭＦ−Ｓ２０００、日立化成株式会社製のＫＩ−１０００−Ｔ４Ｆ、あるいは東亜合成株式会社製のＳＲＦ−ＳＳ−８０００などを例示できる。
絶縁膜ＥＲとして用いられ得る永久レジストの材料の一例を挙げると、次のような感光性樹脂組成物がある。
成分Ａ：分子内に少なくとも１個以上のエチレン性不飽和基とカルボキシル基とを有する光ラジカル反応性の樹脂、
成分Ｂ：分子中に少なくとも１個以上のエチレン性不飽和基とトリシクロデカン構造とを有する光重合性モノマ、
成分Ｃ：光重合開始剤、
成分Ｄ：エポキシ樹脂、
成分Ｅ：シリカフィラー、
の成分Ａ，Ｂ，Ｃ，Ｄ，Ｅを含有する感光性樹脂組成物。
なお、ここでは、絶縁膜ＥＲとして使用可能な永久レジストの具体例を挙げたが、これに限定されない。
（実施の形態２）
図４１は、本実施の形態２の半導体パッケージＰＫＧの一部を拡大して示した部分拡大断面図であり、上記図１０に対応するものである。図４２および図４３は、本実施の形態２の半導体パッケージＰＫＧの製造工程を説明する断面図であり、上記図１４および図１５に相当する断面図が示されている。図４４は、図４１の本実施の形態２の半導体パッケージＰＫＧに用いられる半導体チップＣＰ１を示す平面図である。図４４においては、最上層の配線層のパターン（ここではパッドＰＤと配線Ｍ３とシールリング用の配線Ｍ３ａ）と、コイル配線ＣＷとがハッチングを付して示してある。また、図４４においては、位置決め部ＡＬ１の位置も示してある。半導体チップＣＰ２の平面図も、図４４と基本的には同じである。具体的には、半導体チップＣＰ２と半導体チップＣＰ１とを重ねた際に、半導体チップＣＰ１のコイル配線ＣＷ（コイルＣＬ）と平面視で重なる位置に、半導体チップＣＰ２のコイル配線ＣＷ（コイルＣＬ）が存在し、また、半導体チップＣＰ１の位置決め部ＡＬ１と平面視で重なる位置に、半導体チップＣＰ２の位置決め部ＡＬ２が存在している。なお、図４４には、一例として、半導体チップＣＰ１（ＣＰ２）に設けた位置決め部ＡＬ１の数が３つの場合が示されている。
本実施の形態２の半導体パッケージＰＫＧ２が、上記本実施の形態１の半導体パッケージＰＫＧと相違しているのは、以下の点である。
すなわち、本実施の形態２の半導体パッケージＰＫＧで用いられている半導体チップＣＰ１は、絶縁膜ＥＲ１の凸部または凹部からなる位置決め部ＡＬ１（第１位置決め部）を有し、本実施の形態２の半導体パッケージＰＫＧで用いられている半導体チップＣＰ２は、絶縁膜ＥＲ２の凸部または凹部からなる位置決め部ＡＬ２（第２位置決め部）を有している。そして、半導体チップＣＰ１の位置決め部ＡＬ１と半導体チップＣＰ２の位置決め部ＡＬ２とが嵌め合わされるように、半導体チップＣＰ１と半導体チップＣＰ２とが重ねられている。
すなわち、上記図１３の工程においては、図４２および図４３に示されるように、半導体チップＣＰ１の絶縁膜ＥＲ１（の上面）と半導体チップＣＰ２の絶縁膜ＥＲ２（の上面）とが互いに接し、かつ、半導体チップＣＰ１の位置決め部ＡＬ１と半導体チップＣＰ２の位置決め部ＡＬ２とが嵌め合わされるように、半導体チップＣＰ１と半導体チップＣＰ２とが重ねられる。半導体チップＣＰ１の位置決め部ＡＬ１と半導体チップＣＰ２の位置決め部ＡＬ２とが嵌め合わされることで、半導体チップＣＰ１と半導体チップＣＰ２との相対的な位置が所定の位置に規定されるとともに、上述のように絶縁膜ＥＲ１，ＥＲ２が接着性を有することで、半導体チップＣＰ２の絶縁膜ＥＲ２が半導体チップＣＰ１の絶縁膜ＥＲ１に接着されて固定される。これにより、半導体チップＣＰ１と半導体チップＣＰ２との相対的な位置を所定の位置に的確に規定しながら、半導体チップＣＰ２を半導体チップＣＰ１に接着して固定することができる。
嵌め合わされた対となる位置決め部ＡＬ１，ＡＬ２において、一方は凸部であり、他方は凹部である。すなわち、半導体チップＣＰ１の位置決め部ＡＬ１が絶縁膜ＥＲ１の凸部である場合には、その位置決め部ＡＬ１と嵌め合わされる半導体チップＣＰ２の位置決め部ＡＬ２は、絶縁膜ＥＲ２の凹部である。また、半導体チップＣＰ１の位置決め部ＡＬ１が絶縁膜ＥＲ１の凹部である場合には、その位置決め部ＡＬ１と嵌め合わされる半導体チップＣＰ２の位置決め部ＡＬ２は、絶縁膜ＥＲ２の凸部である。これにより、嵌め合わされた対となる位置決め部ＡＬ１，ＡＬ２は、絶縁膜ＥＲ１の凸部と絶縁膜ＥＲ２の凹部とで構成されるか、あるいは、絶縁膜ＥＲ１の凹部と絶縁膜ＥＲ２の凸部とで構成されることとなり、位置決め部ＡＬ１と位置決め部ＡＬ２とを容易かつ的確に嵌め合わせることができるようになる。また、対となる位置決め部ＡＬ１，ＡＬ２において、凸部をテーパ形状（凸部の先端ほど細くなる形状）とし、凹部もテーパ形状（凹部の底側ほど面積が小さくなる形状）とすれば、凸部を凹部に嵌め合わせやすくなる。
図４４にも示されるように、半導体チップＣＰ１において、位置決め部ＡＬ１は、半導体チップＣＰ１内のコイルＣＬ（コイル配線ＣＷ）と平面視で重ならない位置に形成することが好ましく、同様に、半導体チップＣＰ２において、位置決め部ＡＬ２は、半導体チップＣＰ２内のコイルＣＬ（コイル配線ＣＷ）と平面視で重ならない位置に形成することが好ましい。これにより、位置決め部ＡＬ１，ＡＬ２が、半導体チップＣＰ１内のコイルＣＬと半導体チップＣＰ２内のコイルＣＬとの磁気的な結合に影響を及ぼすのを防止することができる。
また、本実施の形態２では、半導体チップＣＰ１には、位置決め部ＡＬ１を少なくとも１つ設け、半導体チップＣＰ２には、位置決め部ＡＬ２を少なくとも１つ設けているが、半導体チップＣＰ１に設ける位置決め部ＡＬ１の数と、半導体チップＣＰ２に設ける位置決め部ＡＬ１の数とは、複数（２つ以上）であってもよい。半導体チップＣＰ１に位置決め部ＡＬ１を複数設ける場合は、その複数の位置決め部ＡＬ１は、平面視において互いに離間しており、同様に、半導体チップＣＰ２に位置決め部ＡＬ２を複数設ける場合は、その複数の位置決め部ＡＬ２は、平面視において互いに離間している。
また、半導体チップＣＰ１に位置決め部ＡＬ１を複数設ける場合は、その複数の位置決め部ＡＬ１には、凸部と凹部とが混在していてもよく、同様に、半導体チップＣＰ２に位置決め部ＡＬ２を複数設ける場合は、その複数の位置決め部ＡＬ２には、凸部と凹部とが混在していてもよい。そのような場合であっても、嵌め合わされた対となる位置決め部ＡＬ１，ＡＬ２において、一方は凸部であり、他方は凹部である関係は維持される。
また、半導体チップＣＰ１に設ける位置決め部ＡＬ１の数と、半導体チップＣＰ２に設ける位置決め部ＡＬ２の数とは、同じであることが好ましい。例えば、半導体チップＣＰ１に設ける位置決め部ＡＬ１の数が３つの場合は、半導体チップＣＰ２に設ける位置決め部ＡＬ２の数も３つであることが好ましい。これにより、位置決めに使用しない凸部が半導体チップＣＰ１，ＣＰ２の絶縁膜ＥＲ１，ＥＲ２に生じるのを防ぐことができるため、半導体チップＣＰ１の絶縁膜ＥＲ１と半導体チップＣＰ２の絶縁膜ＥＲ２との密着性を、的確に向上させることができる。
半導体チップＣＰ１に設ける位置決め部ＡＬ１の数と、半導体チップＣＰ２に設ける位置決め部ＡＬ２の数とは、それぞれ３つ以上が好ましい。すなわち、半導体チップＣＰ１の絶縁膜ＥＲ１には、凹部または凸部からなる位置決め部ＡＬ１が３箇所以上形成され、かつ、半導体チップＣＰ２の絶縁膜ＥＲ２には、凹部または凸部からなる位置決め部ＡＬ２が３箇所以上形成されていることが、より好ましい。この場合、半導体チップＣＰ１の位置決め部ＡＬ１のそれぞれと半導体チップＣＰ２の位置決め部ＡＬ２のそれぞれとが嵌め合わされるように、半導体チップＣＰ１と半導体チップＣＰ２とが重ねられる。これにより、嵌め合わされた対となる位置決め部ＡＬ１，ＡＬ２は、合計で３対以上となるため、半導体チップＣＰ１と半導体チップＣＰ２とを的確に位置決めして重ねることができ、半導体チップＣＰ１と半導体チップＣＰ２との重ねあわせの位置決め精度を高めることができる。これにより、半導体チップＣＰ１内のコイルＣＬと半導体チップＣＰ２内のコイルＣＬとの相対的な位置関係を設計通りに精度よく規定することができる。このため、半導体チップＣＰ１内のコイルＣＬと半導体チップＣＰ２内のコイルＣＬとの磁気的な結合の結合係数を向上させることができる。
次に、位置決め部ＡＬ１を形成する手法の一例を、図４５〜図４９を参照して説明する。図４５〜図４９は、本実施の形態２の半導体チップＣＰ１の製造工程中の要部断面図である。なお、位置決め部ＡＬ２も、位置決め部ＡＬ１を形成する手法と同様の手法を用いて、形成することができる。
まず、上記実施の形態１と同様にして絶縁膜ＥＲを形成して、上記図３２または図３４に対応する図４５の構造を得る。
それから、本実施の形態２においては、第１のフォトマスクを用いて、絶縁膜ＥＲを露光する。第１のフォトマスクは、絶縁膜ＥＲにおいて凹部を形成する予定領域を露光するような開口部を有している。このため、第１のフォトマスクを用いて絶縁膜ＥＲを露光すると、図４６に示されるように、絶縁膜ＥＲにおいて凹部を形成する予定領域が選択的に露光される。なお、図４６には、絶縁膜ＥＲにおける露光領域（露光された領域）ＥＰ２にドットのハッチングを付してある。
それから、第２のフォトマスクを用いて、絶縁膜ＥＲを露光する。第２のフォトマスクは、絶縁膜ＥＲにおいて凸部を形成する予定領域を遮蔽し、凸部を形成する予定領域以外の絶縁膜ＥＲの表層部（上層部）を露光するような開口部を有している。このため、第２のフォトマスクを用いて絶縁膜ＥＲを露光すると、図４７に示されるように、絶縁膜ＥＲにおいて凸部を形成する予定領域以外の絶縁膜ＥＲの表層部が露光される。なお、図４７には、絶縁膜ＥＲにおける露光領域ＥＰ３にドットのハッチングを付してあり、この露光領域ＥＰ３は、第１のフォトマスクを用いた露光工程で露光された領域と、第２のフォトマスクを用いた露光工程で露光された領域とを合わせたものである。また、第２のフォトマスクを用いた露光工程における絶縁膜ＥＲ中の露光領域の深さは、第１のフォトマスクを用いた露光工程における絶縁膜ＥＲ中の露光領域の深さよりも浅い。
それから、第３のフォトマスクを用いて、絶縁膜ＥＲを露光する。第３のフォトマスクは、絶縁膜ＥＲにおいて開口部ＯＰ２を形成する予定領域を露光するような開口部を有している。このため、第３のフォトマスクを用いて絶縁膜ＥＲを露光すると、図４８に示されるように、絶縁膜ＥＲにおいて開口部ＯＰ２を形成する予定領域が選択的に露光される。なお、図４８には、絶縁膜ＥＲにおける露光領域ＥＰ４にドットのハッチングを付してあり、この露光領域ＥＰ４は、第１のフォトマスクを用いた露光工程で露光された領域と、第２のフォトマスクを用いた露光工程で露光された領域と、第３のフォトマスクを用いた露光工程で露光された領域と、を合わせたものである。なお、第１のフォトマスクを用いた露光工程と、第２のフォトマスクを用いた露光工程と、第３のフォトマスクを用いた露光工程との順番は、変更可能である。
それから、現像処理を行うことにより、絶縁膜ＥＲの露光領域を除去する。これにより、絶縁膜ＥＲにおいて、第１のフォトマスクを用いた露光工程における露光領域と、第２のフォトマスクを用いた露光工程における露光領域と、第３のフォトマスクを用いた露光工程における露光領域とが除去され、すなわち、図４８に示される露光領域ＥＰ４が除去される。これにより、図４９に示されるように、絶縁膜ＥＲに開口部ＯＰ２と凸部ＴＢ１と凹部ＴＢ２とが形成される。その後、絶縁膜ＥＲのベーク処理(熱処理)を施す。絶縁膜ＥＲの凸部ＴＢ１と凹部ＴＢ２とが、それぞれ位置決め部ＡＬ１となる。開口部ＯＰ２については、本実施の形態２においても、上記実施の形態１と同様である。また、上記図３３および図３４の場合には、凸部ＴＢ１と凹部ＴＢ２は、上記感光性樹脂膜ＥＲｂに形成され得る。
その後の工程は、本実施の形態２も、上記実施の形態１と同様であり、必要に応じて半導体基板ＳＢの裏面側を研削または研磨して半導体基板ＳＢの厚みを薄くしてから、半導体基板ＳＢを半導体基板ＳＢ上の積層構造体とともに、ダイシング（切断）する。これにより、半導体基板ＳＢ（半導体ウエハ）の各チップ領域から半導体チップが取得される。
（実施の形態３）
本実施の形態３では、ダイシング工程（半導体基板ＳＢの切断工程）を行う前に、半導体基板ＳＢのスクライブ領域ＳＣの上方の絶縁膜ＥＲを除去しておく場合について、図５０〜図５３を参照して説明する。図５０〜図５３は、本実施の形態３の半導体チップＣＰの製造工程中の要部断面図である。
まず、上記実施の形態１と同様にして絶縁膜ＥＲを形成して、上記図３２または図３４の構造を得る。それから、感光性樹脂からなる絶縁膜ＥＲ上にフォトマスクを配置し、そのフォトマスクを介して絶縁膜ＥＲを露光してから、感光性樹脂からなる絶縁膜ＥＲを現像処理する。この際、開口部ＯＰ２となる部分の絶縁膜ＥＲが選択的に除去されて、絶縁膜ＥＲに開口部ＯＰ２が形成されるとともに、半導体基板ＳＢのスクライブ領域ＳＣの上方の絶縁膜ＥＲも除去されるようにする。すなわち、露光および現像処理により絶縁膜ＥＲに開口部ＯＰ２を形成する際に、スクライブ領域ＳＣの絶縁膜ＥＲも除去するのである。
例えば、絶縁膜ＥＲがポジ型の感光性樹脂からなる場合は、図５０に示されるように、絶縁膜ＥＲのうち、開口部ＯＰ２形成予定領域と、スクライブ領域ＳＣの上方に位置する領域とが露光されるようにする。図５０は、露光工程を行った段階が示され、図５０では、絶縁膜ＥＲにおける露光領域（露光された領域）ＥＰ５にドットのハッチングを付してある。その後、現像処理を行うと、絶縁膜ＥＲの露光領域ＥＰ５が除去されることで、図５１に示されるように、絶縁膜ＥＲに開口部ＯＰ２が形成されるとともに、半導体基板ＳＢのスクライブ領域ＳＣの上方の絶縁膜ＥＲも除去される。現像処理の後、絶縁膜ＥＲのベーク処理（熱処理）を施す。このベーク処理により、絶縁膜ＥＲは硬化し、絶縁膜ＥＲの硬度が増加する。
このようにして、図５１にも示されるように、絶縁膜ＰＡと絶縁膜ＰＡ上の絶縁膜ＥＲとの積層膜ＬＦに開口部ＯＰが形成された状態が得られるが、半導体基板ＳＢのスクライブ領域ＳＣの上方の絶縁膜ＥＲは除去された状態となっている。開口部ＯＰについては、本実施の形態３も、上記実施の形態１と同様であるが、本実施の形態３においては、半導体基板ＳＢのスクライブ領域ＳＣの上方の絶縁膜ＥＲが除去されている点が、上記実施の形態１と相違している。なお、本実施の形態３と上記実施の形態２とを組み合わせることもできる。
その後、上記実施の形態１と同様に、本実施の形態３においても、必要に応じて半導体基板ＳＢの裏面側を研削または研磨して半導体基板ＳＢの厚みを薄くしてから、半導体基板ＳＢを半導体基板ＳＢ上の積層構造体とともに、ダイシング（切断）する。この際、図５２にも示されるように、半導体基板ＳＢと半導体基板ＳＢ上の積層構造体は、スクライブ領域ＳＣに沿って、切断（ダイシング）される。これにより、図５３に示されるように、半導体基板ＳＢ（半導体ウエハ）の各チップ領域から半導体チップが取得される。このようにして、半導体チップＣＰを製造することができる。
本実施の形態３では、ダイシング工程を行う前に、半導体基板ＳＢのスクライブ領域ＳＣの上方の絶縁膜ＥＲを除去しているため、ダイシング工程では、絶縁膜ＥＲを切断する必要はない。絶縁膜ＥＲは接着性を有しているため、ダイシング工程で絶縁膜ＥＲも切断する必要がある場合は、接着性を有する絶縁膜ＥＲがダイシングソーＤＳに付着してしまい、ダイシング工程を行いにくくなり、例えば、ダイシングソーＤＳの清掃または交換の必要回数が増加する虞がある。
それに対して、本実施の形態３では、ダイシング工程を行う前に、半導体基板ＳＢのスクライブ領域ＳＣの上方の絶縁膜ＥＲを除去しているため、ダイシング工程では、絶縁膜ＥＲを切断する必要はなく、接着性を有する絶縁膜ＥＲがダイシングソーＤＳに付着するのを防止できる。このため、ダイシング工程を行いやすくなり、例えば、ダイシングソーの清掃または交換の必要回数を抑制することができる。
また、図５０〜図５３には、ダイシング工程を行う段階で、半導体基板ＳＢのスクライブ領域ＳＣの上方において、絶縁膜ＥＲは除去されているが、層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３および絶縁膜ＰＡは除去されていない場合が示されている。他の形態として、ダイシング工程を行う段階で、半導体基板ＳＢのスクライブ領域ＳＣの上方において、絶縁膜ＥＲおよび絶縁膜ＰＡは除去されているが、層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３は除去されていない場合もあり得る。この場合は、絶縁膜ＰＡに開口部ＯＰ１を形成する際に、半導体基板ＳＢのスクライブ領域ＳＣの上方の絶縁膜ＰＡも除去し、絶縁膜ＥＲに開口部ＯＰ２を形成する際に、半導体基板ＳＢのスクライブ領域ＳＣの上方の絶縁膜ＥＲも除去すればよい。また、更に他の形態として、ダイシング工程を行う段階で、半導体基板ＳＢのスクライブ領域ＳＣの上方において、絶縁膜ＥＲ、絶縁膜ＰＡおよび層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３が除去されている場合もあり得る。
（実施の形態４）
次に、絶縁膜ＥＲの平坦化処理について、図５４〜図５６を参照して説明する。図５４〜図５６は、本実施の形態４の半導体チップＣＰの製造工程中の要部断面図である。
半導体パッケージＰＫＧにおいては、半導体チップＣＰ１の絶縁膜ＥＲ１と半導体チップＣＰ２の絶縁膜ＥＲ２とが接するように、半導体チップＣＰ１と半導体チップＣＰ２とが重ねられている。半導体チップＣＰ１の絶縁膜ＥＲ１と半導体チップＣＰ２の絶縁膜ＥＲ２との密着性を高めるためには、半導体チップＣＰ１，ＣＰ２を製造した際の、半導体チップＣＰ１の絶縁膜ＥＲ１の上面の平坦性と、半導体チップＣＰ２の絶縁膜ＥＲ２の上面の平坦性とを高めることが好ましい。本実施の形態４では、半導体チップＣＰ（ＣＰ１，ＣＰ２）を製造する際に、以下のように絶縁膜ＥＲの平坦化処理を行い、それによって、半導体チップＣＰ（ＣＰ１、ＣＰ２）の絶縁膜ＥＲ（ＥＲ１、ＥＲ２）の上面の平坦性を高めている。以下具体的に説明する。
本実施の形態４においても、上記実施の形態１と同様にして絶縁膜ＥＲを形成して上記図３２または図３４に対応する図５４の構造を得る。なお、本実施の形態４では、絶縁膜ＥＲの平坦化処理を行う分だけ、上記実施の形態１よりも絶縁膜ＥＲの形成膜厚を厚くすることもできる。
それから、図５５に示されるように、半導体基板ＳＢ上に（すなわち絶縁膜ＰＡ上に）形成されている絶縁膜ＥＲに対して、横方向（水平方向）からレーザ光（ＬＺ）を照射して、絶縁膜ＥＲの表層部（上層部）を露光する。なお、図５５では、レーザ光の進行方向を、ＬＺを付した矢印で模式的に示してある。この際、露光用のレーザ光は、半導体基板ＳＢの主面に略平行な方向に進行し、絶縁膜ＥＲの表層部はレーザ光が照射されるが、絶縁膜ＥＲの下層部はレーザ光が照射されないようにする。絶縁膜ＥＲの側面の上部に入射したレーザ光は、絶縁膜ＥＲ内を水平方向（半導体基板ＳＢの主面に略平行な方向）に進行する。また、レーザ光が半導体基板ＳＢの主面に略平行な方向に進行することを維持しながら、レーザ光の進行方向をスキャンさせて、半導体ウエハの主面全面において、絶縁膜ＥＲの表層部にレーザ光が照射されるようにする。これにより、絶縁膜ＥＲは、全面において、表層部のみがレーザ光によって露光された状態になる。図５５では、絶縁膜ＥＲにおける露光領域（レーザ光によって露光された領域）ＥＰ６にドットのハッチングを付してある。
その後、絶縁膜ＥＲを現像処理することによって、絶縁膜ＥＲの露光領域ＥＰ６を除去する。これにより、図５６のように、絶縁膜ＥＲの上面が平坦化された構造が得られる。露光前に絶縁膜ＥＲの上面に何らかの段差があったとしても、露光工程において、露光用のレーザ光は、半導体基板ＳＢの主面に略平行な方向に進行するため、レーザ光による露光処理と、その後の現像処理とを行うと、絶縁膜ＥＲの上面は、そのような段差を有さなくなり、平坦面となる。このようにして、絶縁膜ＥＲの上面を平坦化することができる。
また、上記図３３および図３４の場合には、上記図３４の構造を得た後に、ここで説明したレーザ光を用いた平坦化処理を絶縁膜ＥＲに対して行うことができる。変形例として、上記図３３のように塗布法により上記感光性樹脂膜ＥＲａを形成した後に、ここで説明したレーザ光を用いた平坦化処理を感光性樹脂膜ＥＲａに対して行い、その後に、上記図３４のように感光性樹脂膜ＥＲａ上に上記感光性樹脂膜ＥＲｂを塗布法により形成することもできる。この変形例の場合も、感光性樹脂膜ＥＲａの上面を平坦化したことで、感光性樹脂膜ＥＲａ，ＥＲｂの積層膜からなる絶縁膜ＥＲの上面も平坦になるため、本実施の形態４の絶縁膜ＥＲの平坦化処理に含まれる。
その後の工程は、本実施の形態４も、上記実施の形態１と同様であり、絶縁膜ＥＲに上記開口部ＯＰ２を形成し、必要に応じて半導体基板ＳＢの裏面側を研削または研磨して半導体基板ＳＢの厚みを薄くしてから、半導体基板ＳＢを半導体基板ＳＢ上の積層構造体とともに、ダイシング（切断）するが、ここではその図示は省略する。
また、本実施の形態４は、上記実施の形態２，３の一方または両方と組み合わせることもできる。本実施の形態４と上記実施の形態２とを組み合わせる場合は、本実施の形態４の絶縁膜ＥＲの平坦化処理を行った後に、上記実施の形態２のように、絶縁膜ＥＲに位置決め部（ＡＬ１，ＡＬ２）および開口部ＯＰ２を形成すればよい。
（実施の形態５）
図５７〜図６１は、本実施の形態５の半導体チップＣＰの製造工程中の要部断面図である。
本実施の形態５においても、上記実施の形態１と同様にして絶縁膜ＰＡを形成して、上記図３０の構造を得る。
それから、図５７に示されるように、絶縁膜ＰＡ上に、ポリイミド膜（ポリイミド樹脂膜）ＰＬを形成する。ポリイミド膜は、繰り返し単位にイミド結合を含む高分子であり、有機絶縁膜の一種である。ポリイミド膜ＰＬは、上記絶縁膜ＥＲのような接着性を有してはいない。
次に、図５８に示されるように、絶縁膜ＰＡと絶縁膜ＰＡ上のポリイミド膜ＰＬとの積層膜ＰＡ１に、開口部ＯＰ３を形成する。開口部ＯＰ３は、例えば、フォトリソグラフィ技術とエッチング技術とを用いて形成することができる。開口部ＯＰ３は、上記開口部ＯＰ１と同じ平面位置に形成され、平面視において、パッドＰＤに内包される。このため、積層膜ＰＡ１に開口部ＯＰ３を形成すると、積層膜ＰＡ１の開口部ＯＰ３から、パッドＰＤの一部が露出される。ポリイミド膜ＰＬに開口部を形成する工程と、絶縁膜ＰＡに開口部を形成する工程とを、別々に行うことで、積層膜ＰＡ１を貫通する開口部ＯＰ３を形成することもできる。また、ポリイミド膜ＰＬが感光性ポリイミド膜であった場合は、その感光性ポリイミド膜を露光、現像することにより、ポリイミド膜ＰＬに開口部を形成することもできる。
その後の工程は、本実施の形態５も、上記実施の形態１と同様であり、図５９に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち積層膜ＰＡ１上に、絶縁膜ＥＲを形成する。絶縁膜ＥＲの形成法は、上記実施の形態１と同様である。それから、上記実施の形態１と同様にして、絶縁膜ＥＲを露光、現像することにより、絶縁膜ＥＲに開口部ＯＰ２を形成する。これにより、図６０に示されるように、絶縁膜ＰＡと絶縁膜ＰＡ上のポリイミド膜ＰＬとポリイミド膜ＰＬ上の絶縁膜ＥＲとの積層膜に開口部ＯＰが形成された状態が得られ、この開口部ＯＰからは、パッドＰＤの少なくとも一部が露出される。本実施の形態５における開口部ＯＰは、ＯＰ３と開口部ＯＰ２とにより形成されており、開口部ＯＰ３は、平面視において開口部ＯＰ２に内包されることが好ましい。その後、上記実施の形態１と同様に、必要に応じて半導体基板ＳＢの裏面側を研削または研磨して半導体基板ＳＢの厚みを薄くしてから、半導体基板ＳＢを半導体基板ＳＢ上の積層構造体とともに、ダイシング（切断）する。これにより、図６１に示されるように、半導体基板ＳＢ（半導体ウエハ）の各チップ領域から半導体チップＣＰが取得される。
本実施の形態５の場合は、接着性を有する感光性樹脂膜である絶縁膜ＥＲ（ＥＲ１，ＥＲ２）の下の絶縁膜が、絶縁膜ＰＡと絶縁膜ＰＡ上のポリイミド膜ＰＬとの積層膜からなる。絶縁膜ＥＲは、接着性を有する必要があることから、材料の選択の幅が限られており、ある程度の硬さを有しやすい。一方、ポリイミド膜ＰＬは、絶縁膜ＥＲのような接着性を有する必要はなく、柔らかい膜である。
本実施の形態５では、絶縁膜ＥＲの下に絶縁膜ＥＲよりも柔らかい膜であるポリイミド膜ＰＬを形成しておき、この柔らかいポリイミド膜ＰＬ上に、ポリイミド膜ＰＬよりも硬い絶縁膜ＥＲを形成することで、絶縁膜ＥＲ（ＥＲ１，ＥＲ２）に加わる応力を、絶縁膜ＥＲ（ＥＲ１，ＥＲ２）の下のポリイミド膜ＰＬで緩和することができる。すなわち、ポリイミド膜ＰＬを応力緩和層（緩衝層）として機能させることができる。これにより、半導体チップＣＰ１の絶縁膜ＥＲ１と半導体チップＣＰ２の絶縁膜ＥＲ２とが接するように半導体チップＣＰ１と半導体チップＣＰ２とを重ね合わせた半導体パッケージＰＫＧにおいて、半導体チップＣＰ１，ＣＰ２の絶縁膜ＥＲ１，ＥＲ２にクラックなどが生じるのを抑制または防止することができる。
また、本実施の形態５は、上記実施の形態２，３，４の一つ以上と組み合わせることもできる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＡＬ１，ＡＬ２ 位置決め部
ＢＷ ワイヤ
ＣＬ，ＣＬ１ａ，ＣＬ１ｂ，ＣＬ２ａ，ＣＬ２ｂ コイル
ＣＰ，ＣＰ１，ＣＰ２，ＣＰ１０１，ＣＰ１０２ 半導体チップ
ＣＷ コイル配線
ＤＢ ダイボンド材
ＤＰ ダイパッド
ＤＳ ダイシングソー
ＥＰ１，ＥＰ２．ＥＰ３．ＥＰ４．ＥＰ５，ＥＰ６ 露光領域
ＥＲ，ＥＲ１，ＥＲ２ 絶縁膜
Ｇ１，Ｇ２ ゲート電極
ＧＦ ゲート絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３ 層間絶縁膜
ＬＤ，ＬＤ１，ＬＤ２ リード
Ｍ１，Ｍ２，Ｍ３ 配線
Ｍ１ａ，Ｍ２ａ，Ｍ３ａ シールリング用の配線
ＭＲ 封止樹脂部
ＮＳ ｎ型半導体領域
ＮＷ ｎ型ウエル
ＯＰ，ＯＰ１，ＯＰ２ 開口部
ＰＡ 絶縁膜
ＰＡ１ 積層膜
ＰＤ，ＰＤ１，ＰＤ２ パッド
ＰＫＧ，ＰＫＧ１０１ 半導体パッケージ
ＰＬ ポリイミド膜
ＰＬ１０１ 絶縁膜
ＰＳ ｐ型半導体領域
ＰＷ ｐ型ウエル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＳＢ 半導体基板
ＳＣ スクライブ領域
ＳＲ シールリング
ＳＴ 素子分離領域
ＴＢ１ 凸部
ＴＢ２ 凹部
Ｖ１ プラグ
Ｖ２，Ｖ３ ビア部
Ｖ１ａ，Ｖ２ａ，Ｖ３ａ シールリング用のビア部
ＺＳ 絶縁シート

Claims (20)

  1. 第１半導体基板と、前記第１半導体基板上に形成され、一層以上の配線層を含む第１配線構造と、前記第１配線構造上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された接着性を有する第１感光性樹脂膜と、を有する第１半導体チップと、
    第２半導体基板と、前記第２半導体基板上に形成され、一層以上の配線層を含む第２配線構造と、前記第２配線構造上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された接着性を有する第２感光性樹脂膜と、を有する第２半導体チップと、
    を備え、
    前記第１感光性樹脂膜は、前記第１半導体チップの最上層を構成し、
    前記第２感光性樹脂膜は、前記第２半導体チップの最上層を構成し、
    前記第１半導体チップと前記第２半導体チップとは、前記第１半導体チップの前記第１感光性樹脂膜と前記第２半導体チップの前記第２感光性樹脂膜とが互いに接するように、重ねられている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１半導体チップは、前記第１配線構造に形成された第１コイルを有し、
    前記第２半導体チップは、前記第２配線構造に形成された第２コイルを有し、
    前記第１コイルと前記第２コイルとは、磁気的に結合されている、半導体装置。
  3. 請求項２記載の半導体装置において、
    磁気的に結合した前記第１コイルおよび前記第２コイルを介して、前記第１半導体チップと前記第２半導体チップとの間で信号が伝達される、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１絶縁膜および前記第２絶縁膜は、それぞれ、窒化シリコンまたは酸窒化シリコンからなる、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１半導体チップは、複数の第１パッドを有し、
    前記第２半導体チップは、複数の第２パッドを有し、
    前記第１半導体チップを搭載するチップ搭載部と、
    複数の第１外部端子および複数の第２外部端子と、
    前記複数の第１外部端子と前記第１半導体チップの前記複数の第１パッドとをそれぞれ電気的に接続する複数の第１導電性接続部材と、
    前記複数の第２外部端子と前記第２半導体チップの前記複数の第２パッドとをそれぞれ電気的に接続する複数の第２導電性接続部材と、
    前記第１半導体チップ、前記第２半導体チップ、前記チップ搭載部、前記複数の第１導電性接続部材、前記複数の第２導電性接続部材、前記複数の第１外部端子および前記複数の第２外部端子を封止する封止部と、
    を更に有する、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第１半導体チップは、前記第１感光性樹脂膜の凸部または凹部からなる第１位置決め部を有し、
    前記第２半導体チップは、前記第２感光性樹脂膜の凸部または凹部からなる第２位置決め部を有し、
    前記第１位置決め部と前記第２位置決め部とが嵌め合わされるように、前記第１半導体チップと前記第２半導体チップとが重ねられている、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第１感光性樹脂膜に、前記第１位置決め部は３箇所以上形成され、
    前記第２感光性樹脂膜に、前記第２位置決め部は３箇所以上形成されており、
    前記第１位置決め部のそれぞれと前記第２位置決め部のそれぞれとが嵌め合わされるように、前記第１半導体チップと前記第２半導体チップとが重ねられている、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第１絶縁膜は、窒化シリコンまたは酸窒化シリコンからなる第１の膜と、前記第１の膜上の第１ポリイミド膜との積層膜からなり、
    前記第１感光性樹脂膜は、前記第１ポリイミド膜上に形成され、
    前記第２絶縁膜は、窒化シリコンまたは酸窒化シリコンからなる第２の膜と、前記第２の膜上の第２ポリイミド膜との積層膜からなり、
    前記第２感光性樹脂膜は、前記第２ポリイミド膜上に形成されている、半導体装置。
  9. 第１半導体チップおよび第２半導体チップを備え、前記第１半導体チップと前記第２半導体チップとが重ねられた半導体装置の製造方法であって、
    （ａ）前記第１半導体チップを準備する工程、
    （ｂ）前記第２半導体チップを準備する工程、
    （ｃ）前記（ａ）工程および前記（ｂ）工程後、前記第１半導体チップと前記第２半導体チップとを重ねる工程、
    を有し、
    前記（ａ）工程は、
    （ａ１）第１半導体基板上に、一層以上の配線層を含む第１配線構造を形成する工程、
    （ａ２）前記（ａ１）工程後、前記第１配線構造上に第１絶縁膜を形成する工程、
    （ａ３）前記（ａ２）工程後、前記第１絶縁膜上に第１感光性樹脂膜を形成する工程、
    （ａ４）前記（ａ３）工程後、前記第１感光性樹脂膜を露光および現像処理してパターニングする工程、
    （ａ５）前記（ａ４）工程後、前記第１半導体基板を切断する工程、
    を有し、
    前記（ｂ）工程は、
    （ｂ１）第２半導体基板上に、一層以上の配線層を含む第２配線構造を形成する工程、
    （ｂ２）前記（ｂ１）工程後、前記第２配線構造上に第２絶縁膜を形成する工程、
    （ｂ３）前記（ｂ２）工程後、前記第２絶縁膜上に第２感光性樹脂膜を形成する工程、
    （ｂ４）前記（ｂ３）工程後、前記第２感光性樹脂膜を露光および現像処理してパターニングする工程、
    （ｂ５）前記（ｂ４）工程後、前記第２半導体基板を切断する工程、
    を有し、
    前記第１感光性樹脂膜および前記第２感光性樹脂膜は、接着性を有しており、
    前記（ｃ）工程では、前記第１半導体チップの接着性を有する前記第１感光性樹脂膜と前記第２半導体チップの接着性を有する前記第２感光性樹脂膜とが互いに接するように、前記第１半導体チップと前記第２半導体チップとが重ねられる、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記第１半導体チップは、前記第１配線構造に形成された第１コイルを有し、
    前記第２半導体チップは、前記第２配線構造に形成された第２コイルを有し、
    前記(ｃ)工程では、前記第１半導体チップの前記第１コイルと前記第２半導体チップの前記第２コイルとが磁気的に結合するように、前記第１半導体チップと前記第２半導体チップとが重ねられる、半導体装置の製造方法。
  11. 請求項９記載の半導体装置の製造方法において、
    前記（ａ３）工程では、前記第１絶縁膜上に、塗布法を用いて前記第１感光性樹脂膜を形成し、
    前記（ｂ３）工程では、前記第２絶縁膜上に、塗布法を用いて前記第２感光性樹脂膜を形成する、半導体装置の製造方法。
  12. 請求項９記載の半導体装置の製造方法において、
    前記（ａ４）工程では、前記第１半導体基板の第１スクライブ領域の上方の前記第１感光性樹脂膜は除去され、
    前記（ａ５）工程では、前記第１半導体基板の前記第１スクライブ領域に沿って前記第１半導体基板が切断され、
    前記（ｂ４）工程では、前記第２半導体基板の第２スクライブ領域の上方の前記第２感光性樹脂膜は除去され、
    前記（ｂ５）工程では、前記第２半導体基板の前記第２スクライブ領域に沿って前記第２半導体基板が切断される、半導体装置の製造方法。
  13. 請求項９記載の半導体装置の製造方法において、
    前記（ａ４）工程後、前記（ａ５）工程前に、
    （ａ６）前記第１感光性樹脂膜を熱処理する工程、
    を更に有し、
    前記（ｂ４）工程後、前記（ｂ５）工程前に、
    （ｂ６）前記第２感光性樹脂膜を熱処理する工程、
    を更に有する、半導体装置の製造方法。
  14. 請求項９記載の半導体装置の製造方法において、
    前記（ｃ）工程は、
    （ｃ１）チップ搭載部上に前記第１半導体チップを搭載する工程、
    （ｃ２）前記第１半導体チップの前記第１感光性樹脂膜と前記第２半導体チップの前記第２感光性樹脂膜とが互いに接するように、前記第１半導体チップ上に前記第２半導体チップを搭載して重ねる工程、
    を有し、
    前記第１半導体チップは、複数の第１パッドを有し、
    前記第２半導体チップは、複数の第２パッドを有し、
    前記（ｃ）工程後、
    （ｄ）複数の第１外部端子と前記第１半導体チップの前記複数の第１パッドとを複数の第１導電性接続部材を介してそれぞれ電気的に接続し、複数の第２外部端子と前記第２半導体チップの前記複数の第２パッドとを複数の第２導電性接続部材を介してそれぞれ電気的に接続する工程、
    （ｅ）前記（ｄ）工程後、前記第１半導体チップ、前記第２半導体チップ、前記チップ搭載部、前記複数の第１導電性接続部材、前記複数の第２導電性接続部材、前記複数の第１外部端子および前記複数の第２外部端子を封止する封止部を形成する工程、
    を更に有する、半導体装置の製造方法。
  15. 請求項９記載の半導体装置の製造方法において、
    前記第１絶縁膜および前記第２絶縁膜は、それぞれ窒化シリコンまたは酸窒化シリコンからなる、半導体装置の製造方法。
  16. 請求項９記載の半導体装置の製造方法において、
    前記第１半導体チップは、前記第１感光性樹脂膜の凸部または凹部からなる第１位置決め部を有し、
    前記第２半導体チップは、前記第２感光性樹脂膜の凸部または凹部からなる第２位置決め部を有し、
    前記（ｃ）工程では、前記第１半導体チップの前記第１感光性樹脂膜と前記第２半導体チップの前記第２感光性樹脂膜とが互いに接し、かつ、前記第１位置決め部と前記第２位置決め部とが嵌め合わされるように、前記第１半導体チップと前記第２半導体チップとが重ねられる、半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記第１半導体チップの前記第１感光性樹脂膜に、前記第１位置決め部は３箇所以上形成されており、
    前記第２半導体チップの前記第２感光性樹脂膜に、前記第２位置決め部は３箇所以上形成されており、
    前記（ｃ）工程では、前記第１位置決め部のそれぞれと前記第２位置決め部のそれぞれとが嵌め合わされるように、前記第１半導体チップと前記第２半導体チップとが重ねられる、半導体装置の製造方法。
  18. 請求項９記載の半導体装置の製造方法において、
    前記第１絶縁膜は、窒化シリコンまたは酸窒化シリコンからなる第１の膜と、前記第１の膜上の第１ポリイミド膜との積層膜からなり、
    前記（ａ３）工程では、前記第１感光性樹脂膜は、前記第１ポリイミド膜上に形成され、
    前記第２絶縁膜は、窒化シリコンまたは酸窒化シリコンからなる第２の膜と、前記第２の膜上の第２ポリイミド膜との積層膜からなり、
    前記（ｂ３）工程では、前記第２感光性樹脂膜は、前記第２ポリイミド膜上に形成される、半導体装置の製造方法。
  19. 請求項９記載の半導体装置の製造方法において、
    前記（ａ３）工程では、
    （ａ７）前記第１感光性樹脂膜形成用の第３の膜を塗布法により形成する工程、
    （ａ８）前記（ａ７）工程後、前記（ａ７）工程で形成した前記第３の膜を熱処理する工程、
    を複数サイクル繰り返すことにより、前記第１感光性樹脂膜を形成し、
    前記（ｂ３）工程では、
    （ｂ７）前記第２感光性樹脂膜形成用の第４の膜を塗布法により形成する工程、
    （ｂ８）前記（ｂ７）工程後、前記（ｂ７）工程で形成した前記第４の膜を熱処理する工程、
    を複数サイクル繰り返すことにより、前記第２感光性樹脂膜を形成する、半導体装置の製造方法。
  20. 請求項９記載の半導体装置の製造方法において、
    前記（ａ）工程は、
    前記（ａ３）工程後、前記（ａ４）工程前に、
    （ａ９）前記第１半導体基板の主面に平行な方向に進行するレーザ光を用いて、前記第１感光性樹脂膜の表層部を露光する工程、
    （ａ１０）前記（ａ９）工程後、前記（ａ９）工程における前記第１感光性樹脂膜の露光領域を、現像処理により除去する工程、
    を更に有し、
    前記（ｂ）工程は、
    前記（ｂ３）工程後、前記（ｂ４）工程前に、
    （ｂ９）前記第２半導体基板の主面に平行な方向に進行するレーザ光を用いて、前記第２感光性樹脂膜の表層部を露光する工程、
    （ｂ１０）前記（ｂ９）工程後、前記（ｂ９）工程における前記第２感光性樹脂膜の露光領域を、現像処理により除去する工程、
    を更に有する、半導体装置の製造方法。
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