JPH0337326B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は広帯域増幅回路などに用いられるピー
キング回路に関する。

〔従来の技術〕

テレビジヨン画像信号の増幅等のいわゆるビデ
オ増幅回路は、直流から数十ＭHzにわたる広帯域
増幅特性が要求される。直流および低周波領域で
は、直結回路化することにより利得の低下は避け
ることができるが、高域ではトランジスタの電流
の増幅率の周波数特性、接合容量等により利得が
低下するため、高域補償が必要である。

そこで、従来から第４図に示すような回路が用
いられている。同図ａに示すように、ソース抵抗
R_sに並列に適当な値のソースキヤパシタC_sを接
続し、高域での帰還量を減少させて利得の低下を
抑えている。第４図ｂはピーキング周波数を制御
できるようにしたもので、ソースキヤパシタC_sは
直流阻止コンデンサC₁と可変容量ダイオードD₂
によるキヤパシタC₂により形成されている。こ
こで、直流阻止コンデンサC₁は電界効果トラン
ジスタ（FET）１のソースに直流を印加しない
ようにするためのもので、ピーキング周波数制御
端子２は制御抵抗R_Cを介して可変容量ダイオー
ドD₂のバイアスを変化させることにより、回路
のピーキング周波数を制御するためのものであ
る。

〔発明が解決しようとする問題点〕

第４図ｂのような従来回路では、直流阻止キヤ
パシタC₁の値を可変容量ダイオードD₂によるキ
ヤパシタC₂の値より大きくすると、ピーキング
周波数の制御が容易である。このために、同図ｂ
のような回路を単一の半導体チツプ上でモノリシ
ツクに実現しようとすると、直流阻止キヤパシタ
のために大きなチツプ面積が占有されてしまう。
その結果、回路の高集積化を図ることが難しくな
るいという問題があつた。また、ピーキング回路
を構成する素子が多くなるという問題があつた。

そこで本発明は、ピーキング周波数を制御する
ことが可能であり、かつ半導体チツプ上での占有
面積を小さくすることのできるピーキング回路を
提供することを目的とする。

〔問題点を解決するための手段〕

本発明に係るピーキング回路は、半導体基板に
形成されたFETと、このFETのソースに接続さ
れた抵抗と、この抵抗に並列接続されたキヤパシ
タとを備えるピーキング回路において、上記のキ
ヤパシタは半導体基板に形成された少なくとも１
つのダイオードを含んで構成され、半導体基板の
ダイオードの近傍にはピーキング周波数を制御す
るための制御信号が入力される第１のサイドゲー
ト手段が配設され、かつ半導体基板のFETの近
傍には第２のサイドゲート手段が配設され、さら
に、第１のサイドゲート手段によるFETの特性
変動を打ち消すための補償信号を上記の制御信号
から生成して第２のサイドゲート手段に出力する
自動補償手段を備えることを特徴とする。

〔作用〕

本発明の構成によれば、FETに接続されるキ
ヤパシタとしてのダイオードの近傍には第１のサ
イドゲート手段が配設され、またFETの近傍に
は第２のサイドゲート手段が配設され、この第２
のサイドゲート手段には自動補償回路からの補償
信号が与えられる。このため、サイドゲート効果
によつてそのダイオードによるキヤパシタの容量
を可変にして、ピーキング周波数を制御すること
を可能にしながら、FETの特性変動を自動的に
補償することを可能にする。

〔実施例〕

以下、添付図面の第１図ないし第３図を参照し
て、本発明のいくつかの実施例を説明する。な
お、図面の説明において同一の要素には同一の符
号を付し、重複する説明を省略する。

まず、具体的な実施例の説明に先立つて、第４
図ａに示す回路の解析をする。同図ａにおいて、
負荷抵抗R_L，FET１の相互コンダクタンスをg_n、
ソート・ドレイン抵抗をr_ds、ドレイン抵抗をR_D
とすると、電圧利得A_vは A_v＝−g_n（r_dS R_D R_L）（Ｓ＋１／R_s C
_s）／｛Ｓ＋１／C_s R_s ［（R_D R_L）＋r_ds／（g_n r_ds＋１）R_s
＋r_ds＋（R_D R_L）］｝ となる。但し、R_D R_L＝R_D R_L／（R_D＋R_L）で
あり、g_dsをドレインコンダクタンスとると、r_ds
＝g_ds ^-1となる。従つて、上記の関係式より、ピ
ーキング周波数はC_s R_sなる時定数で決定され
ることがわかる。

第１図は本発明の実施例の回路図である。

同図において、ソースキヤパシタC_sは例えばソ
ースとドレインを短絡したMESFETからなるシ
ヨツトキーダイオードＤにより実現され、その近
傍にはサイドゲート効果をダイオードＤに及ぼす
ための第１のサイドゲート手段１０が配設されて
いる。そして、このサイドゲート手段１０はピー
キング周波数制御端子CDに接続されている。一
方、増幅用のFET１の近傍には、サイドゲート
手段１０によるFET１へのサイドゲート効果を
補償するための第２のサイドゲート手段２０が配
設され、これは閾値電圧補償端子CFに接続され
ている。そして、制御端子CDと補償端子CFの間
には自動補償回路３が設けられる。この自動補償
回路３は、第１のサイドゲート手段１０による増
幅用のFET１へのサイドゲート効果を打ち消す
ためのもので、その構成および機能は後述する。

ここで、サイドゲート効果とは半導体基板に形
成された導電層や電極に電位を与えたとき、これ
に近接するFETやダイオードの特性が影響を受
ける効果である。そして、FETの場合には閾値
電圧などが変動し、ダイオードの場合にはその容
量値などが変動する。これを、第１図のように
FETのソースとドレインを短絡したダイオード
を例にして、第２図により説明する。

第２図はサイドゲート効果を示すためのもので
ある。いま、同図ａのように、半導体基板上の
FET（ソースとドレインを短絡してダイオードと
なるFET）の近傍にサイドゲート手段１０が配
設されているものとし、FETのゲート・ソース
間電圧がV_gs、ゲート・ソース間容量がC_gsである
とする。ここで、端子CDからサイドゲート手段
１０に所定レベルの制御電圧を印加すると、サイ
ドゲート効果によつてFETのスレツシヨツドレ
ベル（閾値電圧）V_thが変化する。また、ゲー
ト・ソース間容量C_gsはFETのゲート・ソース間
電圧V_gsに対して、第２図ｂのよう依存性を持つ
ている。そこで、サイドゲート手段１０に制御電
圧を印加することにより、FETの閾値電圧を
V_th1〜V_th2〜V_th3と変化させると、FETのゲー
ト・ソース間電圧V_gsに対するゲート・ソース間
容量C_gsの依存性は、同図ｂの記号ａ１，ａ２，
ａ３のように変化する。従つて、FETのゲー
ト・ソース間電圧V_gsがある一定値でも、ゲー
ト・ソース間容量C_gsの値は、サイドゲート手段
１０への制御電圧のレベルによつて制御できるこ
とになる。このため、例えばFETのソースとド
レインを短絡してダイオードＤを構成すれば、第
１のサイドゲート手段１０への端子CDからの印
加電圧により、その容量値を制御できる。

上記の実施例によれば、半導体チツプにおける
占有面積を小さくすることができる。一般に、半
導体チツプに集積回路を実現するときにはキヤパ
シタ部分が大きな面積を占め、これが高集積化の
妨げとなる。ところが、半導体チツプ上の第１層
配線と第２層配線の間で形成されるMIM（金属−
絶縁膜−金属）容量をダイオード容量と比較する
と、同一の容量値を実現する場合には、ダイオー
ドの占有面積はMIMの占有面積の1/10程度に抑
えられる。従つて、その分だけ回路の高集積化が
可能になる。また、制御端子CDから制御電圧を
印加すれば、ダイオードＤにサイドゲート効果を
及ぼすことができる。従つて、これによつてソー
スキヤパシタC_sを変えることができるので、ピー
キング周波数を可変制御することが可能になる。

更に上記の第１図の実施例では、増幅用の
FET１の近傍にも第２のサイドゲート手段２０
が設けられ、この補償端子CFには自動補償回路
３の出力（補償信号）が与えられているので、ダ
イオード用の第１のサイドゲート手段１０による
増幅用のFET１への悪影響を補償することがで
きる。すなわち、ダイオードＤとFET１が接近
しているために第１のサイドゲート手段１０が増
幅用のFET１に接近しているときには、第１の
サイドゲート手段１０に印加した制御電圧によつ
てFET１にサイドゲート効果が引き起こされや
すい。このようなときには、第１のサイドゲート
手段１０からの影響を阻止するような補償電圧
を、自動補償回路３において制御端子CDからの
制御電圧により生成し、これを第２のサイドゲー
ト手段２０に印加すれば、増幅用のFET１の閾
値等が変つてしまうのを防ぐことができる。

自動補償回路３の具体的構成としては、例えば
制御端子CDからの制御電圧を直列接続された２
個の抵抗の一方の端子に与え、他方の端子を電源
に接続し、これによつて抵抗分割された電圧を補
償電圧として取り出せばよい。なお、この抵抗分
割については、第１のサイドゲート手段１０によ
る増幅用FET１へのサイドゲート効果の程度が、
基板上でのサイドゲート手段１０とFETとの間
の距離や、回路パターン等によりあらかじめわか
つているので、容易に設定することができる。な
お、この自動補償回路３については、キヤパシタ
用のダイオードや増幅用のFETが形成された半
導体基板に設けてもよく、別個の基板に構成して
ボンデイングワイヤなどで接続してもよい。

第３図は第１図の回路を半導体基板上で実現し
たときの斜視図である。但し、この例ではダイオ
ードＤはソースとドレインを短絡したFETで構
成されるのではなく、活性層上にシヨツトキー電
極を形成した通常のシヨツトキーダイオードで構
成されている。また、自動補償回路３については
図示を省略してある。

図示の通り、キヤパシタ用のダイオードＤは活
性層３１上にシヨツトキー電極３２を配設して形
成され、増幅用のFET１は活性層３３上にシヨ
ツトキーゲート電極３４を配設し、その両側にソ
ース電極３５およびドレイン電極３６を配設する
ことにより形成される。また、ソース抵抗R_sは
拡散抵抗層４１の両端にオーミツク電極４２，４
３を配設して形成され、ドレイン抵抗R_Dは拡散
抵抗層４４の両端にオーミツク電極４５，４６を
配設して形成される。さらに、第１のサイドゲー
ト手段１０はダイオードＤの近傍に形成された不
純物拡散層（サイドゲート層）１１上にサイドゲ
ートメタル１２にオーミツク接触させることによ
り形成され、第２のサイドゲート手段２０は
FET１の近傍に形成されたサイドゲート層２１
上に、サイドゲートメタル２２をオーミツク接触
させることにより形成される。なお、図中の符号
５０は各素子を接続する配線層である。

第３図の例によれば、全体の素子数が減少する
だけでなく、半導体基板上での占有面積を少なく
することができる。また、特にモノリシツクIC
に適していることがわかる。

本発明は上記の実施例に限定されるものではな
く、種々の変形が可能である。

例えば、キヤパシタの具体的な容量値などは、
適宜に変更することが可能である。また、サイド
ゲート手段の配設位置なども、種々の変更が可能
であり、サイドゲートメタルのみでサイドゲート
手段を構成してもよい。さらに、自動補償回路３
の具体的構成については、抵抗分割によるものだ
けでなく、レベルシフトダイオードなどを用いて
構成してもよい。

〔発明の効果〕

以上、詳細に説明した通り本発明によれば、
FETに接続されるキヤパシタとしてのダイオー
ドの近傍には第１のサイドゲート手段が配設さ
れ、FETの近傍には第２のサイドゲート手段が
配設されて自動補償回路からの補償電圧が与えら
れるので、その容量を可変にしてピーキング周波
数を制御することを可能にしながら、ピーキング
周波数の制御に伴う増幅用FETの特性変動を補
償することができる。また、半導体チツプ上の小
さい面積で構成することを可能にする効果があ
る。

【図面の簡単な説明】

第１図は本発明の実施例の回路図、第２図はサ
イドゲート効果の説明図、第３図はこれを半導体
基板上で実現したときの斜視図、第４図は従来例
の回路図である。 ３……自動補償回路、１０……第１のサイドゲ
ート手段、２０……第２のサイドゲート手段、Ｄ
……ダイオード、FET１……増幅用の電界効果
トランジスタ、R_s……ソース抵抗、C_s……ソー
スキヤパシタ、CD……ピーキング周波数制御端
子、CF……閾値電圧補償端子。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板に形成されたFETと、このFET
   のソースに接続された抵抗と、この抵抗に並列接
   続されたキヤパシタとを備えるピーキング回路に
   おいて、 前記キヤパシタは前記半導体基板に形成された
   少なくとも１つのダイオードを含んで構成され、
   前記半導体基板の前記ダイオードの近傍にはピー
   キング周波数を制御するための制御信号が入力さ
   れる第１のサイドゲート手段が配設され、かつ前
   記半導体基板の前記FETの近傍には第２のサイ
   ドゲート手段が配設され、さらに、前記第１のサ
   イドゲート手段による前記FETの特性変動を打
   ち消すための補償信号を前記制御信号から生成し
   て前記第２のサイドゲート手段に出力する自動補
   償手段を備えることを特徴とするピーキング回
   路。 ２ 前記キヤパシタは、カソードが前記FETに
   接続されアノードが接地されたシヨツトキーダイ
   オードにより形成されることを特徴とする特許請
   求の範囲第１項記載のピーキング回路。