JP4544947B2

JP4544947B2 - 増幅回路

Info

Publication number: JP4544947B2
Application number: JP2004267838A
Authority: JP
Inventors: 純高相; 勉吉村; 範雄東坂
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2004-09-15
Filing date: 2004-09-15
Publication date: 2010-09-15
Anticipated expiration: 2024-09-15
Also published as: US20060055457A1; US7295072B2; JP2006086682A

Description

本発明は、データ通信分野に属するものであり、波形整形を行うアクティブフィードバック回路（イコライザ回路）を有する増幅回路に関するものである。

データ通信装置のデータ受信ブロックに設けられた増幅回路において、波形整形を行うためにアクティブフィードバック回路（イコライザ回路）を有するものが提案されている（例えば、非特許文献１参照）。

Sherif Galal and Behzad Razavi, IEEE Journal of Solid circuits, vol. 38, No. 12, December 2003, Fig. 5

従来の増幅回路では、アクティブフィードバック回路のピーキング値、ピーキング戻り値、ピーキング幅といったピーキング強度を外部から調整することはできなかった。従って、設計後にピーキング強度を各種の伝送線路の劣化特性に適合させることはできなかった。

本発明は、上述のような課題を解決するためになされたもので、その目的は、アクティブフィードバック回路のピーキング強度を外部から調整することができる増幅回路を得るものである。

本発明に係る増幅回路は、第１の差動増幅回路と、第１の差動増幅回路の出力信号を増幅する第２の差動増幅回路と、第２の差動増幅回路の出力信号をフィードバックして第１の差動増幅回路の出力信号を波形整形するアクティブフィードバック回路とを有し、アクティブフィードバック回路は、コレクタ又はドレインがそれぞれ第１の差動増幅回路の２つの出力ノードに接続され、ベース又はゲートがそれぞれ第２の差動増幅回路の２つの出力ノードに接続され、エミッタ又はソースが共通接続された第１及び第２のトランジスタと、一端が第１及び第２のトランジスタのエミッタ又はソースに接続され、他端が低電位側電源に接続された、電流値を外部から調整することができる第１の電流源とを有する。本発明のその他の特徴は以下に明らかにする。

本発明により、アクティブフィードバック回路のピーキング強度を外部から調整することができる。これにより、設計後にピーキング強度を各種の伝送線路の劣化特性に適合させることができる。

実施の形態１．
図１は、本発明の実施の形態１に係る増幅回路を示す回路図である。この増幅回路には、第１の差動増幅回路１１と、第１の差動増幅回路１１の出力信号を増幅する第２の差動増幅回路１２と、第２の差動増幅回路１２の出力信号をフィードバックして第１の差動増幅回路１１の出力信号を波形整形するアクティブフィードバック回路１３が設けられている。

まず、第１の差動増幅回路１１には、トランジスタ１４，１５と、抵抗１６，１７と電流源１８が設けられている。このトランジスタ１４，１５として、バイポーラトランジスタとＭＯＳトランジスタの何れを用いてもよい。そして、トランジスタ１４，１５は、コレクタ又はドレインがそれぞれ抵抗１６，１７を介して高電位側電源Ｖｃｃに接続され、かつ、それぞれ２つの出力ノード１９，２０に接続され、ベース又はゲートがそれぞれ２つの入力ノードに接続され、エミッタ又はソースが共通接続されている。また、電流源１８は、一端がトランジスタ１４，１５のエミッタ又はソースに接続され、他端が低電位側電源Ｖｓｓに接続されている。そして、電流源１８はトランジスタで構成され、そのゲートバイアス値を調整することで電流値を外部から調整することができる。

次に、第２の差動増幅回路１２には、トランジスタ２１，２２と、抵抗２３，２４と電流源２５が設けられている。このトランジスタ２１，２２として、バイポーラトランジスタとＭＯＳトランジスタの何れを用いてもよい。そして、トランジスタ２１，２２は、コレクタ又はドレインがそれぞれ抵抗２３，２４を介して高電位側電源Ｖｃｃに接続され、かつ、それぞれ２つの出力ノード２６，２７に接続され、ベース又はゲートがそれぞれ第１の差動増幅回路１１の２つの出力ノード２０，１９に接続され、エミッタ又はソースが共通接続されている。また、電流源２５は、一端がトランジスタ２１，２２のエミッタ又はソースに接続され、他端が低電位側電源Ｖｓｓに接続されている。

そして、アクティブフィードバック回路１３には、トランジスタ３１，３２と電流源３３が設けられている。このトランジスタ３１，３２は、コレクタ又はドレインがそれぞれ第１の差動増幅回路１１の２つの出力ノード１９，２０に接続され、ベース又はゲートがそれぞれ第２の差動増幅回路の２つの出力ノード２６，２７に接続され、エミッタ又はソースが共通接続されている。また、電流源３３は、一端がトランジスタ３１，３２のエミッタ又はソースに接続され、他端が低電位側電源Ｖｓｓに接続されている。そして、電流源３３はトランジスタにより構成され、そのゲートバイアス値を調整することで、電流値を外部から調整することができる。

以上の構成を有する増幅回路は、第１の差動増幅回路１１の出力信号にアクティブフィードバック回路１３の出力信号を合成することで、第１の差動増幅回路１１の出力信号を波形整形する。このように、第１の差動増幅回路１１の出力ノードに直接フィードバックをかけることにより、出力信号のピーキング強度の調整範囲が大きくなり、希望のピーキング波形にすることができる。

ここで、アクティブフィードバック回路１３に入力されるのは第２の差動増幅回路１２の出力信号であるため、アクティブフィードバック回路１３の出力信号は、第１の差動増幅回路１１の出力信号に比べて、第２の差動増幅回路１２とアクティブフィードバック回路１３のスイッチング遅延量分だけ遅れている。

これにより、図２に示すように、第１の差動増幅回路の出力信号（ａ）とアクティブフィードバック回路の出力信号（ｂ）を合成した信号（ｃ）は、ピーキングを持った波形となる。

ここで、第１の差動増幅回路１１とアクティブフィードバック回路１３は抵抗１６，１７を共有しているため、第１の差動増幅回路１１の電流源１８の電流値とアクティブフィードバック回路１３の電流源３３の電流値がそれぞれの出力信号の振幅を決める。従って、第１の差動増幅回路１１の電流源１８とアクティブフィードバック回路１３の電流源の何れか一方又は両方について、電流値を調整することにより、第１の差動増幅回路１１の出力信号のピーキング値及びピーキング戻り値を調整することができる。

具体的には、第１の差動増幅回路１１の電流源１８の電流値を一定にして、アクティブフィードバック回路１３の電流源３３の電流値を小さくすれば、第１の差動増幅回路１１の出力信号のピーキング値とピーキング戻り値は小さくすることができる。ただし、ピーキング値と定常振幅の差は小さくなる。

一方、第１の差動増幅回路の電流源の電流値を一定にして、アクティブフィードバック回路の電流源の電流値を大きくすれば、第１の差動増幅回路のピーキング値とピーキング戻り値を大きくすることができる。ただし、ピーキング値と定常振幅の差は大きくなる。

また、逆に、アクティブフィードバック回路１３の電流源３３の電流値を一定にして第１の差動増幅回路１１の電流源１８の電流値を変更しても同様の効果を奏する。そして、両方の電流源の電流値を変更しても同様の効果を奏する。

実施の形態２．
図３は、本発明の実施の形態２に係る増幅回路を示す回路図である。図１と同様の構成要素には同じ番号を付し、説明を省略する。

実施の形態２に係る増幅回路では、実施の形態１の構成に加えて、抵抗４１，４２及び容量４３，４４が設けられている。この抵抗４１，４２は、一端が第２の差動増幅回路１２の出力ノード２６，２７にそれぞれ接続され、他端がトランジスタ３１，３２のベース又はゲートに接続されている。即ち、抵抗４１，４２は、第２の差動増幅回路１２の出力ノード２６，２７からトランジスタ３１，３２のベース又はゲートに至るアクティブフィードバック経路に設けられている。

また、容量４３，４４は、一端がトランジスタ３１，３２のベース又はゲート、即ちアクティブフィードバック経路にそれぞれ接続され、他端が低電位側電源Ｖｓｓに接続されている。そして、容量４３，４４は、その容量値を外部から調整することができる。

ここで、アクティブフィードバック回路１３の出力信号は、第１の差動増幅回路１１の出力信号に比べて遅延している。この遅延量は、第２の差動増幅回路１２とアクティブフィードバック回路１３のスイッチング遅延量と、抵抗４１，４２及び容量４３，４４のＣＲ時定数により決まる。

従って、容量４３，４４の容量値を調整することにより、遅延量を調整することができる。これにより、遅延量と対応する第１の差動増幅回路１１の出力信号のピーキング幅を調整することができる。

このような容量値を調整することができる容量４３，４４としては、ＰＭＯＳ基板バラクタ、ＮＭＯＳ基板バラクタ及びＭＩＭ容量の何れかを用いることができる。

図４は、ＰＭＯＳ基板バラクタを示す断面図である。図示のように、Ｎ型基板５１中にＰ型ウェル５２が形成され、その上にゲート絶縁膜５３及びゲート電極５４が形成されている。また、Ｐ型ウェル５２中にソース領域５５及びドレイン領域５６が形成され、その上にそれぞれソース電極５７及びドレイン電極５８が形成されている。そして、ゲート電極５４をアクティブフィードバック経路に接続し、ボディ電圧を外部から調整できるようにする。このように、バラクタとしてアキュムレーション型ＭＯＳ容量を用いる。このＰＭＯＳ基板バラクタの特性を図５に示す。

このＰＭＯＳ基板バラクタを用いた場合、ボディ電圧を下げれば、バラクタ容量が減少し、ＣＲ時定数が小さくなり、フィードバック信号の遅延量は小さくなるため、第１の差動増幅回路の出力信号のピーキング幅を狭めることができる。逆に、ボディ電圧を上げれば、ピーキング幅を広げることができる。

一方、図６は、ＮＭＯＳ基板バラクタを示す断面図である。図示のように、Ｐ型基板６１中にＮ型ウェル６２が形成され、その上にゲート絶縁膜６３及びゲート電極６４が形成されている。また、Ｎ型ウェル６２中にソース領域６５及びドレイン領域６６が形成され、その上にそれぞれソース電極６７及びドレイン電極６８が形成されている。そして、ゲート電極６４をアクティブフィードバック経路に接続し、ボディ電圧を外部から調整できるようにする。このＮＭＯＳ基板バラクタの特性を図７に示す。

このＮＭＯＳ基板バラクタを用いた場合、ＰＭＯＳ基板を用いた場合とは極性が反対になるが、同様の効果を奏する。

また、ＭＩＭ容量を用いた場合、同様の効果を奏するだけでなく、ＭＯＳ容量を用いた場合よりも容量値が正確になるので、より設計値に近いピーキング強度にすることができる。

本発明の実施の形態１に係る増幅回路を示す回路図である。第１の差動増幅回路の出力信号（ａ）と、第２の差動増幅回路の出力信号（ｂ）と、第１の差動増幅回路の出力信号とアクティブフィードバック回路の出力信号を合成した信号（ｃ）を示す波形図である。本発明の実施の形態２に係る増幅回路を示す回路図である。ＰＭＯＳ基板バラクタを示す断面図である。ＰＭＯＳ基板バラクタのボディ電圧と容量値の関係図である。ＮＭＯＳ基板バラクタを示す断面図である。ＮＭＯＳ基板バラクタのボディ電圧と容量値の関係図である。

符号の説明

１１第１の差動増幅回路
１２第２の差動増幅回路
１３アクティブフィードバック回路
１４，１５，２１，２２，３１，３２トランジスタ
１６，１７，２３，２４，４１，４２抵抗
１８，２５，３３電流源
１９，２０，２６，２７出力ノード
４３，４４容量

Claims

第１の差動増幅回路と、
前記第１の差動増幅回路の出力信号を増幅する第２の差動増幅回路と、
前記第２の差動増幅回路の出力信号をフィードバックして前記第１の差動増幅回路の出力信号を波形整形するアクティブフィードバック回路とを有し、
前記アクティブフィードバック回路は、
コレクタ又はドレインがそれぞれ前記第１の差動増幅回路の２つの出力ノードに接続され、ベース又はゲートがそれぞれ前記第２の差動増幅回路の２つの出力ノードに接続され、エミッタ又はソースが共通接続された第１及び第２のトランジスタと、
一端が前記第１及び第２のトランジスタのエミッタ又はソースに接続され、他端が低電位側電源に接続された、電流値を外部から調整することができる第１の電流源とを有することを特徴とする増幅回路。
前記第１の差動増幅回路は、
コレクタ又はドレインがそれぞれ第１及び第２の抵抗を介して高電位側電源に接続され、かつ、それぞれ２つの出力ノードに接続され、ベース又はゲートがそれぞれ２つの入力ノードに接続され、エミッタ又はソースが共通接続された第３及び第４のトランジスタと、
一端が前記第３及び第４のトランジスタのエミッタ又はソースに接続され、他端が低電位側電源に接続された、電流値を外部から調整することができる第２の電流源とを有することを特徴とする請求項１記載の増幅回路。
第１の差動増幅回路と、
前記第１の差動増幅回路の出力信号を増幅する第２の差動増幅回路と、
前記第２の差動増幅回路の出力信号をフィードバックして前記第１の差動増幅回路の出力信号を波形整形するアクティブフィードバック回路とを有し、
前記アクティブフィードバック回路は、
コレクタ又はドレインがそれぞれ前記第１の差動増幅回路の２つの出力ノードに接続され、ベース又はゲートがそれぞれ前記第２の差動増幅回路の２つの出力ノードに接続され、エミッタ又はソースが共通接続された第１及び第２のトランジスタと、
一端が前記第１及び第２のトランジスタのエミッタ又はソースに接続され、他端が低電位側電源に接続された第１の電流源と、
一端が前記第１及び第２のトランジスタのベース又はゲートにそれぞれ接続され、他端が低電位側電源に接続された、容量値を外部から調整することができる第１及び第２の容量とを有することを特徴とする増幅回路。
前記第１及び第２の容量は、ＰＭＯＳ基板バラクタ、ＮＭＯＳ基板バラクタ及びＭＩＭ容量の何れかであることを特徴とする請求項４に記載の増幅回路。