JPS59112645A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59112645A JPS59112645A JP22280082A JP22280082A JPS59112645A JP S59112645 A JPS59112645 A JP S59112645A JP 22280082 A JP22280082 A JP 22280082A JP 22280082 A JP22280082 A JP 22280082A JP S59112645 A JPS59112645 A JP S59112645A
- Authority
- JP
- Japan
- Prior art keywords
- schottky barrier
- steps
- barrier diode
- electrode
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置に係り、特にＧａＡｓよりなる半絶
縁性基板上に形成された電界効果型半導体装置の直流ブ
ロック用または整合用のキャパシタの構成に関する。
縁性基板上に形成された電界効果型半導体装置の直流ブ
ロック用または整合用のキャパシタの構成に関する。
（ｂｌ 従来技術と問題点
ＧａＡｓ半絶縁性基板上に形成された電界効果型トラン
ジスタ或いは集積回路では、直流ブロッキング用或いは
整合用のキャパシタを必要とする場合がある。この場合
、従来はＭｅｔａｌ−Ｏｘｉｄｅ−Ｍｅｔａｌ （Ｍ
ｉｓ）構造のキャパシタが用いられていたが、かかる構
造のキャパシタは所用のキャパシタンスを得るのに大き
な面積を必要とし、またその製造工程も繁雑なものとな
らざるを得ない。
ジスタ或いは集積回路では、直流ブロッキング用或いは
整合用のキャパシタを必要とする場合がある。この場合
、従来はＭｅｔａｌ−Ｏｘｉｄｅ−Ｍｅｔａｌ （Ｍ
ｉｓ）構造のキャパシタが用いられていたが、かかる構
造のキャパシタは所用のキャパシタンスを得るのに大き
な面積を必要とし、またその製造工程も繁雑なものとな
らざるを得ない。
−例として、マイクロ波回路で用いられる直流ブロッキ
ング用のキャパシタンス２０（ｐＦ）のキャパシタを形
成する場合について説明する。
ング用のキャパシタンス２０（ｐＦ）のキャパシタを形
成する場合について説明する。
ＧａＡｓのような化合物半導体においては、シリコン（
Ｓｊ）におけるネイティブ酸化膜（Ｓｉを加熱酸化して
形成した５ｉ０２膜）のような、耐圧、或いは外囲気に
対して安定な絶縁膜か得られない。そのためＧａＡｓ層
上に絶縁層を直接形成し、その上に金属層を積層した構
造を用いることか出来ない。
Ｓｊ）におけるネイティブ酸化膜（Ｓｉを加熱酸化して
形成した５ｉ０２膜）のような、耐圧、或いは外囲気に
対して安定な絶縁膜か得られない。そのためＧａＡｓ層
上に絶縁層を直接形成し、その上に金属層を積層した構
造を用いることか出来ない。
従って、ＧａＡｓ層上にスパッタ法等により形成した５
ｉ０２層或いはＳｉ３Ｎ４層等の誘電体層を用いて、Ｍ
ｅｔａｌ−Ｏｘｉｄｅ−Ｍｅｔａｌ （Ｍ Ｉ Ｓ
）構造のキャパシタを構成している。この場合所望耐圧
を満足させるには、上記誘電体層の膜厚は少なくとも３
０００ （人〕を必要とする。従って上述の２０（ｐＦ
）を得るには、 ］、ＩＸ １０’ （Ｃｍ２）の面積
を必要とする。しかも上述の如＜ＧａＡｓ ＦＥＴ素
子の本来の製造工程とは異なる工程を必要とする。
ｉ０２層或いはＳｉ３Ｎ４層等の誘電体層を用いて、Ｍ
ｅｔａｌ−Ｏｘｉｄｅ−Ｍｅｔａｌ （Ｍ Ｉ Ｓ
）構造のキャパシタを構成している。この場合所望耐圧
を満足させるには、上記誘電体層の膜厚は少なくとも３
０００ （人〕を必要とする。従って上述の２０（ｐＦ
）を得るには、 ］、ＩＸ １０’ （Ｃｍ２）の面積
を必要とする。しかも上述の如＜ＧａＡｓ ＦＥＴ素
子の本来の製造工程とは異なる工程を必要とする。
（ｃ＋ 発明の目的
本発明の目的は上記問題点を解消して、ＧａＡｓＦＥＴ
素子の製造工程中において形成可能、且つ小面積で所望
容量を形成可能なＧａＡｓ半導体装置の構成を提供する
ことにある。
素子の製造工程中において形成可能、且つ小面積で所望
容量を形成可能なＧａＡｓ半導体装置の構成を提供する
ことにある。
（ｄｉ 発明の構成
本発明の特徴は、化合物半導体基板と、前記化合物半導
体基板に形成された電界効果型半導体素子と、前記化合
物半導体基板に形成され前記電界効果型半導体素子に電
気的に接続されて容量素子を構成するショットキ・バリ
ア・ダイオードとを具備することにある。
体基板に形成された電界効果型半導体素子と、前記化合
物半導体基板に形成され前記電界効果型半導体素子に電
気的に接続されて容量素子を構成するショットキ・バリ
ア・ダイオードとを具備することにある。
（ｅ）発明の実施例
以下本発明の一実施例を図面を用いて説明する。
第１図及び第２図はそれぞれ上記一実施例を示す要部断
面図及びその等価回路図である。
面図及びその等価回路図である。
第１図に示す本実施例の半導体装置は、セルフバイアス
回路を有するＧａＡｓ Ｆ’ＥＴであって、１ばＧａ
Ａｓ半絶縁性基板、２及び３ば１層、４及び５はｎ″″
層でそれぞれドレイン領域及びソース領域、６及び７は
それぞれチタン・タングステンのシリサイド（ＴｉＷ／
Ｓｉ）よりなるゲート電極及びショットキ・バリア・ダ
イオードの電極、８は金・ゲルマニウム（ＡｕＧｅ）よ
りなるドレイン電極である。
回路を有するＧａＡｓ Ｆ’ＥＴであって、１ばＧａ
Ａｓ半絶縁性基板、２及び３ば１層、４及び５はｎ″″
層でそれぞれドレイン領域及びソース領域、６及び７は
それぞれチタン・タングステンのシリサイド（ＴｉＷ／
Ｓｉ）よりなるゲート電極及びショットキ・バリア・ダ
イオードの電極、８は金・ゲルマニウム（ＡｕＧｅ）よ
りなるドレイン電極である。
これらのうち、０層２及び３のキャリア濃度は凡そ１０
” （ｃｍ＝ ）で、電極６．７とそれぞれショット
キ接触を形成する。ｎ”Ｆｅ２及び５のキャリア濃度は
凡そ１０１８〔Ｃｍ−３〕で、電極８はこれとオーミッ
ク接触を形成する。また第１図のＡ部はＧａＡｓＦＥＴ
素子、Ｂ部はショク１−キ・ノ＼リア・ダイオード素子
である。
” （ｃｍ＝ ）で、電極６．７とそれぞれショット
キ接触を形成する。ｎ”Ｆｅ２及び５のキャリア濃度は
凡そ１０１８〔Ｃｍ−３〕で、電極８はこれとオーミッ
ク接触を形成する。また第１図のＡ部はＧａＡｓＦＥＴ
素子、Ｂ部はショク１−キ・ノ＼リア・ダイオード素子
である。
第２図は上記ＧａＡｓ Ｆ Ｅ Ｔの等価回路図であ
って、各部の符号は第１図の対応する部分と同一符号を
附しである。なお同図に示す抵抗Ｒの部分は第１図には
図示していない。
って、各部の符号は第１図の対応する部分と同一符号を
附しである。なお同図に示す抵抗Ｒの部分は第１図には
図示していない。
本実施例の半導体装置においては、従来の半導体装置に
おけるＭＩＳキャパシタに変えて、ショットキ・バリア
・クイオードＢを配設し、？ＩＪ 作詩にはこれの接合
容量、即ち金属−半導体の接触によって半導体層内に拡
がる食空乏層の厚さによって決定される容量を使用する
ものである。
おけるＭＩＳキャパシタに変えて、ショットキ・バリア
・クイオードＢを配設し、？ＩＪ 作詩にはこれの接合
容量、即ち金属−半導体の接触によって半導体層内に拡
がる食空乏層の厚さによって決定される容量を使用する
ものである。
このような構成とすることにより、前述の２０〔ｐＦ）
の容量を形成するのに必要な面積は凡そ１．７Ｘ １０
’ （ｃｍ−３３と、従来に比較して大幅に減少する。
の容量を形成するのに必要な面積は凡そ１．７Ｘ １０
’ （ｃｍ−３３と、従来に比較して大幅に減少する。
而も上記ショットキ・バリア・ダイオードＢの各部は、
ＧａＡｓ ＦＥＴ素子の各部を形成する工程において同
時に形成することが可能なため、半導体装置の製造工程
がきわめて簡単化される。
ＧａＡｓ ＦＥＴ素子の各部を形成する工程において同
時に形成することが可能なため、半導体装置の製造工程
がきわめて簡単化される。
第３図は本発明の他の実施例としての高周波増幅器を示
す要部斜視図である。同図において１は半絶縁性のＧａ
Ａｓ基板、ＴｒはＧａＡｓよりなるＭＥＳＦＥＴ、Ｃ，
〜Ｃ４はショットキ・バリア・ダイオードの接合容量を
用いたキャパシタである。ここでキャパシタ０１〜Ｃ４
は主として直流ブロッキングを行うが、当該高周波増幅
器の扱う信号周波数によっては整合回路の一部も構成す
る。従って該キャパシタの容量は、その使用状態に従っ
て適宜選択される。またＴＬ、〜ＴＬ３はトランスミッ
ション・ライン、ＳＳ、’、 ＳＳ４ははショート・ス
タッブ、Ｇは上記ＭＥＳ ＦＢＴのゲート電極、Ｄは
上記ＳＳ２と一体化されたドレイン電極配線、Ｓはソー
ス電極配線、ＲＦｉｎ及びＲＦｏｕｔば入力及び出力端
子、またＧＲは接地（グラウンド）端子である。
す要部斜視図である。同図において１は半絶縁性のＧａ
Ａｓ基板、ＴｒはＧａＡｓよりなるＭＥＳＦＥＴ、Ｃ，
〜Ｃ４はショットキ・バリア・ダイオードの接合容量を
用いたキャパシタである。ここでキャパシタ０１〜Ｃ４
は主として直流ブロッキングを行うが、当該高周波増幅
器の扱う信号周波数によっては整合回路の一部も構成す
る。従って該キャパシタの容量は、その使用状態に従っ
て適宜選択される。またＴＬ、〜ＴＬ３はトランスミッ
ション・ライン、ＳＳ、’、 ＳＳ４ははショート・ス
タッブ、Ｇは上記ＭＥＳ ＦＢＴのゲート電極、Ｄは
上記ＳＳ２と一体化されたドレイン電極配線、Ｓはソー
ス電極配線、ＲＦｉｎ及びＲＦｏｕｔば入力及び出力端
子、またＧＲは接地（グラウンド）端子である。
第４図は上記他の実施例の等価回路図であって、第３図
と対応する部分を同一符号で示しである。
と対応する部分を同一符号で示しである。
本実施例においては、ＭＥＳ ＦＥ′ｒＴｒとともに
ショットキ・バリア・ダイオードの接合容量を用いたキ
ャパシタＣ１〜Ｃ４が同一基板上に形成され、更にトラ
ンスミッション・ラインＴＬ、 −ＴＬ３及びショート
スクラブＳＳ１．ＳＳ２等が配設され、高周波増幅回路
を構成している。
ショットキ・バリア・ダイオードの接合容量を用いたキ
ャパシタＣ１〜Ｃ４が同一基板上に形成され、更にトラ
ンスミッション・ラインＴＬ、 −ＴＬ３及びショート
スクラブＳＳ１．ＳＳ２等が配設され、高周波増幅回路
を構成している。
かかる集積回路装置であっても、前記一実施例と同様に
キャパシタＣ１〜Ｃ４はＭＥＳ ＦＥＴＴｒと同一製
造工程において形成することか可能である。従ってこれ
の製造に当たってはフォトマスクのパターンを一部変更
するのみでよく、製造工程は著しく簡単化される。また
キャパシタＣ１〜Ｃ４を形成するのに要する面積か大幅
に減少することも前記一実施例と同様であって、これの
効果は素子を集積化されるに伴い益々増大する。
キャパシタＣ１〜Ｃ４はＭＥＳ ＦＥＴＴｒと同一製
造工程において形成することか可能である。従ってこれ
の製造に当たってはフォトマスクのパターンを一部変更
するのみでよく、製造工程は著しく簡単化される。また
キャパシタＣ１〜Ｃ４を形成するのに要する面積か大幅
に減少することも前記一実施例と同様であって、これの
効果は素子を集積化されるに伴い益々増大する。
（ｆン 発明の効果
以」二説明した如く本発明によれは、直流プロソキンク
用或シ）は整合用のキャパシタを、小面積で形成するこ
とが出来、しかも及びこれはＧａＡｓ ＦＥＴ素子の
製造工程中において形成用ｉヒとなるので、半導体素子
の微細化、高密度配設化が可能、しかも半導体装置の製
造工程が簡単化される。
用或シ）は整合用のキャパシタを、小面積で形成するこ
とが出来、しかも及びこれはＧａＡｓ ＦＥＴ素子の
製造工程中において形成用ｉヒとなるので、半導体素子
の微細化、高密度配設化が可能、しかも半導体装置の製
造工程が簡単化される。
第１図は本発明の一実施例を示す要部断面図、第２図は
上記一実施例の等価回路図、第３図は本発明の他の実施
例を示す要部斜視図、第４図は上記他の実施例の等価回
路図である。 図において、■はＧａＡｓ半絶縁性基板、２及び３は１
層、４及び５ばｎ一層でそれぞれドレイン領域及びソー
ス領域、６及び７はそれぞれチタン・タングステンのシ
リザイＦ’ （ＴｉＷ ／ Ｓｉ）よりなるゲート電極
及びショットキ・バリア・ダイオードの電極、８は金・
ケルマニウム（ＡｕＧｅ）よりなるドレイン電極、Ａ部
はＧａＡｓＦ Ｅ Ｔ素子、Ｂ部はソヨソトキ・バリア
・ダイオード素子、Ｔｒは電界効果型半導体素子、Ｃ１
〜Ｃ４はショットキ・バリア・ダイオード素子を用いた
キャパシタを示す。
上記一実施例の等価回路図、第３図は本発明の他の実施
例を示す要部斜視図、第４図は上記他の実施例の等価回
路図である。 図において、■はＧａＡｓ半絶縁性基板、２及び３は１
層、４及び５ばｎ一層でそれぞれドレイン領域及びソー
ス領域、６及び７はそれぞれチタン・タングステンのシ
リザイＦ’ （ＴｉＷ ／ Ｓｉ）よりなるゲート電極
及びショットキ・バリア・ダイオードの電極、８は金・
ケルマニウム（ＡｕＧｅ）よりなるドレイン電極、Ａ部
はＧａＡｓＦ Ｅ Ｔ素子、Ｂ部はソヨソトキ・バリア
・ダイオード素子、Ｔｒは電界効果型半導体素子、Ｃ１
〜Ｃ４はショットキ・バリア・ダイオード素子を用いた
キャパシタを示す。
Claims (1)
- 化合物半導体基板と、前記化合物半導体基板に形成され
たー電界効果型半導体素子と、前記化合物半導体基板に
形成され前記電界効果型半導体素子に電気的に接続され
て容量素子を構成するショットキ・バリア・ダイオード
とを具備することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22280082A JPS59112645A (ja) | 1982-12-17 | 1982-12-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22280082A JPS59112645A (ja) | 1982-12-17 | 1982-12-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59112645A true JPS59112645A (ja) | 1984-06-29 |
Family
ID=16788091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22280082A Pending JPS59112645A (ja) | 1982-12-17 | 1982-12-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112645A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2583221A1 (fr) * | 1985-06-07 | 1986-12-12 | Labo Electronique Physique | Dispositif semiconducteur pour la realisation des capacites de decouplage placees entre l'alimentation et la masse des circuits integres |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892272A (ja) * | 1981-11-27 | 1983-06-01 | Mitsubishi Electric Corp | 負帰還型ＧａＡｓマイクロ波モノリシツク増幅回路装置 |
| JPS58143583A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 半導体装置 |
-
1982
- 1982-12-17 JP JP22280082A patent/JPS59112645A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892272A (ja) * | 1981-11-27 | 1983-06-01 | Mitsubishi Electric Corp | 負帰還型ＧａＡｓマイクロ波モノリシツク増幅回路装置 |
| JPS58143583A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2583221A1 (fr) * | 1985-06-07 | 1986-12-12 | Labo Electronique Physique | Dispositif semiconducteur pour la realisation des capacites de decouplage placees entre l'alimentation et la masse des circuits integres |
| US5031006A (en) * | 1985-06-07 | 1991-07-09 | U.S. Philips Corp. | Semiconductor device having a Schottky decoupling diode |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5313083A (en) | R.F. switching circuits | |
| US6023086A (en) | Semiconductor transistor with stabilizing gate electrode | |
| US7342453B2 (en) | Cascode circuit | |
| US4107720A (en) | Overlay metallization multi-channel high frequency field effect transistor | |
| US3749985A (en) | High frequency insulated gate field effect transistor for wide frequency band operation | |
| US5170235A (en) | Semiconductor integrated circuit | |
| US4709251A (en) | Double Schottky-gate field effect transistor | |
| US4423388A (en) | RF Amplifier circuit employing FET devices | |
| Leuther et al. | InGaAs HEMT MMIC technology on silicon substrate with backside field-plate | |
| US4016643A (en) | Overlay metallization field effect transistor | |
| US4551904A (en) | Opposed gate-source transistor | |
| US5031006A (en) | Semiconductor device having a Schottky decoupling diode | |
| JPS59112645A (ja) | 半導体装置 | |
| US3296508A (en) | Field-effect transistor with reduced capacitance between gate and channel | |
| US4951099A (en) | Opposed gate-source transistor | |
| JP2577719B2 (ja) | 電界効果トランジスタのソース電極構造 | |
| JPH05335487A (ja) | 伝送回路素子 | |
| JPS58131775A (ja) | 電界効果半導体装置 | |
| US4786881A (en) | Amplifier with integrated feedback network | |
| JP3468851B2 (ja) | モノリシックマイクロ波ｉｃ | |
| JP3093230B2 (ja) | 半導体集積回路 | |
| US4528518A (en) | Chain amplifier | |
| JPH06104291A (ja) | 電界効果型半導体装置 | |
| KR100778355B1 (ko) | 캐스코드 접속회로 | |
| JPS63280463A (ja) | 半導体装置 |