JP2577719B2 - 電界効果トランジスタのソース電極構造 - Google Patents
電界効果トランジスタのソース電極構造Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】 産業上の利用分野 この発明は電界効果半導体装置、更に具体的に云えば
高周波電界効果装置のソース電極に関する。
高周波電界効果装置のソース電極に関する。
従来の技術及び問題点 ショットキー障壁ソース電極を用いて砒化ガリウムで
製造される電界効果トランジスタ（FET）がマイクロ波
装置に普通に使われている。実際、広範囲のマイクロ波
用途をカバーする様なこういう装置から成るGaAsモノリ
シック・マイクロ波集積回路（MMIC）が報告されてい
る。全般的には、IEEEトランスアクションズ・オン・エ
レクトロニック・デバイス及びIEEEトランスアクション
ズ・オン・マイクロウエーブ・セオリーアンド・テクノ
ロジー誌の1983年12月特別号を参照されたい。
製造される電界効果トランジスタ（FET）がマイクロ波
装置に普通に使われている。実際、広範囲のマイクロ波
用途をカバーする様なこういう装置から成るGaAsモノリ
シック・マイクロ波集積回路（MMIC）が報告されてい
る。全般的には、IEEEトランスアクションズ・オン・エ
レクトロニック・デバイス及びIEEEトランスアクション
ズ・オン・マイクロウエーブ・セオリーアンド・テクノ
ロジー誌の1983年12月特別号を参照されたい。
この様な典型的なFETは、厚さ約0.1乃至0.4ミクロン
のｎ形エピタキシャル層を持つ半絶縁性GaAsの上に、ア
ルミニウム・ゲート電極の蒸着と、金−ゲルマニウムの
ソース及びドレイン・オーミック接点のデポジッショ
ン、はがし及び合金化によって製造される。チャンネル
幅は何百ミクロンになることもあるが、チャンネル長は
１ミクロン程度である。MMICでは、隔離の為に局部的に
限った打込みを使うことが普通であり、製造は次の工程
によって行なうことが出来る。即ち、フォトレジストの
パターンを定めることと能動領域（これがソース領域、
ドレイン領域及びチャンネル領域を含む）を限定する為
のドナーの打込み、打込み部の活性化、フォトレジスト
のパターンを定めることと能動領域内にソース電極及び
ドレイン電極を限定する為の著しいドナーの打込み、活
性化、真空蒸着によるアルミニウムのデポジッション、
ショットキー障壁ゲート電極を限定する為のAlのエッチ
ング、AuGe-Ni被膜のはがしとソース及びドレイン領域
とのオーミック接点を形成する為の400℃に於けるその
合金化である。何れの場合も、AuGe形のオーミック接点
を使うのが普通である。例えば30IEEEトランスアクショ
ンズ・オン・エレクトロニック・デバイセズ誌1861（19
83年）所載のスギウラ他の「12GHz帯低雑音GaAsモノリ
シック増幅器」を参照された。
のｎ形エピタキシャル層を持つ半絶縁性GaAsの上に、ア
ルミニウム・ゲート電極の蒸着と、金−ゲルマニウムの
ソース及びドレイン・オーミック接点のデポジッショ
ン、はがし及び合金化によって製造される。チャンネル
幅は何百ミクロンになることもあるが、チャンネル長は
１ミクロン程度である。MMICでは、隔離の為に局部的に
限った打込みを使うことが普通であり、製造は次の工程
によって行なうことが出来る。即ち、フォトレジストの
パターンを定めることと能動領域（これがソース領域、
ドレイン領域及びチャンネル領域を含む）を限定する為
のドナーの打込み、打込み部の活性化、フォトレジスト
のパターンを定めることと能動領域内にソース電極及び
ドレイン電極を限定する為の著しいドナーの打込み、活
性化、真空蒸着によるアルミニウムのデポジッション、
ショットキー障壁ゲート電極を限定する為のAlのエッチ
ング、AuGe-Ni被膜のはがしとソース及びドレイン領域
とのオーミック接点を形成する為の400℃に於けるその
合金化である。何れの場合も、AuGe形のオーミック接点
を使うのが普通である。例えば30IEEEトランスアクショ
ンズ・オン・エレクトロニック・デバイセズ誌1861（19
83年）所載のスギウラ他の「12GHz帯低雑音GaAsモノリ
シック増幅器」を参照された。
マイクロ波動作では、FETは飽和領域にバイアスする
のが普通であり、飽和領域では、トランスコンダクタン
スは寄生的なソース抵抗（主に能動性のチャンネルとオ
ーミック・ソース電極との間の抵抗）の強い影響を受け
る。S.スゼーの著書「フィジィックス・オブ・セミコン
ダクタ・デバイセズ」、第341頁（1982年、第２版）参
照。この著書では、現実のFETの測定されたトランスコ
ンダクタンスはgm/（１＋gmRs）に等しい。gmは理想的
なトランスコンダクタンスであり、Rsはソース抵抗であ
る。更にソース抵抗はFETの雑音指数並びに電力性能を
も劣化させる。この為、ソース抵抗を小さくする努力が
払われており、その中には、ソース電極を能動性チャン
ネルに近づけること、ゲート電極を引込めること、及び
ソース電極の下のドーピングを増加することが含まれ
る。前掲のスギウラの論文では、ゲート電極を引込める
と、能動層の一様性が悪くなり、ソース・ゲート電極間
の間隔を短くする方が一層よい方式の様に思われると述
べられている。然し、25ソリッド・ステート・エレクト
ロニクス誌185（1982年）所載のM.ハイルブラム他の論
文「キャラクタリスティックス・オブ・AuGeNi オーミ
ック・コンタクツ・トウ GaAs」では、FETに対して普
通のオーミック接点を形成することは，ソース電極を能
動性チャンネルに近づけてソース抵抗を減少する可能性
を制限する、と述べられている。即ち、電極の下の数千
オングストロームの深さの所にある高抵抗層を接点抵抗
を左右し、電極からGaAsの中に約１ミクロン入り込む周
辺区域が存在し、この区域のGaAsは他の部分のGaAsと化
学的に異なる。公知のFET構造では、幅300ミクロンのゲ
ート電極に対し、３乃至４オームの範囲内のソース抵抗
が達成し得る最良であると思われる。
のが普通であり、飽和領域では、トランスコンダクタン
スは寄生的なソース抵抗（主に能動性のチャンネルとオ
ーミック・ソース電極との間の抵抗）の強い影響を受け
る。S.スゼーの著書「フィジィックス・オブ・セミコン
ダクタ・デバイセズ」、第341頁（1982年、第２版）参
照。この著書では、現実のFETの測定されたトランスコ
ンダクタンスはgm/（１＋gmRs）に等しい。gmは理想的
なトランスコンダクタンスであり、Rsはソース抵抗であ
る。更にソース抵抗はFETの雑音指数並びに電力性能を
も劣化させる。この為、ソース抵抗を小さくする努力が
払われており、その中には、ソース電極を能動性チャン
ネルに近づけること、ゲート電極を引込めること、及び
ソース電極の下のドーピングを増加することが含まれ
る。前掲のスギウラの論文では、ゲート電極を引込める
と、能動層の一様性が悪くなり、ソース・ゲート電極間
の間隔を短くする方が一層よい方式の様に思われると述
べられている。然し、25ソリッド・ステート・エレクト
ロニクス誌185（1982年）所載のM.ハイルブラム他の論
文「キャラクタリスティックス・オブ・AuGeNi オーミ
ック・コンタクツ・トウ GaAs」では、FETに対して普
通のオーミック接点を形成することは，ソース電極を能
動性チャンネルに近づけてソース抵抗を減少する可能性
を制限する、と述べられている。即ち、電極の下の数千
オングストロームの深さの所にある高抵抗層を接点抵抗
を左右し、電極からGaAsの中に約１ミクロン入り込む周
辺区域が存在し、この区域のGaAsは他の部分のGaAsと化
学的に異なる。公知のFET構造では、幅300ミクロンのゲ
ート電極に対し、３乃至４オームの範囲内のソース抵抗
が達成し得る最良であると思われる。
17エレクトロニス・レターズ誌107（1981年）所載の
D.メーニヤン及びD.ボコン・ジボーの論文「ショットキ
・ドレイン・マイクロウエーブGaAsフィールド・エフェ
クト・トランジスターズ」には、オーミック接点の代り
にショットキー障壁のドレイン電極を使うことが述べら
れているが、オーミック・ソース電極（金−ゲルマニウ
ム）が依然として必要であると述べられている。
D.メーニヤン及びD.ボコン・ジボーの論文「ショットキ
・ドレイン・マイクロウエーブGaAsフィールド・エフェ
クト・トランジスターズ」には、オーミック接点の代り
にショットキー障壁のドレイン電極を使うことが述べら
れているが、オーミック・ソース電極（金−ゲルマニウ
ム）が依然として必要であると述べられている。
この為、公知のFET構造は、高いソース抵抗が装置の
性能を劣化するという問題がある。
性能を劣化するという問題がある。
問題点を解決する為の手段及び作用 この発明は、直流バイアスに対する１つと、高周波信
号に対する１つとの、２つのソース電極を持つ電界効果
トランジスタ構造を提供する。好ましい第１の実施例は
砒化ガリウム・マイクロ波装置であって、直流バイアス
電流用の金−ゲルマニウム合金化ソース電極と、高周波
信号に対する容量性ソース電極として、金−ゲルマニウ
ムに隣接して砒化ガリウム上に形成されたショットキー
障壁とを持っている。ショットキー障壁金属を金ゲルマ
ニウムの上に直接的にデポジットし、ゲート電極からご
く小さな距離以内の所まで砒化ガリウム上に伸ばす。こ
れは動作中、ショットキー障壁を若干逆バイアスするこ
とにつながり、その場所がゲート電極にごく近いこと
は、実効的にはそれが装置のソース抵抗と並列であるこ
とを意味する。この為、ショットキー障壁の静電容量
が、装置のソース抵抗と並列になった高周波の低インピ
ーダンスとなる。
号に対する１つとの、２つのソース電極を持つ電界効果
トランジスタ構造を提供する。好ましい第１の実施例は
砒化ガリウム・マイクロ波装置であって、直流バイアス
電流用の金−ゲルマニウム合金化ソース電極と、高周波
信号に対する容量性ソース電極として、金−ゲルマニウ
ムに隣接して砒化ガリウム上に形成されたショットキー
障壁とを持っている。ショットキー障壁金属を金ゲルマ
ニウムの上に直接的にデポジットし、ゲート電極からご
く小さな距離以内の所まで砒化ガリウム上に伸ばす。こ
れは動作中、ショットキー障壁を若干逆バイアスするこ
とにつながり、その場所がゲート電極にごく近いこと
は、実効的にはそれが装置のソース抵抗と並列であるこ
とを意味する。この為、ショットキー障壁の静電容量
が、装置のソース抵抗と並列になった高周波の低インピ
ーダンスとなる。
好ましい第２の実施例も、ソース抵抗と並列に低イン
ピーダンスを持たせる為に、装置のゲート電極に非常に
接近したショットキー障壁を用いるが、このショットキ
ー障壁金属は、障壁を順バイアスして、そのインピーダ
ンスを下げることが出来る様にする為、金−ゲルマニウ
ムのソース電極に容量結合されるだけである。
ピーダンスを持たせる為に、装置のゲート電極に非常に
接近したショットキー障壁を用いるが、このショットキ
ー障壁金属は、障壁を順バイアスして、そのインピーダ
ンスを下げることが出来る様にする為、金−ゲルマニウ
ムのソース電極に容量結合されるだけである。
この為、公知の電界効果トランジスタ構造に於ける高
いソース抵抗の問題がこの発明によって解決される。
いソース抵抗の問題がこの発明によって解決される。
実施例 好ましい実施例が十分理解される様に、最初にショッ
トキー障壁ゲート電極と金−ゲルマニウウのソース及び
ドレイン電極を用いて、砒化ガリウムから製造された典
型的なマイクロ波様電界効果トランジスタ（FET）の構
造を説明する。第１図はこの様なFET11の簡略断面図で
あり、ソース電極13、ゲート電極15、ドレイン電極17、
ソース領域19、チャンネル領域21、ドレイン領域23及び
半絶縁性基板25を示している。典型的には、ソース領域
19、チャンネル領域21及びドレイン領域23が、基板25の
上に成長させた厚さ約１ミクロンのドープされたエピタ
キシャル層内に形成される。ソース電極13及びゲート電
極15の間の距離は典型的には１ミクロンである。ゲート
電極15が典型的にはアルミニウムであるが、電極13及び
17がAu-Geであって、GaAsと合金化しており、この為ソ
ース電極13及びゲート電極15が別々の工程で作られるこ
とに注意されたい。ゲート電極15は幅が典型的には300
ミクロンであるが、長さは僅か１ミクロンである。
トキー障壁ゲート電極と金−ゲルマニウウのソース及び
ドレイン電極を用いて、砒化ガリウムから製造された典
型的なマイクロ波様電界効果トランジスタ（FET）の構
造を説明する。第１図はこの様なFET11の簡略断面図で
あり、ソース電極13、ゲート電極15、ドレイン電極17、
ソース領域19、チャンネル領域21、ドレイン領域23及び
半絶縁性基板25を示している。典型的には、ソース領域
19、チャンネル領域21及びドレイン領域23が、基板25の
上に成長させた厚さ約１ミクロンのドープされたエピタ
キシャル層内に形成される。ソース電極13及びゲート電
極15の間の距離は典型的には１ミクロンである。ゲート
電極15が典型的にはアルミニウムであるが、電極13及び
17がAu-Geであって、GaAsと合金化しており、この為ソ
ース電極13及びゲート電極15が別々の工程で作られるこ
とに注意されたい。ゲート電極15は幅が典型的には300
ミクロンであるが、長さは僅か１ミクロンである。
第２図は、飽和領域に直流バイアスされていて、ソー
ス電極共通形式で動作する装置11の小信号に対する等価
回路である。この等価回路の種々の回路素子の物理的な
出所が第１図に示されている。この発明で関心のある回
路素子は、第１図及び第２図にRsで示したソース抵抗で
あり、これは幅300ミクロンのゲート電極を持つ装置で
は、典型的には３オーム又はそれ以上の範囲内にある。
ス電極共通形式で動作する装置11の小信号に対する等価
回路である。この等価回路の種々の回路素子の物理的な
出所が第１図に示されている。この発明で関心のある回
路素子は、第１図及び第２図にRsで示したソース抵抗で
あり、これは幅300ミクロンのゲート電極を持つ装置で
は、典型的には３オーム又はそれ以上の範囲内にある。
第３図は好ましい第１の実施例のFET31の簡略断面図
であり、このFETは、ソース電極33、ゲート電極35、ド
レイン電極37、ソース領域39、チャンネル領域41、ドレ
イン領域34、基板45及びショットキー障壁金属47を持っ
ている。装置11と同じく、基板45は半絶縁性GaAsであ
り、領域39,41,43が基板45の上にエピタキシャル成長さ
せた厚さ約0.1ミクロンのｎ形GaAs層内に形成される。
電極33,37はGaAsと合金化したAu-Geであり、ゲート電極
35はアルミニウムである。金属47もアルミニウムであっ
て、領域39とショットキー障壁を形成し、電極33とオー
ミック接続される。ゲート電極35及び金属47の間の距離
は0.1ミクロンという様に小さくするのが便利である。
ゲート電極35及び金属47は同じ処理工程の間に形成する
ことが出来、その為、その間の距離はマスク・アライメ
ントの精度に左右されない。
であり、このFETは、ソース電極33、ゲート電極35、ド
レイン電極37、ソース領域39、チャンネル領域41、ドレ
イン領域34、基板45及びショットキー障壁金属47を持っ
ている。装置11と同じく、基板45は半絶縁性GaAsであ
り、領域39,41,43が基板45の上にエピタキシャル成長さ
せた厚さ約0.1ミクロンのｎ形GaAs層内に形成される。
電極33,37はGaAsと合金化したAu-Geであり、ゲート電極
35はアルミニウムである。金属47もアルミニウムであっ
て、領域39とショットキー障壁を形成し、電極33とオー
ミック接続される。ゲート電極35及び金属47の間の距離
は0.1ミクロンという様に小さくするのが便利である。
ゲート電極35及び金属47は同じ処理工程の間に形成する
ことが出来、その為、その間の距離はマスク・アライメ
ントの精度に左右されない。
装置31は普通は飽和領域で動作し、この為、ソース領
域39を流れる直流電流が、金属47によって形成されたシ
ョットキー障壁に沿って若干の電圧降下を生じ、この為
ショットキー障壁が若干逆バイアスされ、このバイアス
はゲート電極35に一番近い所で最大になる。ショットキ
ー障壁の空乏層静電容量が、直流飽和電流に重畳された
高周波信号に対し、（領域39内にあって電極33との界面
区域にある）ソース抵抗に対して略並列の低インピーダ
ンスを作る。この静電容量は、装置31（ゲート幅300ミ
クロンで領域49のドーピング・レベルが約2E17/cc）で
は約0.6pFであり、金属47とゲート電極35との間の距離
が非常に小さいので、モデルとしてはソース抵抗と並列
と考えることが出来る。この為、第２図で、この図の下
側部分にある垂直のRsと並列に0.6pFの静電容量が入
る。20GHzでは、この静電容量は14オームのインピーダ
ンスであり、周波数が高くなれば、更に小さくなる。
域39を流れる直流電流が、金属47によって形成されたシ
ョットキー障壁に沿って若干の電圧降下を生じ、この為
ショットキー障壁が若干逆バイアスされ、このバイアス
はゲート電極35に一番近い所で最大になる。ショットキ
ー障壁の空乏層静電容量が、直流飽和電流に重畳された
高周波信号に対し、（領域39内にあって電極33との界面
区域にある）ソース抵抗に対して略並列の低インピーダ
ンスを作る。この静電容量は、装置31（ゲート幅300ミ
クロンで領域49のドーピング・レベルが約2E17/cc）で
は約0.6pFであり、金属47とゲート電極35との間の距離
が非常に小さいので、モデルとしてはソース抵抗と並列
と考えることが出来る。この為、第２図で、この図の下
側部分にある垂直のRsと並列に0.6pFの静電容量が入
る。20GHzでは、この静電容量は14オームのインピーダ
ンスであり、周波数が高くなれば、更に小さくなる。
好ましい第２の実施例が第４図の簡略断面図に示され
ており、全体を参照数字51で示す。装置51が基板65、ソ
ース領域59、チャンネル領域61、ドレイン領域63、ソー
ス電極53、ゲート電極55、ドレイン電極57、ショットキ
ー障壁金属67及び絶縁体69を持っている。装置31と同じ
く、基板65は半絶縁性GaAsであり、領域59,61,63が厚さ
約0.1ミクロンのエピタキシャル成長によるｎ形GaAs層
内に形成され、電極53,57はGaAs層内に形成され、電極5
3,57はGaAsと合金化したAu-Geであり、ゲート電極55及
び金属67はアルミニウムである。絶縁体69は厚さ2,000
Åの窒化シリコンであってよい。ゲート電極55は幅300
ミクロンで長さが約１ミクロンである。
ており、全体を参照数字51で示す。装置51が基板65、ソ
ース領域59、チャンネル領域61、ドレイン領域63、ソー
ス電極53、ゲート電極55、ドレイン電極57、ショットキ
ー障壁金属67及び絶縁体69を持っている。装置31と同じ
く、基板65は半絶縁性GaAsであり、領域59,61,63が厚さ
約0.1ミクロンのエピタキシャル成長によるｎ形GaAs層
内に形成され、電極53,57はGaAs層内に形成され、電極5
3,57はGaAsと合金化したAu-Geであり、ゲート電極55及
び金属67はアルミニウムである。絶縁体69は厚さ2,000
Åの窒化シリコンであってよい。ゲート電極55は幅300
ミクロンで長さが約１ミクロンである。
金属67がソース領域59とショットキー障壁を形成し、
ゲート電極55から0.1ミクロンの距離の所にある。金属6
7は絶縁体69によってソース電極53から隔てられるが、
絶縁体69の厚さは僅か2,000Åであり、ソース電極53の
上に金属67が重なる面積が大きいことは、金属67が約20
pFの静電容量で電極53に容量結合されることを意味す
る。この為、金属67が電極53から直流的には隔離されて
いるが、10GHzを越える周波数では、金属67及び電極53
の間のインピーダンスは１オーム未満である。更に、金
属67及び領域59の間のショットキー障壁を順バイアス
し、領域59に直流電流を注入するが、障壁インピーダン
スを下げることが出来る。実際、障壁の静電容量は、Vb
i−Ｖ−KT/qの平方根の逆数の定数倍として変化する。
ここでVbiは障壁の内部拡散電位、Ｖは順バイアス、KT
及びｑは標準ボルツマン定数、温度及び電子の電化であ
る。ＶがVbi-KT/qに近づくにつれて、静電容量が無限大
になることに注意されたい。金属67がゲート電極55に非
常に接近している為、この低い障壁インピーダンスが実
質的にソース抵抗と並列であり、0.4ボルトの順バイア
スの時、静電容量が装置51では約5pFである。この為、
装置51のソース抵抗と並列に、直列になった5pF及び20p
Fの静電容量が入る。20GHzでは、これは２オーム未満で
ある。
ゲート電極55から0.1ミクロンの距離の所にある。金属6
7は絶縁体69によってソース電極53から隔てられるが、
絶縁体69の厚さは僅か2,000Åであり、ソース電極53の
上に金属67が重なる面積が大きいことは、金属67が約20
pFの静電容量で電極53に容量結合されることを意味す
る。この為、金属67が電極53から直流的には隔離されて
いるが、10GHzを越える周波数では、金属67及び電極53
の間のインピーダンスは１オーム未満である。更に、金
属67及び領域59の間のショットキー障壁を順バイアス
し、領域59に直流電流を注入するが、障壁インピーダン
スを下げることが出来る。実際、障壁の静電容量は、Vb
i−Ｖ−KT/qの平方根の逆数の定数倍として変化する。
ここでVbiは障壁の内部拡散電位、Ｖは順バイアス、KT
及びｑは標準ボルツマン定数、温度及び電子の電化であ
る。ＶがVbi-KT/qに近づくにつれて、静電容量が無限大
になることに注意されたい。金属67がゲート電極55に非
常に接近している為、この低い障壁インピーダンスが実
質的にソース抵抗と並列であり、0.4ボルトの順バイア
スの時、静電容量が装置51では約5pFである。この為、
装置51のソース抵抗と並列に、直列になった5pF及び20p
Fの静電容量が入る。20GHzでは、これは２オーム未満で
ある。
上に述べた好ましい実施例を変更しても、ソース抵抗
の側路作用が達成されるが、こういう変更としては、異
なる材料、ショットキー障壁の側路をゲート電極にごく
近づけることが出来るものであれば、FETの異なる形状
（ゲート電極を引込めること）、異なるドーピング・レ
ベル、異なる集積規模（単独装置からMMICまで）等があ
る。
の側路作用が達成されるが、こういう変更としては、異
なる材料、ショットキー障壁の側路をゲート電極にごく
近づけることが出来るものであれば、FETの異なる形状
（ゲート電極を引込めること）、異なるドーピング・レ
ベル、異なる集積規模（単独装置からMMICまで）等があ
る。
第１図は電界降下トランジスタの簡略断面図で、第２図
の小信号に対する等価回路の種々の素子の物理的な出所
を示している。第２図は第１図の電界効果トランジスタ
の小信号に対する等価回路、第３図はソース抵抗を側路
する為のショットキー障壁を持つ好ましい第１図の実施
例の電界効果トランジスタの簡略断面図、第４図はソー
ス抵抗を側路する為のショットキー障壁を持つ好ましい
第２の実施例の電界効果トランジスタの簡略断面図であ
る。 主な符号の説明 33,53:ソース電極 47,67:ショットキー障壁
の小信号に対する等価回路の種々の素子の物理的な出所
を示している。第２図は第１図の電界効果トランジスタ
の小信号に対する等価回路、第３図はソース抵抗を側路
する為のショットキー障壁を持つ好ましい第１図の実施
例の電界効果トランジスタの簡略断面図、第４図はソー
ス抵抗を側路する為のショットキー障壁を持つ好ましい
第２の実施例の電界効果トランジスタの簡略断面図であ
る。 主な符号の説明 33,53:ソース電極 47,67:ショットキー障壁
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−77682（ＪＰ，Ａ) 特開 昭53−117964（ＪＰ，Ａ) 特開 昭54−6777（ＪＰ，Ａ)
Claims (15)
- 【請求項１】ゲート電極に近接した電界効果トランジス
タのソース電極構造において、前記ソース電極が、 （ａ） 半導体上のオーミック・ソース電極と、 （ｂ） 前記オーミック・ソース電極に接合された、前
記半導体上にショットキー障壁ソース電極であって、前
記ショットキー障壁ソース電極が前記オーミック・ソー
ス電極よりも前記ゲート電極の近くにある、電界効果ト
ランジスタのソース電極構造。 - 【請求項２】特許請求の範囲第１項に於て、前記接合が
オーミックである電界効果トランジスタのソース電極構
造。 - 【請求項３】特許請求の範囲第２項に於て、前記電界効
果トランジスタが砒化ガリウムを含み、前記オーミック
接点が金及びゲルマニウムを含む電界効果トランジスタ
のソース電極構造。 - 【請求項４】特許請求の範囲第１項に於て、前記ショッ
トキー障壁が前記オーミック接点に接している電界効果
トランジスタのソース電極構造。 - 【請求項５】特許請求の範囲第１項に於て、前記接合が
容量性である電界効果トランジスタのソース電極構造。 - 【請求項６】特許請求の範囲第５項に於て、前記電界効
果トランジスタが砒化ガリウムを含む、前記オーミック
接点が金及びゲルマニウムを含む電界効果トランジスタ
のソース電極構造。 - 【請求項７】特許請求の範囲第１項に於て、前記ショッ
トキー障壁が窒化シリコン絶縁体によって前記オーミッ
ク接点から隔てられている電界効果トランジスタのソー
ス電極構造。 - 【請求項８】電界効果トランジスタにおいて、 （ａ） 砒化ガリウム基板と、 （ｂ） 該基板内に形成されたチャンネル領域、ソース
領域及びドレイン領域と、 （ｃ） 前記チャンネル領域の上に形成されたゲート電
極と、 （ｄ） 前記ドレイン領域とオーミック接点を形成する
ドレイン電極と、 （ｅ） 前記ソース領域とオーミック接点を形成する第
１のソース電極及び前記ソース領域とショットキー障壁
を形成する第２のソース電極を含むソース電極構造であ
って、前記第２のソース電極が前記第１のソース電極よ
りも前記ゲート電極の近くにある、電界効果トランジス
タ。 - 【請求項９】特許請求の範囲第８項に於て、前記第１の
ソース電極が金及びゲルマニウムを含む電界効果トラン
ジスタ。 - 【請求項１０】特許請求の範囲第８項に於て、前記ショ
ットキー障壁が実質的に前記ゲート電極及び前記ソース
領域のオーミック接点の間にある電界効果トランジス
タ。 - 【請求項１１】特許請求の範囲第10項に於て、前記第２
のソース電極が前記第１のソース電極とオーミック接点
を形成している電界効果トランジスタ。 - 【請求項１２】特許請求の範囲第11項に於て、前記第１
のソース電極が金及びゲルマニウムを含む電界効果トラ
ンジスタ。 - 【請求項１３】特許請求の範囲第10項に於て、前記第２
のソース電極が前記第１のソース電極と容量性接点を形
成する電界効果トランジスタ。 - 【請求項１４】特許請求の範囲第13項に於て、前記第１
のソース電極が金及びゲルマニウムを含む電界効果トラ
ンジスタ。 - 【請求項１５】特許請求の範囲第13項に於て、前記第１
のソース電極及び前記第２のソース電極の間に絶縁体が
あり、該絶縁体が窒化シリコンを含んでいる電界効果ト
ランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US62818584A | 1984-07-06 | 1984-07-06 | |
| US628185 | 1984-07-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61154080A JPS61154080A (ja) | 1986-07-12 |
| JP2577719B2 true JP2577719B2 (ja) | 1997-02-05 |
Family
ID=24517833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148143A Expired - Lifetime JP2577719B2 (ja) | 1984-07-06 | 1985-07-05 | 電界効果トランジスタのソース電極構造 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5321284A (ja) |
| JP (1) | JP2577719B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5627389A (en) * | 1994-07-15 | 1997-05-06 | Schary; Alison | High-frequency traveling wave field-effect transistor |
| US8174048B2 (en) * | 2004-01-23 | 2012-05-08 | International Rectifier Corporation | III-nitride current control device and method of manufacture |
| US7586145B2 (en) * | 2005-07-27 | 2009-09-08 | Taiwan Semiconductor Manufacturing Co. Ltd | EEPROM flash memory device with jagged edge floating gate |
| FR3026892B1 (fr) * | 2014-10-03 | 2017-12-01 | Thales Sa | Transistor a effet de champ avec contact de drain mixte optimise et procede de fabrication |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3590471A (en) * | 1969-02-04 | 1971-07-06 | Bell Telephone Labor Inc | Fabrication of insulated gate field-effect transistors involving ion implantation |
| JPS5277682A (en) * | 1975-12-24 | 1977-06-30 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS53117964A (en) * | 1977-03-24 | 1978-10-14 | Fujitsu Ltd | Semiconductor device |
| JPS546777A (en) * | 1977-06-17 | 1979-01-19 | Nec Corp | Field effect type transistor |
| US4422087A (en) * | 1980-06-03 | 1983-12-20 | Xerox Corporation | Self-aligned short channel MESFET |
| US4389660A (en) * | 1980-07-31 | 1983-06-21 | Rockwell International Corporation | High power solid state switch |
| US4498093A (en) * | 1981-09-14 | 1985-02-05 | At&T Bell Laboratories | High-power III-V semiconductor device |
| JPS5874084A (ja) * | 1981-10-29 | 1983-05-04 | Fujitsu Ltd | 半導体装置 |
| JPS58131775A (ja) * | 1982-01-29 | 1983-08-05 | Fujitsu Ltd | 電界効果半導体装置 |
| JPS59220966A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 半導体装置 |
-
1985
- 1985-07-05 JP JP60148143A patent/JP2577719B2/ja not_active Expired - Lifetime
-
1989
- 1989-12-18 US US07/453,244 patent/US5321284A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61154080A (ja) | 1986-07-12 |
| US5321284A (en) | 1994-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |