JPS63280463A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63280463A JPS63280463A JP11662587A JP11662587A JPS63280463A JP S63280463 A JPS63280463 A JP S63280463A JP 11662587 A JP11662587 A JP 11662587A JP 11662587 A JP11662587 A JP 11662587A JP S63280463 A JPS63280463 A JP S63280463A
- Authority
- JP
- Japan
- Prior art keywords
- metal film
- source electrode
- fet
- capacitor
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 34
- 239000003990 capacitor Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 230000005669 field effect Effects 0.000 claims description 6
- 230000003321 amplification Effects 0.000 abstract description 5
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 5
- 230000010355 oscillation Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 4
- 230000000149 penetrating effect Effects 0.000 abstract description 3
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 2
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 2
- ZTXONRUJVYXVTJ-UHFFFAOYSA-N chromium copper Chemical compound [Cr][Cu][Cr] ZTXONRUJVYXVTJ-UHFFFAOYSA-N 0.000 abstract description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 2
- 238000007740 vapor deposition Methods 0.000 abstract description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000011651 chromium Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910000833 kovar Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、電界効果型トランジスタを有する半導体装
置に関し１例えばマイクロ波増幅器を構成する混成集積
回路の増幅用ＦＥＴに利用して効果的な技術に関する。
置に関し１例えばマイクロ波増幅器を構成する混成集積
回路の増幅用ＦＥＴに利用して効果的な技術に関する。
Ｃ従来の技術］
近年、マイクロ波増幅器として、シリコンの電子移動度
の数倍の移動度を有する砒化ガリウム（Ｇ ａ Ａ ｓ
）を基板とする電界効果型トランジスタ（以下、Ｇａ
Ａｓ ＦＥＴと称する）と受動素子とからなる混成集
積回路やこれらを同一基板上に形成してなるマイクロ波
モノリシック集積回路（ＭＭ Ｉ Ｃ）の開発が進めら
れている。
の数倍の移動度を有する砒化ガリウム（Ｇ ａ Ａ ｓ
）を基板とする電界効果型トランジスタ（以下、Ｇａ
Ａｓ ＦＥＴと称する）と受動素子とからなる混成集
積回路やこれらを同一基板上に形成してなるマイクロ波
モノリシック集積回路（ＭＭ Ｉ Ｃ）の開発が進めら
れている。
ＧａＡｓ ＦＥＴを用いた従来のマイクロ波増幅器は
、第２図に示すように、増幅用ＦＥＴＩのソース端子を
直接グランドに接続し、ドレイン端子とゲート端子には
、それぞれドレインバイアス回路２とゲートバイアス回
路３を接続してなる固定バイアス方式が一般的であった
。この固定バイアス方式は、第２図からも分かるように
、正負２つの電源電圧Ｖｔ−Ｖｔを必要とする。
、第２図に示すように、増幅用ＦＥＴＩのソース端子を
直接グランドに接続し、ドレイン端子とゲート端子には
、それぞれドレインバイアス回路２とゲートバイアス回
路３を接続してなる固定バイアス方式が一般的であった
。この固定バイアス方式は、第２図からも分かるように
、正負２つの電源電圧Ｖｔ−Ｖｔを必要とする。
そこで、正または負のいずれか一つの電源電圧でＦＥＴ
動作させることができるようにした自己バイアス方式の
マイクロ波増幅器も提案されている。
動作させることができるようにした自己バイアス方式の
マイクロ波増幅器も提案されている。
第３図に、自己バイアス方式のマイクロ波増幅器の等価
回路例を示す。ＦＥＴＩを自己バイアス方式で動作させ
る場合、抵抗４を介してＦＥＴＩのソース端子を接地す
ればよい。しかし、マイクロ波を増幅する場合、ソース
端子が抵抗４を介して直流的にのみ接地されていると、
ＦＥＴの動作が安定しない。そのため第３図に示すよう
に、抵抗４と並列にコンデンサ５を接続して交流的にも
接地させている。すなわち、ＦＥＴＩのソース端子側の
インピーダンスは、増幅すべき信号の周波数をｆ。、抵
抗４の抵抗値をＲ、コンデンサ５の容量をＣとすると、
ｌ ／ （１／ Ｒ＋ ｊ・２πｆ０Ｃ）で表わされる
（ただし、ｊは虚数）。従って、コンデンサ２の容量Ｃ
を増大させることによって、抵抗４の影響をなくしイン
ピーダンスを下げることができる。なお、第３図におい
て、６と７はインダクタンスである。
回路例を示す。ＦＥＴＩを自己バイアス方式で動作させ
る場合、抵抗４を介してＦＥＴＩのソース端子を接地す
ればよい。しかし、マイクロ波を増幅する場合、ソース
端子が抵抗４を介して直流的にのみ接地されていると、
ＦＥＴの動作が安定しない。そのため第３図に示すよう
に、抵抗４と並列にコンデンサ５を接続して交流的にも
接地させている。すなわち、ＦＥＴＩのソース端子側の
インピーダンスは、増幅すべき信号の周波数をｆ。、抵
抗４の抵抗値をＲ、コンデンサ５の容量をＣとすると、
ｌ ／ （１／ Ｒ＋ ｊ・２πｆ０Ｃ）で表わされる
（ただし、ｊは虚数）。従って、コンデンサ２の容量Ｃ
を増大させることによって、抵抗４の影響をなくしイン
ピーダンスを下げることができる。なお、第３図におい
て、６と７はインダクタンスである。
第３図の増幅器を混成集積回路によって実現した場合の
デバイスの断面図が第４図に示されている。
デバイスの断面図が第４図に示されている。
同図において、２０は接地用の金属台で、この金属台２
０上に、第３図のＦＥＴ１を構成するチップ１ｏと、コ
ンデンサ５を構成するチップ５０および抵抗４を構成す
るチップ４０が接着もしくはハンダ付けにより固定され
ている。そして、各チップ１０，４０．５０間は、ボン
ディングワイヤ２１ａ〜２１ｃによって接続されている
。ＦＥＴチップ１０上には、オーミック性のソース電極
１１とドレイン電極１２およびシゴットキ障壁のゲート
電極１３が形成されている。
０上に、第３図のＦＥＴ１を構成するチップ１ｏと、コ
ンデンサ５を構成するチップ５０および抵抗４を構成す
るチップ４０が接着もしくはハンダ付けにより固定され
ている。そして、各チップ１０，４０．５０間は、ボン
ディングワイヤ２１ａ〜２１ｃによって接続されている
。ＦＥＴチップ１０上には、オーミック性のソース電極
１１とドレイン電極１２およびシゴットキ障壁のゲート
電極１３が形成されている。
コンデンサ・チップ５０は、一対の平行電極５１．５２
間に誘電体層５３を介挿してなる平行平板コンデンサ５
からなる。また、抵抗チップ４０は、 Ｇ ａ Ａ ｓ
のような半絶縁性基板若しくはシリコンのような半導体
基板の表面に不純物を導入して形成した拡散層あるいは
ポリシリコンや金属を蒸着した抵抗層４１からなり、抵
抗層４１の両端に電極４２と４３が形成されている。
間に誘電体層５３を介挿してなる平行平板コンデンサ５
からなる。また、抵抗チップ４０は、 Ｇ ａ Ａ ｓ
のような半絶縁性基板若しくはシリコンのような半導体
基板の表面に不純物を導入して形成した拡散層あるいは
ポリシリコンや金属を蒸着した抵抗層４１からなり、抵
抗層４１の両端に電極４２と４３が形成されている。
［発明が解決しようとする問題点］
上記のような混成集積回路においては、ＦＥＴチップ１
０のソース電極１１とコンデンサ・チップ５０の電極５
１とを結ぶボンディングワイヤ２１ａが比較的長いため
、その寄生インダクタンス成分によって、第３図の回路
においてＦＥＴ１のソース端子と接地点との間に、コン
デンサ５と直列にインダクタンス素子が挿入されたのと
等価な回路が構成されてしまう、そのため、ＦＥＴＩの
ソース端子が交流的に完全な接地となり得なくなる。そ
の結果、ＦＥＴＩのソース端子からゲート端子側に直列
帰還がかかって、ＦＥＴの動作が不安定となり、発振を
起こし易くなるという問題点があることが分かった。
０のソース電極１１とコンデンサ・チップ５０の電極５
１とを結ぶボンディングワイヤ２１ａが比較的長いため
、その寄生インダクタンス成分によって、第３図の回路
においてＦＥＴ１のソース端子と接地点との間に、コン
デンサ５と直列にインダクタンス素子が挿入されたのと
等価な回路が構成されてしまう、そのため、ＦＥＴＩの
ソース端子が交流的に完全な接地となり得なくなる。そ
の結果、ＦＥＴＩのソース端子からゲート端子側に直列
帰還がかかって、ＦＥＴの動作が不安定となり、発振を
起こし易くなるという問題点があることが分かった。
この発明は、上記のような問題点に着目してなされたも
ので、ＧａＡｓ ＦＥＴを用いた混成集積回路により
自己バイアス方式のマイクロ波増幅器を構成する場合に
、増幅用ＦＥＴの動作を安定化し、発振を起きにくくす
ることにある。
ので、ＧａＡｓ ＦＥＴを用いた混成集積回路により
自己バイアス方式のマイクロ波増幅器を構成する場合に
、増幅用ＦＥＴの動作を安定化し、発振を起きにくくす
ることにある。
［問題点を解決するための手段］
上記目的を達成するためこの発明は、一方の主面上にＦ
ＥＴが形成されている半導体基板の反対側の面に、一対
の金属膜で誘電体層を挟んでなる平行平板コンデンサを
直接形成するとともに、ＦＥＴのソース電極下には基板
を貫通するバイアホールを形成し、このバイアホールに
て裏面のコンデンサの電極（金属膜）をＦＥＴのソース
電極の一部に接触させて電気的接続を行なうようにした
。
ＥＴが形成されている半導体基板の反対側の面に、一対
の金属膜で誘電体層を挟んでなる平行平板コンデンサを
直接形成するとともに、ＦＥＴのソース電極下には基板
を貫通するバイアホールを形成し、このバイアホールに
て裏面のコンデンサの電極（金属膜）をＦＥＴのソース
電極の一部に接触させて電気的接続を行なうようにした
。
［作用］
上記した手段によれば、ＦＥＴのソース端子を交流的に
接地するためのコンデンサの電極と、ＦＥＴのソース電
極とがバイアホールにて直接接触されるため、ＦＥＴと
コンデンサとの間に直列に接続されるインダクタンス成
分がなくなり、ＦＥＴに対して直列帰還がかかるのが防
止され、これによって自己バイアス方式のマイクロ波増
幅器におけるＦＥＴの動作の安定化を図るという上記目
的を達成することができる。
接地するためのコンデンサの電極と、ＦＥＴのソース電
極とがバイアホールにて直接接触されるため、ＦＥＴと
コンデンサとの間に直列に接続されるインダクタンス成
分がなくなり、ＦＥＴに対して直列帰還がかかるのが防
止され、これによって自己バイアス方式のマイクロ波増
幅器におけるＦＥＴの動作の安定化を図るという上記目
的を達成することができる。
［実施例コ
第１図には、本発明をマイクロ波増幅器を構成する混成
集積回路に適用した場合の一実施例が示されている。た
だし、第１図には増幅器の要部、すなわち第２図に示し
た等価回路のうちＦＥＴＩと抵抗４およびコンデンサ５
の部分に相当するデバイス構造を示す。
集積回路に適用した場合の一実施例が示されている。た
だし、第１図には増幅器の要部、すなわち第２図に示し
た等価回路のうちＦＥＴＩと抵抗４およびコンデンサ５
の部分に相当するデバイス構造を示す。
この実施例では、Ｇ ａ Ａ ｓのような化合物半導体
にＣｒ（クロム）のような深いアクセプタを導入してな
る半絶縁性基板１０の一方の主面（図では上面）側に、
バッファ層１４を介してＦＥＴの動作層となるｎ型活性
層１５が形成され、この活性層１５の表面にオーミック
性のソース電極１１とドレイン電極１２が、またこれら
の電極１１と１２との間に位置するようにショットキ障
壁のゲート電極１３が形成されている。また、上記ソー
ス電極１１の一部に対応して、半絶縁性基板１０には、
これを貫通するようにバイアホール１６が形成されてい
るとともに、半絶縁性基板１０の裏面（図では下面）に
は、Ｃｒ−Ｃｕ （クロム−銅）層または金メッキ層等
からなる金属膜１７が蒸着法等により被着されている。
にＣｒ（クロム）のような深いアクセプタを導入してな
る半絶縁性基板１０の一方の主面（図では上面）側に、
バッファ層１４を介してＦＥＴの動作層となるｎ型活性
層１５が形成され、この活性層１５の表面にオーミック
性のソース電極１１とドレイン電極１２が、またこれら
の電極１１と１２との間に位置するようにショットキ障
壁のゲート電極１３が形成されている。また、上記ソー
ス電極１１の一部に対応して、半絶縁性基板１０には、
これを貫通するようにバイアホール１６が形成されてい
るとともに、半絶縁性基板１０の裏面（図では下面）に
は、Ｃｒ−Ｃｕ （クロム−銅）層または金メッキ層等
からなる金属膜１７が蒸着法等により被着されている。
この金属膜１７は上記バイアホール１６の内側にも被着
されており、これによって金属膜１７は活性層１５表面
のソ−ス電極下１の一部に接触されている。そして、上
記金属膜１７の表面（図の下面）には、窒化シリコン膜
のような誘電体層１８がＣＶＤ法等により形成され、さ
らにその表面（下面）には、第２の金属膜１９が被着さ
れ、上記第１の金属１１！ａ１７どの間に平行平板コン
デンサが形成されている。このように、裏面にコンデン
サが一体的に接合形成されてなる半絶縁性基板１０は、
接着あるいはハンダ付は等により、例えば金めっきされ
たコバールのような導電体からなる金属台２０上に固定
され、金属台２０には接地電位が印加されている。
されており、これによって金属膜１７は活性層１５表面
のソ−ス電極下１の一部に接触されている。そして、上
記金属膜１７の表面（図の下面）には、窒化シリコン膜
のような誘電体層１８がＣＶＤ法等により形成され、さ
らにその表面（下面）には、第２の金属膜１９が被着さ
れ、上記第１の金属１１！ａ１７どの間に平行平板コン
デンサが形成されている。このように、裏面にコンデン
サが一体的に接合形成されてなる半絶縁性基板１０は、
接着あるいはハンダ付は等により、例えば金めっきされ
たコバールのような導電体からなる金属台２０上に固定
され、金属台２０には接地電位が印加されている。
また、上記接地金属台２０上には、シリコンのような半
導体チップの表面にイオン打込み等により適当な量の不
純物を導入して所望の抵抗値を有するようにされた拡散
層あるいはポリシリコンや金属を蒸着した抵抗層４１が
形成されてなる抵抗チップ４０が、上記基板１０と同様
に接着されている。そして、上記抵抗チップ４０上の抵
抗層４１の両端に端子としての電極４２．４３が形成さ
れ、この電極４２と４３は、ボンディングワイヤ２１ｂ
と２１ｃによって上記ＦＥＴのソース電極１１および接
地金属台２０にそれぞれ接続されている。
導体チップの表面にイオン打込み等により適当な量の不
純物を導入して所望の抵抗値を有するようにされた拡散
層あるいはポリシリコンや金属を蒸着した抵抗層４１が
形成されてなる抵抗チップ４０が、上記基板１０と同様
に接着されている。そして、上記抵抗チップ４０上の抵
抗層４１の両端に端子としての電極４２．４３が形成さ
れ、この電極４２と４３は、ボンディングワイヤ２１ｂ
と２１ｃによって上記ＦＥＴのソース電極１１および接
地金属台２０にそれぞれ接続されている。
なお、図示しないが、第３図に示されているインダクタ
ンス６や７．コンデンサ８等マイクロ波増幅器に必要と
される他の素子も、上記接地金属台２０上に固定され、
ボンディングワイヤによって電気的に接続される。
ンス６や７．コンデンサ８等マイクロ波増幅器に必要と
される他の素子も、上記接地金属台２０上に固定され、
ボンディングワイヤによって電気的に接続される。
上記実施例の混成集積回路においては、増幅用ＦＥＴの
ソース端子を交流的に接地するためのコンデンサが、Ｆ
ＥＴが形成された半絶縁性基板の裏面に一体に形成され
ているため、実装密度が向上されるとともに、コンデン
サの一方の電極としての金属膜１７が、バイアホール１
６にてソース電極１１に直接接触されているため、ソー
ス端子とコンデンサとの間に存在する寄生インダクタン
スが、はとんでゼロとみなせる程度まで低減される。従
って、第１図に示すようなデバイスを用いて、第３図に
示すような自己バイアス方式のマイクロ波増幅器を構成
した場合には、ＦＥＴＩのソース端子とコンデンサ５と
の間に存在する寄生インダクタンス成分によってＦＥＴ
のゲート端子側へ直列帰還がかかるのを防止することが
できる。
ソース端子を交流的に接地するためのコンデンサが、Ｆ
ＥＴが形成された半絶縁性基板の裏面に一体に形成され
ているため、実装密度が向上されるとともに、コンデン
サの一方の電極としての金属膜１７が、バイアホール１
６にてソース電極１１に直接接触されているため、ソー
ス端子とコンデンサとの間に存在する寄生インダクタン
スが、はとんでゼロとみなせる程度まで低減される。従
って、第１図に示すようなデバイスを用いて、第３図に
示すような自己バイアス方式のマイクロ波増幅器を構成
した場合には、ＦＥＴＩのソース端子とコンデンサ５と
の間に存在する寄生インダクタンス成分によってＦＥＴ
のゲート端子側へ直列帰還がかかるのを防止することが
できる。
その結果、マイクロ波増幅器におけるＦＥＴの動作が安
定になり、発振を起こしにくくなる。
定になり、発振を起こしにくくなる。
なお、上記実施例では増幅用ＦＥＴとしてＧａＡｓ
ＭＥＳＦＥＴを使用したものについて説明したがそれに
限定されるものでなく、ＧａＡｓ以外の化合物半導体か
らなるＭＥＳＦＥＴやペテロ接合を用いたＨＥＭＴ等他
の電界効果型トランジスタを使用してもよいことはいう
までもない。
ＭＥＳＦＥＴを使用したものについて説明したがそれに
限定されるものでなく、ＧａＡｓ以外の化合物半導体か
らなるＭＥＳＦＥＴやペテロ接合を用いたＨＥＭＴ等他
の電界効果型トランジスタを使用してもよいことはいう
までもない。
［発明の効果コ
以上説明したごとくこの発明は、一方の主面上にＦＥＴ
が形成されている半導体基板の反対側の面に、一対の金
属膜で誘電体層を挟んでなる平行平板コンデンサを直接
形成するとともに、ＦＥＴのソース電極下には基板を貫
通するバイアホールを形成し、このバイアホールにて裏
面のコンデンサの電極（金属膜）をＦＥＴのソース電極
の一部に接触させて電気的接続を行なうようにしたので
、ＦＥＴのソース端子を交流的に接地するためのコンデ
ンサの電極と、ＦＥＴのソース電極とがバイアホールに
て直接的に接触されるため、ＦＥＴとコンデンサとの間
に直列に接続されるインダクタンス成分がなくなるとい
う作用により、自己バイアス方式のマイクロ波増幅器を
構成する場合に、ＦＥＴに対して直列帰還がかかるのが
防止され、これによってＦＥＴの動作が安定にされ１発
振を起こしにくくなるという効果がある。
が形成されている半導体基板の反対側の面に、一対の金
属膜で誘電体層を挟んでなる平行平板コンデンサを直接
形成するとともに、ＦＥＴのソース電極下には基板を貫
通するバイアホールを形成し、このバイアホールにて裏
面のコンデンサの電極（金属膜）をＦＥＴのソース電極
の一部に接触させて電気的接続を行なうようにしたので
、ＦＥＴのソース端子を交流的に接地するためのコンデ
ンサの電極と、ＦＥＴのソース電極とがバイアホールに
て直接的に接触されるため、ＦＥＴとコンデンサとの間
に直列に接続されるインダクタンス成分がなくなるとい
う作用により、自己バイアス方式のマイクロ波増幅器を
構成する場合に、ＦＥＴに対して直列帰還がかかるのが
防止され、これによってＦＥＴの動作が安定にされ１発
振を起こしにくくなるという効果がある。
第１図は、本発明をマイクロ波増幅器を構成する混成集
積回路に適用した場合のデバイスの一実施例を示す断面
図、 第２図は、従来の固定バイアス方式のマイクロ波増幅器
の一例を示す回路図、 第３図は、自己バイアス方式のマイクロ波増幅器の一例
を示す回路図、 第４図は、本発明に先立って検討したマイクロ波増幅器
を構成する混成集積回路の一例を示す断面図である。 １・・・・電界効果型トランジスタ（増幅用ＦＥＴ）、
１０・・・・半導体基板（半絶縁性基板）、１１・・・
・ソース電極、１３・・・・ゲート電極、１５・・・・
活性層、°１６・・・・バイアホール、１７・・・・第
１の金属膜、１８・・・・誘電体層、１９・・・・第２
の金属膜、２０・・・・接地金属台、４０・・・・抵抗
チップ。 第２図 第３図 手続補正書（自発）
積回路に適用した場合のデバイスの一実施例を示す断面
図、 第２図は、従来の固定バイアス方式のマイクロ波増幅器
の一例を示す回路図、 第３図は、自己バイアス方式のマイクロ波増幅器の一例
を示す回路図、 第４図は、本発明に先立って検討したマイクロ波増幅器
を構成する混成集積回路の一例を示す断面図である。 １・・・・電界効果型トランジスタ（増幅用ＦＥＴ）、
１０・・・・半導体基板（半絶縁性基板）、１１・・・
・ソース電極、１３・・・・ゲート電極、１５・・・・
活性層、°１６・・・・バイアホール、１７・・・・第
１の金属膜、１８・・・・誘電体層、１９・・・・第２
の金属膜、２０・・・・接地金属台、４０・・・・抵抗
チップ。 第２図 第３図 手続補正書（自発）
Claims (1)
- 半導体基板の一方の主面に活性領域を設け、この活性
領域上に電界効果型トランジスタのソース電極、ゲート
電極およびドレイン電極を形成し、上記ソース電極もし
くはソース引出し電極の一部に対応して上記半導体基板
にはこれを貫通するようにバイアホールを形成するとと
もに、上記半導体基板の反対側の面には金属膜を被着し
、さらにその上に誘電体層を介して第２の金属膜を被着
してコンデンサを形成し、かつこのコンデンサの電極と
なる上記第１の金属膜を上記バイアホールにて上記電界
効果トランジスタのソース電極に接触させてなることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11662587A JPS63280463A (ja) | 1987-05-12 | 1987-05-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11662587A JPS63280463A (ja) | 1987-05-12 | 1987-05-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63280463A true JPS63280463A (ja) | 1988-11-17 |
Family
ID=14691825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11662587A Pending JPS63280463A (ja) | 1987-05-12 | 1987-05-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63280463A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02199862A (ja) * | 1989-01-27 | 1990-08-08 | Nec Corp | 半導体装置の製造方法 |
| JPH0399461A (ja) * | 1989-09-12 | 1991-04-24 | Mitsubishi Electric Corp | Ｍｉｍキャパシタを具備した半導体装置 |
| US6680533B1 (en) | 1997-03-19 | 2004-01-20 | Fujitsu Limited | Semiconductor device with suppressed RF interference |
-
1987
- 1987-05-12 JP JP11662587A patent/JPS63280463A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02199862A (ja) * | 1989-01-27 | 1990-08-08 | Nec Corp | 半導体装置の製造方法 |
| JPH0399461A (ja) * | 1989-09-12 | 1991-04-24 | Mitsubishi Electric Corp | Ｍｉｍキャパシタを具備した半導体装置 |
| US6680533B1 (en) | 1997-03-19 | 2004-01-20 | Fujitsu Limited | Semiconductor device with suppressed RF interference |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4135168A (en) | Reverse channel GaAsFET oscillator | |
| US4788584A (en) | RF transistor package with capacitor | |
| US4359754A (en) | Semiconductor device | |
| US11557539B1 (en) | Semiconductor device for RF integrated circuit | |
| US5170235A (en) | Semiconductor integrated circuit | |
| US4458215A (en) | Monolithic voltage controlled oscillator | |
| JP4810904B2 (ja) | 高周波スイッチ回路を有する高周波装置 | |
| US4380022A (en) | Monolithic fully integrated class B push-pull microwave GaAs MESFET with differential inputs and outputs with reduced Miller effect | |
| US20030139159A1 (en) | Protective circuit and radio frequency device using the same | |
| JPS63280463A (ja) | 半導体装置 | |
| JP2679781B2 (ja) | 半導体装置 | |
| US4975659A (en) | Amplifier package using vertical power transistors with ungrounded common terminals | |
| JP2554672B2 (ja) | 電界効果型半導体装置 | |
| JP2874596B2 (ja) | モノリシック電圧制御発振器 | |
| US4104673A (en) | Field effect pentode transistor | |
| JP2000286428A (ja) | 電界効果トランジスタ | |
| JP3087278B2 (ja) | モノリシック集積回路素子 | |
| JPH05335487A (ja) | 伝送回路素子 | |
| US4578629A (en) | Monolithic microwave "split load" phase inverter for push-pull monolithic FET amplifier circuits | |
| US11621672B2 (en) | Compensation of trapping in field effect transistors | |
| JPH024146B2 (ja) | ||
| JPS62269366A (ja) | モノリシツクマイクロ波集積回路 | |
| JPS5931223B2 (ja) | 半導体装置 | |
| JPS58147165A (ja) | 半導体装置 | |
| JPS6348869A (ja) | 半導体装置 |