JPH0399461A - Ｍｉｍキャパシタを具備した半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、Ｍ　Ｉ　Ｍ　（ｌｌｅｔａｌ−１ｎｓｕｌ
ａｔｏｒ−Ｍｅｔａｌ）キャパシタを具備した半導体装
置に関するものであり、特にＭＩＭキャパシタとバイア
ホールとを一体化して、ＭＩＭキャパシタを形成した際
に必要となるチップ上の面積を縮小した半導体装置に関
するものである。

（従来の技術） 第６図は、高周波回路の電源バイアス部において、ＭＩ
Ｍキャパシタとバイアホールとにより高周波短絡回路を
形成した従来のＭＩＭキャパシタを具備した半導体装置
の平面図である。同図において、（１）はバイアス線路
、（２）は配線金属層。

（３）はバイアホール、（４）はＭＩＭキャパシタ、（
５）はバイアス線路（１）とＭＩＭキャパシタ（４）と
を接続する接続線路、（６）はバイアホール（３）や配
線金属層（２）等からなるバイアホール部、（７）はＭ
ＩＭキャパシタ（４）とバイアホール部（６）との接続
部である。

第６図に示すように、従来の半導体装置では、島周波回
路中のバイアス回路に高周波短絡回路を設ける際には、
バイアス線路（１）の近傍にＭＩＭキャパシタ（４）を
形成して、これと上記バイアス線路（１）とを接続線路
（５）で接続する。そして、ＭＩＭキャパシタ（４）の
近傍にバイアホール（３）を形成して、該バイアホール
（３）とＭＩＭキャパシタ（４）とを接続することによ
り、バイアス線路（１）を高周波的に接地していた。

（発明が解決しようとする課ＷＵ） 上記のような従来の半導体装置では、バイアス回路を高
周波的に接地する高周波短絡回路は、ＭＩＭキャパシタ
（４）とバイアホール部（６）とを別々に形成していた
ために、半導体基板りで大きな面積を占めていた（通常
、バイアス回路用のＭＩＭキャパシタ（４）は外形寸法
がｚｏｏｘ　ｚｏ。

μｌ程度、バイアホール部（６）は外形寸法が３００Ｘ
３００ｐｍ程度である）、このため、半導体装置の小型
集積化の障害になっていた。

この発明は、上記のような従来の半導体装ｌの閂題点を
解消することを目的とするものであり、ＭＩＭ−Ｖヤパ
シタとバイアホールとを一体化して、チップ面積を縮小
することを目的としたものである。

〔課題を解決するための手段〕

この発明による半導体装置は、半導体基板の一方の面か
ら他方の面に向けて開孔するバイアホールの内面に上記
半導体基板の他方の面上に形成された第１の導電層と電
気的に接続される電極層を形成し、該電極層の表面に層
間絶縁膜層を形成し、該層間絶縁膜層の表面に第２の導
電層を形成することにより上記電極層と層間絶縁膜層と
第２の導電層とによりＭＩＭキャパシタを形成して、バ
イアホールとＭＩＭキャパシタとを一体化したものであ
る。

この発明の半導体装置の他の例は、半導体基板の一方の
面から、表面に導電層が形成された他方の面に向けて該
他方の面との間に所望の厚みを残して開口を形成し、該
開口の内面に電極層を形成し、該電極層と上記所♀の厚
みの半導体層と−に２導電層とによりＭＩＭキャパシタ
を形成して、バイアホールとＭＩＭキャパシタとを一体
化したものである。

（作　　　用） この発明による半導体装置ては、バイアホールとＭＩＭ
キャパシタとが一体化されるから、例えば、バイアス回
路を高周波的に接地する高周波短絡回路を従来の２分の
１の面積で構成することができる。

（実　施　例） 以下この発明による半導体装置の各実施例を図を参照し
つつ説明する。第１図はこの発明によるＭＩＭキャパシ
タを具備した半導体装置の第１の実施例を示す概略断ｉ
Ｊ！ｉ図である。同図において、（ｌＯ）は半導体基板
で、その表面には第１の導電層として配線金属層（１１
）が形成されている。　（ｉｚ）は半導体基板（ｌＯ）
の裏面から形成されたバイアホールで、その内面には上
記配線金属層（１１）と接触する電極層（１コ）が形成
されており、該電極層（１３）の表面（下面）にＭＩＭ
キャパシタの誘電体とじて作用する層間絶縁膜層（１４
）が形成されている。層間絶縁膜層（１４）の表面（下
面）及び半導体基板（ｌＯ）の裏面には第２の導電層と
して裏面電極（１５）が形成されている。そして、電極
層（１３）と層間絶縁膜層（１４）と裏面電極（１５）
とにより高周波短絡回路として作用するＭ　Ｉ　Ｍ＃ヤ
バシタが形成され、これによって例えばバイアス回路の
上記配線金属層（１１）を高周波的に接地することがで
きる。

第１図の半導体装置は次のようにして製造される。先ず
、半導体基板（１０）の表面に配線金属層（１１）を例
えば蒸着法により形成する。次に半導体基板（ｌＯ）を
その裏面より所望の厚さ（例えば１５０ｇ、ｍ程度）に
なるまで研磨した後、上記半導体基板（！０）の裏面よ
り配線金属層（ＩＩ）上に達するバイアホール（１２）
を例えば化学エツチング法により形成する０次にバイア
ホール（１２）の内面に電極層（１３）を例えば蒸着法
により配線金属層（１１）と接触するように形成し、そ
の表面（下面）に層間絶縁膜層（１４）を例えばスパッ
タリング法により形成する。最後に半導体基板（１０）
の裏面及び層間絶縁膜層（１４）の表面（下面）に裏面
電極（１５）を例えば電解メツキ法により形成する。

なお、上記の第１の実施例では、半導体基板（１０）を
所望の厚さにするためにその裏面から研磨したが、半導
体基板（１０）の裏面より配線金属層（１１）に達する
バイアホールを形成することかできれば、上記の研磨を
省略してもよい。また、バイアホール（１２）を形成す
る方法、配線金属層（１１）、電極層（１３）、層間絶
縁膜層（１４）、裏面電極（１５）の形成方法は、上記
の各方法以外に任意の方法を採用することができる。

第２図はこの発明によるＭＩＭキャパシタを具備した半
導体装置の第２の実施例を示す概略断面図である。同図
において、　（２０）は半導体基板で、その裏面には第
１の導電層として裏面電極（２１）が形成されている。

（２２）は半導体基板（２１）の表面から形成されたバ
イアホールで、その内面には上記裏面電極（２１）と接
触する電極層（２３）が形成されており、該電極層（２
３）及び半導体基板（２１）の表面を慣って層間絶縁膜
層（２４）が形成されている０層間絶縁膜層（２４）の
表面（上面）には第２の導電層として配線金属層（２５
）が形成されている。そして、配線金属層（２５）と層
間絶縁膜層（２４）と電極層（２３）とにより高周波短
絡回路として作用するＭＩＭキャパシタが形成され、こ
れによって例えばバイアス回路の上記配線金属層（２５
）を高周波的に接地することができる。

第２図の半導体装置は次のようにして製造される。先ず
半導体基板（２０）の表面より所望の深さ（例えば３０
ＩＬ■程度）までバイアホール（２２）を例えばＲＩＥ
（反応性イオンエツチング）法により形成する０次にこ
のバイアホール（２２）の内面及び半導体基板（２０）
の表面の一部に電極層（２３）を例えば蒸着法などによ
り形成し、該電極層（２３）の上面及び半導体基板（２
１）の表面を覆って層間絶縁１１９層（２４）を例えば
スパッタリング法により形成する。

次いで層間絶縁膜層（２４）の上面に配線金属層（２５
）を例えば蒸着法により形成する。次に半導体基板（２
０）を裏面から電極層（２コ）が露出するまで研磨した
後、研磨された半導体基板（２０）の裏面に裏面電極（
２１）を例えば電解メツキ法により形成する。

なお１．上記の第２の実施例では、半導体基板（２０）
を裏面から研磨したが、半導体基板（２０）の表面から
裏面に貫通するバイアホールを形成することができれば
、上記の研磨を省略してもよい、この場合は、先に裏面
電極（２１）を形成しておく心安がある。また、バイア
ホール（２２）を形成する方法、裏面電極（２１）、電
極層（２３）、層間絶縁膜層（２４）、配線金属層（２
５）を形成する方法は上記の各方法以外に任意の方法を
採用することができる。

第３［Ａはこの発明によるＭＩＭキャパシタを具備した
半導体装置の第３の実施例を示す概略断面図である。同
図において、　（３０）は半導体基板で、その表面には
導電層として配線金属層（３Ｉ）が形成されている。（
３２）は半導体基板（３０）の裏面から所定の厚みｔを
残して形成された開口で、該開口の内面及び上記半導体
基板（３０）の裏面には電極層として裏面電極（３３）
が形成されている。この実施例では、配線金属層（３１
）と所定の厚み先の半導体基板（３０）の層部分と裏面
電極（３３）とにより高周波短絡回路として作用するＭ
ＩＭキャパシタが形成され、このＭＩＭキャパシタによ
り例えばバイアス回路の配線金属層（３１）を高周波的
に接地することができる。

第３図の半導体装置は次のようにして製造される。先ず
半導体基板（３０）の表面に配線金属層（３１）を例え
ば蒸着法により形成する０次に、半導体基板（３０）を
裏面から研磨して所定の厚みにする０次に、半導体基板
（３０）の研磨された裏面から所望の厚みｔの半導体基
板の層が残るように開口（３２）を例えば化学エツチン
グ法により形成し、該開口内及び半導体基板（３０）の
裏面を覆って裏面電極（３３）を例えば電解メツキ法に
より形成する。

なお、上記の第３の実施例においても、半導体基板（コ
０）の裏面から所望の厚みｔが残るように開口（３２）
を形成することがてきれば、上記の研磨を省略してもよ
い、また、開口（３２）を形成する方法も化学エツチン
グ法以外に任意の方法を採用することがてき、さらに配
線金属層（３１）及び裏面電極（３３）を形成する方法
も上記の各方法以外の任意の方法を採用することかでき
る。

第４図はこの発明によるＭＩＭキャパシタを具備した半
導体装置の第４の実施例を示す概略断面図である。同図
において、−（４０）は半導体基板で、その裏面には導
電層として裏面電極（４１）が形成されている。　（４
２）は半導体基板（４０）の表面から所定の厚みｔを残
して形成された開口で、該開口（４２）及び半導体基板
（４０）の表面の一部を覆って電極層として配線金属層
（４３）が形成されている。この実施例では、配線金属
層（４３）と厚みｔの半導体基板（４０）の層部分と裏
面電極（４１）とにより高周波短絡回路として作用する
ＭＩＭキャパシタが形成され、このＭＩＭキャパシタに
より例えばバイアス回路の配線金属層（４３）を高周波
的に接地することができる。

第４図の半導体装置は次のようにして製造される。先ず
半導体基板（４０）の表面より例えばＲＩＥ法を用いて
所望の深さにまで開口（４２）を形成する９次に開口（
４２）の内面及び半導体基板（４０）の表面の一部を覆
って配線金属Ｒ（４：ｌ）を例えば蒸着法により形成す
る０次に半導体基板（４０）を裏面より研磨して、研磨
面と配線金属層（４２）との間に所望の厚みｔの半導体
基板の層が残るようにする。最後に上記研磨面に裏面電
極（４１）を例えば電解メツキ法により形成する。

なお、上記の第４の実施例においても、半導体基板（４
０）の表面から所望の厚みｔの層が残るように開口（４
２）を形成することができれば、上記の研磨を省略して
もよい、また、開Ｑ　（４２）を形成する方法はＩ’ｔ
ｌＥ法以外の任意の方法を採用することができ、配線金
属層（４３）及び裏面電極（４１）の形成方法も上記の
各方法以外の任意の方法を採用することがてきる。

第５図は第６図と同じ参照番号を使って示したこの発明
の前述の各実施例によるＭＩＭキャパシタを具備した半
導体装置の平面図を示す。同図で、（１）はバイアス線
路、（２）は配線金属層、（３）はバイアホール、（６
）は配線金属層（２）やバイアホール（３）等からなる
バイアホール部である。このバイアホール部（５）内に
ＭＩＭキャパシタが形成されている。

〔発明の効果〕

この発明によれば、バイアホール中にＭＩＭキャパシタ
を形成したため、第５図に示すように例えば高周波回路
中のバイアス線路（１）を高周波短絡回路により高周波
的に接地する場合、それに必とが“できる。また、この
発明では、ＭＩＭキャパシタとバイアホール（３）とが
直接最短距離で接続されるから、高周波短絡回路中に不
所望なインダクタンス成分か現われるのを最少に押える
ことがてきる。

【図面の簡単な説明】

第１図はこの発明によるＭＩＭキャパシタを具備した半
導体装置の第１の実施例の概略断面図。 第２図は第２の実施例の概略断面図、第３図は第３の実
施例の概略断面図、第４図は第４の実施例の概略断面図
、第５図はこの発明によるＭＩＭキャパシタを具備した
半導体装置の各実施例の平面図、第６図は従来のＭＩＭ
キャパシタを具備した半導体装置の概略平面図である。 第１図及び第２図において、（ｌＯ）、（２０）・・・
・半導体基板、（ＩＩ）、（２１）・・・・第１の導電
層、（１２）、（２２）・・・・バイアホール、（１３
）、（２３）・・・・電極層、（Ｉ４）、（２４）・・
・・Ｎｊｒｔｎ絶縁膜層、（Ｉ５）、（２５）・・・・
第２の導電層。 第３図及び第４図において、（３０）、（４０）・・・
・半導体基板、（３１）、（４１）・・・・導電層、（
３２）、（４２）・・・・開口、　（：１３）、（４３
）・・・・電極層。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の一方の面から他方の面に向けて開孔
   するバイアホールの内面に上記半導体基板の他方の面上
   に形成された第１の導電層と電気的に接続される電極層
   を形成し、該電極層の表面に層間絶縁膜層を形成し、該
   層間絶縁膜層の表面に第２の導電層を形成することによ
   り上記電極層と層間絶縁膜層と第２の導電層とによりＭ
   ＩＭキャパシタを形成してなるバイアホールと一体化さ
   れたＭＩＭキャパシタを具備した半導体装置。
2. （２）半導体基板の一方の面から、表面に導電層が形成
   された他方の面に向けて該他方の面との間に所望の厚み
   を残して開口を形成し、該開口の内面に電極層を形成し
   、該電極層と上記所望の厚みの半導体層と上記導電層と
   によりＭＩＭキャパシタを形成してなるバイアホールと
   一体化されたＭＩＭキャパシタを具備した半導体装置。