JP2705237B2 - Ｍｉｍキャパシタを具備した半導体装置 - Google Patents
Ｍｉｍキャパシタを具備した半導体装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、MIM（Metal−Insulator−Matal）キャパ
シタを具備した半導体装置に関するものであり、特にMI
Mキャパシタを形成するのに必要な半導体チップ上の面
積を縮小した半導体装置に関するものである。
シタを具備した半導体装置に関するものであり、特にMI
Mキャパシタを形成するのに必要な半導体チップ上の面
積を縮小した半導体装置に関するものである。
第５図は、高周波回路の電源バイアス部において、MI
Mキャパシタとバイアホールとにより高周波短絡回路を
形成した従来のMIMキャパシタを具備した半導体装置の
平面図である。同図において、（１）はバイアス線路、
（２）は配線金属層、（３）はバイアホール、（４）は
MIMキャパシタ、（５）はバイアス線路（１）とMIMキャ
パシタ（４）とを接続する接続線路、（６）はバイアホ
ール（３）や配線金属層（２）等からなるバイアホール
部、（７）はMIMキャパシタ（４）とバイアホール部
（６）との接続部である。
Mキャパシタとバイアホールとにより高周波短絡回路を
形成した従来のMIMキャパシタを具備した半導体装置の
平面図である。同図において、（１）はバイアス線路、
（２）は配線金属層、（３）はバイアホール、（４）は
MIMキャパシタ、（５）はバイアス線路（１）とMIMキャ
パシタ（４）とを接続する接続線路、（６）はバイアホ
ール（３）や配線金属層（２）等からなるバイアホール
部、（７）はMIMキャパシタ（４）とバイアホール部
（６）との接続部である。
第５図に示すように、従来の半導体装置では、高周波
回路中のバイアス回路に高周波短絡回路を設けるために
は、バイアス線路（１）の近傍にMIMキャパシタ（４）
を形成して、これと上記バイアス線路（５）とを接続
し、また、上記MIMキャパシタ（４）の近傍にバイアホ
ール（３）を形成して、該バイアホール（３）とMIMキ
ャパシタ（４）とを接続する必要があり、この構造によ
ってバイアス線路（１）を高周波的に接地していた。
回路中のバイアス回路に高周波短絡回路を設けるために
は、バイアス線路（１）の近傍にMIMキャパシタ（４）
を形成して、これと上記バイアス線路（５）とを接続
し、また、上記MIMキャパシタ（４）の近傍にバイアホ
ール（３）を形成して、該バイアホール（３）とMIMキ
ャパシタ（４）とを接続する必要があり、この構造によ
ってバイアス線路（１）を高周波的に接地していた。
上記のような従来の半導体装置におけるバイアス回路
を高周波的に接地する高周波短絡回路では、バイアス線
路（１）の近傍にMIMキャパシタ（４）を独立して形成
し、このMIMキャパシタ（４）とバイアホール部（６）
との間、MIMキャパシタ（４）とバイアス線路（１）と
の間をそれぞれ個々の回路素子として形成された接続部
（７）や接続線路（５）により接続していた。このた
め、半導体装置でMIMキャパシタを外形すると、半導体
チップ上でMIMキャパシタ自体およびそれに関連する回
路素子が占める面積が大きくなり（通常、バイアス回路
用のMIMキャパシタ（４）は形成寸法が200×200μｍ程
度、バイアホール（６）は外形寸法が300×300μｍ程度
である）、このことが半導体装置の小型集積化の障害に
なっていた。
を高周波的に接地する高周波短絡回路では、バイアス線
路（１）の近傍にMIMキャパシタ（４）を独立して形成
し、このMIMキャパシタ（４）とバイアホール部（６）
との間、MIMキャパシタ（４）とバイアス線路（１）と
の間をそれぞれ個々の回路素子として形成された接続部
（７）や接続線路（５）により接続していた。このた
め、半導体装置でMIMキャパシタを外形すると、半導体
チップ上でMIMキャパシタ自体およびそれに関連する回
路素子が占める面積が大きくなり（通常、バイアス回路
用のMIMキャパシタ（４）は形成寸法が200×200μｍ程
度、バイアホール（６）は外形寸法が300×300μｍ程度
である）、このことが半導体装置の小型集積化の障害に
なっていた。
この発明は、上記のような従来の半導体装置の問題点
を解消することを目的としたものであり、MIMキャパシ
タをバイアホールと一体的に形成、あるいはMIMキャパ
シタをバイアホールに類似した構造の開口内に形成する
ことにより、チップの面積を縮小することを目的とたも
のである。
を解消することを目的としたものであり、MIMキャパシ
タをバイアホールと一体的に形成、あるいはMIMキャパ
シタをバイアホールに類似した構造の開口内に形成する
ことにより、チップの面積を縮小することを目的とたも
のである。
この発明の第１の実施例による半導体装置は、半導体
基板（10）の一方の面上に形成された第１の導電層（1
1）と、前記半導体基板の他方の面から前記一方の面に
向けて該半導体基板を貫通するように形成されたバイア
ホール（12）と、該バイアホールの内面にのみ形成され
且つ前記第１の導電層と電気的に接続された電極層（1
3）と、上記バイアホール部（12）内において該電極層
の表面を覆って形成された層間絶縁膜層（14）と、該層
間絶縁膜層及び前記半導体基板の露出した他方の面を覆
い且つ該他方の面上に直接形成された第２の導電層（1
5）とからなり、前記第１の導電層（11）を一方の電
極、前記層間絶縁膜層（14）を誘電体層、前記第２の導
電層（15）を他方の電極とするMIMキャパシタを形成し
たものである。
基板（10）の一方の面上に形成された第１の導電層（1
1）と、前記半導体基板の他方の面から前記一方の面に
向けて該半導体基板を貫通するように形成されたバイア
ホール（12）と、該バイアホールの内面にのみ形成され
且つ前記第１の導電層と電気的に接続された電極層（1
3）と、上記バイアホール部（12）内において該電極層
の表面を覆って形成された層間絶縁膜層（14）と、該層
間絶縁膜層及び前記半導体基板の露出した他方の面を覆
い且つ該他方の面上に直接形成された第２の導電層（1
5）とからなり、前記第１の導電層（11）を一方の電
極、前記層間絶縁膜層（14）を誘電体層、前記第２の導
電層（15）を他方の電極とするMIMキャパシタを形成し
たものである。
この発明の半導体装置の他の例は、半導体基板（30ま
たは40）の一方の面上に直接形成された導電層（13また
は41）と、前記半導体基板の他方の面から前記一方の面
に向けて該一方の面との間に所定の厚み（ｔ）を残して
形成された開口（32または42）と、該開口の少なくとも
その内面に直接形成された電極層（33または43）とから
なり、前記導電層（31または41）を一方の電極、前記半
導体基板の所定の厚み（ｔ）の部分を誘電体層、前記電
極層（33または43）を他方の電極とするMIMキャパシタ
を形成したものである。
たは40）の一方の面上に直接形成された導電層（13また
は41）と、前記半導体基板の他方の面から前記一方の面
に向けて該一方の面との間に所定の厚み（ｔ）を残して
形成された開口（32または42）と、該開口の少なくとも
その内面に直接形成された電極層（33または43）とから
なり、前記導電層（31または41）を一方の電極、前記半
導体基板の所定の厚み（ｔ）の部分を誘電体層、前記電
極層（33または43）を他方の電極とするMIMキャパシタ
を形成したものである。
この発明による半導体装置では、MIMキャパシタがバ
イアホールと一体的に、あるいはバイアホールに類似し
た構造の開口内に形成されるから、例えばバイアス回路
を高周波的に接地する高周波短絡回路を従来の装置の約
２分の１の小さい面積で構成することができる。
イアホールと一体的に、あるいはバイアホールに類似し
た構造の開口内に形成されるから、例えばバイアス回路
を高周波的に接地する高周波短絡回路を従来の装置の約
２分の１の小さい面積で構成することができる。
以下この発明による半導体装置の各実施例を図を参照
しつつ説明する。第１図はこの発明によるMIMキャパシ
タを具備した半導体装置の第１の実施例を示す概略断面
図である。同図において、（10）は半導体基板で、その
表面には第１の導電層として配線金属層（11）が形成さ
れている。（12）は半導体基板（10）の裏面から上記表
面に向けて形成されたバイアホールで、その内面には上
記配線金属層（11）と接触する電極層（13）が形成され
ており、また上記バイアホール（12）内で該電極層（1
3）の表面（下面）にMIMキャパシタの誘電体として作用
する層間絶縁膜層（14）が形成されている。層間絶縁膜
層（14）の表面（下面）及び半導体基板（16）の裏面に
は第２の導電層として裏面電極（15）が形成されてい
る。そして、電極層（13）を一方の電極、層間絶縁膜層
（14）を誘電体層、裏面電極（15）を他方の電極とする
高周波短絡回路として作用するMIMキャパシタが形成さ
れ、このMIMキャパシタの上記裏面電極（15）を接地す
ることにより例えばバイアス回路の配線金属層（11）を
高周波的に接地することができる。
しつつ説明する。第１図はこの発明によるMIMキャパシ
タを具備した半導体装置の第１の実施例を示す概略断面
図である。同図において、（10）は半導体基板で、その
表面には第１の導電層として配線金属層（11）が形成さ
れている。（12）は半導体基板（10）の裏面から上記表
面に向けて形成されたバイアホールで、その内面には上
記配線金属層（11）と接触する電極層（13）が形成され
ており、また上記バイアホール（12）内で該電極層（1
3）の表面（下面）にMIMキャパシタの誘電体として作用
する層間絶縁膜層（14）が形成されている。層間絶縁膜
層（14）の表面（下面）及び半導体基板（16）の裏面に
は第２の導電層として裏面電極（15）が形成されてい
る。そして、電極層（13）を一方の電極、層間絶縁膜層
（14）を誘電体層、裏面電極（15）を他方の電極とする
高周波短絡回路として作用するMIMキャパシタが形成さ
れ、このMIMキャパシタの上記裏面電極（15）を接地す
ることにより例えばバイアス回路の配線金属層（11）を
高周波的に接地することができる。
第１図の半導体装置は次のようにして製造される。先
ず、半導体基板（10）の表面に配線金属層（11）を例え
ば蒸着法により形成する。次に半導体基板（10）をその
裏面より所定の厚さ（例えば150μｍ程度）になるまで
研磨した後、上記半導体基板（10）の裏面より配線金属
層（11）に達するバイアホール（12）を例えば化学エッ
チング法により形成する。次にバイアホール（12）の内
面にのみ電極層（13）を例えば蒸着法により配線金属層
（11）と接触するように形成し、その表面（下面）に層
間絶縁膜層（14）を例えばスパッタリング法により形成
する。この場合、図示のように層間絶縁層（14）はバイ
アホール（12）内にのみ存在するように形成される。最
後に半導体基板（10）の裏面の露出面及び層間絶縁膜層
（14）の表面（下面）にそれぞれ直接接触する裏面電極
（15）を例えば電気メッキ法により形成する。
ず、半導体基板（10）の表面に配線金属層（11）を例え
ば蒸着法により形成する。次に半導体基板（10）をその
裏面より所定の厚さ（例えば150μｍ程度）になるまで
研磨した後、上記半導体基板（10）の裏面より配線金属
層（11）に達するバイアホール（12）を例えば化学エッ
チング法により形成する。次にバイアホール（12）の内
面にのみ電極層（13）を例えば蒸着法により配線金属層
（11）と接触するように形成し、その表面（下面）に層
間絶縁膜層（14）を例えばスパッタリング法により形成
する。この場合、図示のように層間絶縁層（14）はバイ
アホール（12）内にのみ存在するように形成される。最
後に半導体基板（10）の裏面の露出面及び層間絶縁膜層
（14）の表面（下面）にそれぞれ直接接触する裏面電極
（15）を例えば電気メッキ法により形成する。
なお、上記の第一の実施例では、半導体基板（10）を
所定の厚みにするためにその裏面から研磨したが、半導
体基板（10）の裏面より配線金属層（11）に達するバイ
アホールを形成することができれば、上記の研磨処理を
省略してもよい。また、バイアホール（12）を形成する
方法、配線金属層（11）、電極層（13）、層間絶縁膜層
（14）、裏面電極（15）の形成方法は上記の各方法以外
に任意の方法を採用することができる。
所定の厚みにするためにその裏面から研磨したが、半導
体基板（10）の裏面より配線金属層（11）に達するバイ
アホールを形成することができれば、上記の研磨処理を
省略してもよい。また、バイアホール（12）を形成する
方法、配線金属層（11）、電極層（13）、層間絶縁膜層
（14）、裏面電極（15）の形成方法は上記の各方法以外
に任意の方法を採用することができる。
第２図はこの発明によるMIMキャパシタを具備した半
導体装置の第２の実施例を示す概略断面図である。同図
において、（30）は半導体基板で、その表面には導電層
として配線金属層（31）が形成されている。（32）は半
導体基板（30）の裏面から所定の厚みｔを残して形成さ
れた開口で、少なくとも該開口の内面及び上記半導体基
板（30）の裏面にはこれらの各面に直接接触する電極層
として裏面電極（33）が形成されている。この実施例で
は、配線金属層（31）を一方の電極層、所定の厚みｔの
半導体基板（30）の部分を誘電体層、裏面電極（33）を
他方の電極とする高周波短絡回路として作用するMIMキ
ャパシタが形成され、このMIMキャパシタの上記裏面電
極（32）を接地することにより例えばバイアス回路の配
線金属（31）を高周波的に接地することができる。
導体装置の第２の実施例を示す概略断面図である。同図
において、（30）は半導体基板で、その表面には導電層
として配線金属層（31）が形成されている。（32）は半
導体基板（30）の裏面から所定の厚みｔを残して形成さ
れた開口で、少なくとも該開口の内面及び上記半導体基
板（30）の裏面にはこれらの各面に直接接触する電極層
として裏面電極（33）が形成されている。この実施例で
は、配線金属層（31）を一方の電極層、所定の厚みｔの
半導体基板（30）の部分を誘電体層、裏面電極（33）を
他方の電極とする高周波短絡回路として作用するMIMキ
ャパシタが形成され、このMIMキャパシタの上記裏面電
極（32）を接地することにより例えばバイアス回路の配
線金属（31）を高周波的に接地することができる。
第２図の半導体装置は次のようにして製造される。先
ず、半導体基板（30）の表面に配線金属層（31）を例え
ば蒸着法により形成する。次に、半導体基板（30）を裏
面から研磨して所定の厚みにする。次に、半導体基板
（30）の研磨された裏面から所定の厚みｔの半導体基板
の層が残るように開口（32）を例えば化学エッチング法
により形成し、少なくとも該開口（32）の内面及び半導
体基板（30）の裏面を覆って各面に直接接触する裏面電
極（33）を例えば電界メッキ法により形成する。
ず、半導体基板（30）の表面に配線金属層（31）を例え
ば蒸着法により形成する。次に、半導体基板（30）を裏
面から研磨して所定の厚みにする。次に、半導体基板
（30）の研磨された裏面から所定の厚みｔの半導体基板
の層が残るように開口（32）を例えば化学エッチング法
により形成し、少なくとも該開口（32）の内面及び半導
体基板（30）の裏面を覆って各面に直接接触する裏面電
極（33）を例えば電界メッキ法により形成する。
なお、上記第２の実施例においても、半導体基板（3
0）の裏面から所定の厚みｔが残るように開口（32）を
形成することができれば、上記の研磨処理を省略しても
よい。また、開口（32）を形成する方法も化学エッチン
グ法以外に任意の方法を採用することができ、さらに配
線金属層（31）及び裏面電極（33）を形成する方法も上
記の各方法以外の任意の方法を採用することができる。
0）の裏面から所定の厚みｔが残るように開口（32）を
形成することができれば、上記の研磨処理を省略しても
よい。また、開口（32）を形成する方法も化学エッチン
グ法以外に任意の方法を採用することができ、さらに配
線金属層（31）及び裏面電極（33）を形成する方法も上
記の各方法以外の任意の方法を採用することができる。
第３図はこの発明のMIMキャパシタを具備した半導体
装置の第３の実施例を示す概略断面図である。同図にお
いて、（40）は半導体基板で、その裏面には導電層とし
て裏面電極（41）がその裏面に直接接触して形成されて
いる。（42）は半導体基板（40）の表面から所定の厚み
ｔを残して形成された開口で、該開口（42）の内面及び
半導体基板（40）の表面の一部を覆って電極層として作
用する配線金属層（43）が同様に上記の各面に直接接触
して形成されている。この実施例では、配線金属層（4
3）を一方の電極、厚みｔの半導体基板（40）の層部分
を誘電体層、裏面電極（41）を他方の電極とする、高周
波短絡回路として作用するMIMキャパシタが形成され、
このMIMキャパシタの上記裏面電極（41）を接地するこ
とにより例えばバイアス回路の配線金属層（43）を高周
波的に接地することができる。
装置の第３の実施例を示す概略断面図である。同図にお
いて、（40）は半導体基板で、その裏面には導電層とし
て裏面電極（41）がその裏面に直接接触して形成されて
いる。（42）は半導体基板（40）の表面から所定の厚み
ｔを残して形成された開口で、該開口（42）の内面及び
半導体基板（40）の表面の一部を覆って電極層として作
用する配線金属層（43）が同様に上記の各面に直接接触
して形成されている。この実施例では、配線金属層（4
3）を一方の電極、厚みｔの半導体基板（40）の層部分
を誘電体層、裏面電極（41）を他方の電極とする、高周
波短絡回路として作用するMIMキャパシタが形成され、
このMIMキャパシタの上記裏面電極（41）を接地するこ
とにより例えばバイアス回路の配線金属層（43）を高周
波的に接地することができる。
第３図の半導体装置は次のようにして製造される。先
ず、半導体基板（40）の表面より例えばRIE法を用いて
所定の深さの開口（42）を形成する。次に開口（42）の
内面及び半導体基板（40）の表面の一部を覆って配線金
属層（43）を例えば蒸着法により形成する。次に半導体
基板（40）を裏面より研磨して、研磨面と配線金属層
（42）との間に所定の厚みｔが残るようにする。最後に
上記研磨面に裏面電極（41）を例えば電界メッキ法によ
り形成する。
ず、半導体基板（40）の表面より例えばRIE法を用いて
所定の深さの開口（42）を形成する。次に開口（42）の
内面及び半導体基板（40）の表面の一部を覆って配線金
属層（43）を例えば蒸着法により形成する。次に半導体
基板（40）を裏面より研磨して、研磨面と配線金属層
（42）との間に所定の厚みｔが残るようにする。最後に
上記研磨面に裏面電極（41）を例えば電界メッキ法によ
り形成する。
なお、上記の第３の実施例においても、半導体基板
（40）の表面から所定の厚みｔの層が残るように開口
（42）を形成することができれば、上記の研磨処理を省
略してもよい。また、開口（42）を形成する方法はRIE
法以外の任意の方法を採用することがせき、配線金属層
（43）及び裏面電極（41）の形成方法も上記の各方法以
外の任意の方法を採用することができる。
（40）の表面から所定の厚みｔの層が残るように開口
（42）を形成することができれば、上記の研磨処理を省
略してもよい。また、開口（42）を形成する方法はRIE
法以外の任意の方法を採用することがせき、配線金属層
（43）及び裏面電極（41）の形成方法も上記の各方法以
外の任意の方法を採用することができる。
第４図は第５図と同じ参照番号を使って示したこの発
明の前述の各実施例によるMIMキャパシタを具備した半
導体装置の平面図を示す。同図で、（１）はバイアス線
路、（２）は配線金属層、（３）はバイアホール（また
は開口）、（６）は配線金属層（２）やバイアホール
（または開口）（３）等からなるこの発明のMIMキャパ
シタとなる部分である。
明の前述の各実施例によるMIMキャパシタを具備した半
導体装置の平面図を示す。同図で、（１）はバイアス線
路、（２）は配線金属層、（３）はバイアホール（また
は開口）、（６）は配線金属層（２）やバイアホール
（または開口）（３）等からなるこの発明のMIMキャパ
シタとなる部分である。
この発明の半導体装置では、バイアホールまたは開口
中にMIMキャパシタを形成したことにより、第４図に示
すように例えば高周波回路中のバイアス線路（１）を高
周波短絡回路により高周波的に接地する場合、それに必
要なチップ上の面積を従来の約２分の１に縮小すること
ができる。また、この発明の半導体装置では、MIMキャ
パシタとバイアス線路または接地線路とが直接最短距離
で接続されるから、高周波短絡回路中に不所望なインダ
クタンス成分が現れるのを最少に抑えることができる。
さらに、この発明によるMIMキャパシタを具備した半導
体装置を基台（キャリア）上に取付ける際に、該基台に
半田付けされる上記MIMキャパシタの電極は、その全部
あるいは少なくとも一部が半導体基板に直接接触して形
成されているから、半田付け作業中にMIMキャパシタの
電極が半導体基板から剥離して浮き上がるようなことは
全くない、という効果が得られる。
中にMIMキャパシタを形成したことにより、第４図に示
すように例えば高周波回路中のバイアス線路（１）を高
周波短絡回路により高周波的に接地する場合、それに必
要なチップ上の面積を従来の約２分の１に縮小すること
ができる。また、この発明の半導体装置では、MIMキャ
パシタとバイアス線路または接地線路とが直接最短距離
で接続されるから、高周波短絡回路中に不所望なインダ
クタンス成分が現れるのを最少に抑えることができる。
さらに、この発明によるMIMキャパシタを具備した半導
体装置を基台（キャリア）上に取付ける際に、該基台に
半田付けされる上記MIMキャパシタの電極は、その全部
あるいは少なくとも一部が半導体基板に直接接触して形
成されているから、半田付け作業中にMIMキャパシタの
電極が半導体基板から剥離して浮き上がるようなことは
全くない、という効果が得られる。
第１図はこの発明によるMIMキャパシタを具備した半導
体装置の第１の実施例の概略断面図、第２図はこの発明
の第２の実施例の概略断面図、第３図はこの発明の第３
の実施例の概略断面図、第４図はこの発明によるMIMキ
ャパシタを具備した半導体装置の各実施例の平面図、第
５図は従来のMIMキャパシタを具備した半導体装置の概
略平面図である。 第１図において、（10）……半導体基板、（11）……第
１の導電層、（12）……バイアホール、（13）……電極
層、（14）……層間絶縁膜層、（15）……第２の導電
層、 第２図および第３図において、（30）、（40）……半導
体基板、（31）、（41）……導電層、（32）、（42）…
…開口、（33）、（43）……電極層。
体装置の第１の実施例の概略断面図、第２図はこの発明
の第２の実施例の概略断面図、第３図はこの発明の第３
の実施例の概略断面図、第４図はこの発明によるMIMキ
ャパシタを具備した半導体装置の各実施例の平面図、第
５図は従来のMIMキャパシタを具備した半導体装置の概
略平面図である。 第１図において、（10）……半導体基板、（11）……第
１の導電層、（12）……バイアホール、（13）……電極
層、（14）……層間絶縁膜層、（15）……第２の導電
層、 第２図および第３図において、（30）、（40）……半導
体基板、（31）、（41）……導電層、（32）、（42）…
…開口、（33）、（43）……電極層。
Claims (2)
- 【請求項１】半導体基板の一方の面上に形成された第１
の導電層と、前記半導体基板の他方の面から前記一方の
面に向けて該半導体基板を貫通するように形成されたバ
イアホールと、該バイアホールの内面にのみ形成され且
つ前記第１の導電層と電気的に接続された電極層と、上
記バイアホール内で該電極層の表面を覆って形成された
層間絶縁膜層と、該層間絶縁膜層及び前記半導体基板の
露出した他方の面上に直接接触して形成された第２の導
電層とからなり、前記第１の導電層を一方の電極、前記
層間絶縁膜層を誘電体層、前記第２の導電層を他方の電
極とするMIMキャパシタが形成された、バイアホールと
一体化されたMIMキャパシタを具備した半導体装置。 - 【請求項２】半導体基板の一方の面上に直接形成された
導電層と、前記半導体基板の他方の面から前記一方の面
に向けて該一方の面との間に所定の厚みを残して形成さ
れた開口と、該開口の少なくともその内面に直接形成さ
れた電極層とからなり、前記導電層を一方の電極、前記
半導体基板の所定の厚みの部分を誘電体層、前記電極層
を他方の電極とするMIMキャパシタが形成された、MIMキ
ャパシタを具備した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1236272A JP2705237B2 (ja) | 1989-09-12 | 1989-09-12 | Ｍｉｍキャパシタを具備した半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1236272A JP2705237B2 (ja) | 1989-09-12 | 1989-09-12 | Ｍｉｍキャパシタを具備した半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0399461A JPH0399461A (ja) | 1991-04-24 |
| JP2705237B2 true JP2705237B2 (ja) | 1998-01-28 |
Family
ID=16998324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1236272A Expired - Lifetime JP2705237B2 (ja) | 1989-09-12 | 1989-09-12 | Ｍｉｍキャパシタを具備した半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2705237B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP5565356B2 (ja) * | 2011-03-24 | 2014-08-06 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP6458718B2 (ja) * | 2015-11-27 | 2019-01-30 | 三菱電機株式会社 | Ｍｉｍキャパシタ及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS63285001A (ja) * | 1987-05-18 | 1988-11-22 | Mitsubishi Electric Corp | モノリジックマイクロ波装置 |
| JPH028153U (ja) * | 1988-06-27 | 1990-01-19 | ||
| JP2827246B2 (ja) * | 1989-01-27 | 1998-11-25 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1989
- 1989-09-12 JP JP1236272A patent/JP2705237B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0399461A (ja) | 1991-04-24 |
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