JP5565356B2 - 半導体装置およびその製造方法 - Google Patents
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本発明の第1実施形態について説明する。図1は、本実施形態にかかる半導体装置に備えられるキャパシタ構造部を有する配線基板を示した図であり、(a)が上面図、(b)が(a)のA−A’断面図である。以下、この図を参照して、本実施形態にかかる半導体装置に備えられる配線基板について説明する。
まず、シリコン基板1を用意する。このときのシリコン基板1は、図1の状態のときよりも厚くなっている。そして、図示しないが、シリコン基板1の表面側にエッチングマスクを配置し、フォトリソグラフィによってエッチングマスクのうちのキャパシタ構造部2と対応する位置を開口させる。その後、エッチングマスクを用いたエッチングにより、シリコン基板1のうちキャパシタ構造部2と対応する位置に円柱状の凹部10を形成する。このときの凹部10は、後に貫通孔3となる部分であるが、このときには貫通孔3よりも若干深くされる。ただし、凹部10が、シリコン基板1を貫通しない程度の深さとされ、凹部10の底面にシリコン基板1が残る状態としている。そして、エッチングマスクを除去する。
シリコン基板1の表面側に外側導体2aを形成するための第1金属膜11を成膜する。これにより、凹部10の内壁面にも第1金属膜11が成膜される。
シリコン基板1の表面側において、第1金属膜11の表面に誘電体2bを形成するための誘電体膜12を成膜する。これにより、凹部10内における第1金属膜11の表面にも誘電体膜12が成膜される。
シリコン基板1の表面側において、誘電体膜12の表面に中心導体2cを形成するための第2金属膜13を成膜する。これにより、凹部10内における誘電体膜12の表面にも第2金属膜13が成膜される。
CMP(Chemical Mechanical Polishing)などの平坦化処理により、シリコン基板1の表面上において、第2金属膜13や誘電体膜12および第1金属膜11を除去する。これにより、シリコン基板1の表面が露出させられると共に、凹部10内において外側導体2aと誘電体2bおよび中心導体2cが同心円状に配置されたキャパシタ構造部2が構成され、この構造がシリコン基板1の表面側から露出させられた状態となる。
CMPなどの平坦化処理により、今度はシリコン基板1の裏面側からシリコン基板1を全体的に所定厚さ薄くし、シリコン基板1の裏面から外側導体2aおよび誘電体2bを露出させる。これにより、凹部10の底面を構成していたシリコン基板1の一部が除去され、貫通孔3となる。
キャパシタ構造部2を含めたシリコン基板1の表面に絶縁膜4を形成する。そして、図示しないが、絶縁膜4の表面側にエッチングマスクを配置し、フォトリソグラフィによってエッチングマスクのうちのコンタクトホール4aと対応する位置を開口させる。その後、エッチングマスクを用いたエッチングにより、絶縁膜4にコンタクトホール4aを形成する。そして、エッチングマスクを除去する。
絶縁膜4の表面に配線材料となる金属をCVD、蒸着、スパッタなどによって成膜することで上面配線層5を形成したのち、図示しないが、上面配線層5の表面側にエッチングマスクを配置し、フォトリソグラフィによってエッチングマスクのうちの不要部分と対応する位置を開口させる。その後、エッチングマスクを用いたエッチングにより、上面配線層5を所望形状にパターニングする。そして、エッチングマスクを除去する。
シリコン基板1の裏面側に配線材料となる金属をCVD、蒸着、スパッタなどによって成膜することにより下面配線層6を形成する。このとき、下面配線層6をシリコン基板1の裏面全面に形成するだけで良いため、パターニング工程等が不要で簡単な製造工程とすることができる。
本発明の第2実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対してキャパシタ構造部2の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
まず、シリコン基板1を用意する。このときのシリコン基板1は、図1の状態のときよりも厚くなっている。そして、図示しないが、シリコン基板1の表面側にエッチングマスクを配置し、フォトリソグラフィによってエッチングマスクのうちの外側導体2aと対応する位置を開口させる。このとき開口させる部分は外側導体2aと同等幅の円形の筒形状とし、それより内側にはエッチングマスクが残るようにしている。その後、エッチングマスクを用いたエッチングにより、シリコン基板1のうち外側導体2aと対応する位置に円筒状の凹部10を形成する。このときの凹部10は、後に貫通孔3となる部分であるが、このときには貫通孔3よりも若干深くされる。ただし、凹部10が、シリコン基板1を貫通しない程度の深さとされ、凹部10の底面にシリコン基板1が残る状態としている。そして、エッチングマスクを除去する。
シリコン基板1の表面側に外側導体2aを形成するための第1金属膜11を成膜する。これにより、凹部10の内壁面にも第1金属膜11が成膜される。
CMPなどの平坦化処理により、シリコン基板1の表面上において、第1金属膜11を除去する。これにより、シリコン基板1の表面が露出させられると共に、凹部10内において外側導体2aが残される。
図示しないが、シリコン基板1の表面側にエッチングマスクを配置し、フォトリソグラフィによってエッチングマスクのうちの誘電体2bおよび中心導体2cと対応する位置を開口させる。その後、エッチングマスクを用いたエッチングにより、シリコン基板1のうち外側導体2a内の残っている部分を外側導体2aよりも浅い深さ分だけ除去し、誘電体2bおよび中心導体2cと対応する位置に円筒状の凹部20を形成する。これにより、外側導体2aよりも浅い凹部20が形成される。そして、エッチングマスクを除去する。
シリコン基板1の表面側において、第1金属膜11の表面に誘電体2bを形成するための誘電体膜12を成膜する。これにより、凹部20内における外側導体2aの表面にも誘電体膜12が成膜される。
シリコン基板1の表面側において、誘電体膜12の表面に中心導体2cを形成するための第2金属膜13を成膜する。これにより、凹部20内における誘電体膜12の表面にも第2金属膜13が成膜される。
CMPなどの平坦化処理により、シリコン基板1の表面上において、第2金属膜13や誘電体膜12を除去する。これにより、シリコン基板1の表面が露出させられると共に、凹部20内において誘電体2bおよび中心導体2cが残される。これにより、外側導体2aや誘電体2bおよび中心導体2cが同心円状に配置されたキャパシタ構造部2が構成され、この構造がシリコン基板1の表面側から露出させられた状態となる。
CMPなどの平坦化処理により、今度はシリコン基板1の裏面側からシリコン基板1を薄くし、シリコン基板1の裏面から外側導体2aおよび誘電体2bを露出させる。これにより、凹部10の底面を構成していたシリコン基板1の一部が除去され、貫通孔3となる。
第1実施形態で説明した図4(a)〜(c)の工程と同様に、キャパシタ構造部2を含めたシリコン基板1の表面に絶縁膜4を形成したのちパターニングしてコンタクトホール4aを形成し、さらにその上に上面配線層5を成膜したのちこれをパターニングする。そして、シリコン基板1の裏面側に下面配線層6を成膜する。
本発明の第3実施形態について説明する。本実施形態では、第1、第2実施形態で示した配線基板を備えた半導体装置の一例について説明する。
上記各実施形態では、基板としてシリコン基板1を用いる場合について説明したが、シリコン基板1以外の基板、例えばガラス基板や金属基板などを用いることができる。なお、シリコン基板1の不純物濃度が高い場合や金属基板を用いる場合において、外側導体2aと基板とを絶縁したい場合には、外側導体2aと基板との間に絶縁膜を配置すれば良い。
2 キャパシタ構造部
2a 外側導体
2b 誘電体
2c 中心導体
3 貫通孔
4 絶縁膜
4a コンタクトホール
5 上面配線層
5a パッド
6 下面配線層
10 凹部
11 金属膜
12 誘電体膜
13 金属膜
20 凹部
30 リードフレーム
31 GND部
32 バンプ
33 半導体チップ
34 ボンディングワイヤ
35 外部端子
Claims (9)
- 表面および裏面を有し、前記表面から前記裏面に貫通する貫通孔(3)が形成された基板(1)と、
前記基板(1)の前記貫通孔(3)内に、中心導体(2c)を中心として誘電体(2b)と外側導体(2a)とが同軸状に配置されたキャパシタ構造部(2)と、
前記基板(1)の前記表面に形成され、前記中心導体(2c)を露出させるコンタクトホール(4a)が備えられた絶縁膜(4)と、
前記絶縁膜(4)上に形成され、前記コンタクトホール(4a)を通じて前記中心導体(2c)と電気的に接続された上面配線層(5)と、
前記基板(1)の前記裏面に形成され、前記外側導体(2a)のみと電気的に接続された下面配線層(6)とを有し、
前記基板(1)の前記裏面側において、前記中心導体(2c)の先端と前記下面配線層(6)との間には前記誘電体(2b)が介在し、前記誘電体(2b)と前記下面配線層(6)とが絶縁分離された配線基板を備えていることを特徴とする半導体装置。 - 前記下面配線層(6)は、グラウンドプレーンであることを特徴とする請求項1に記載の半導体装置。
- 前記グラウンドプレーンを構成する前記下面配線層(6)は、前記基板(1)の前記裏面全面に形成されていることを特徴とする請求項2に記載の半導体装置。
- 前記基板(1)の前記裏面において、前記誘電体(2b)が前記下面配線層(6)と直接接触していることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。
- 前記基板(1)の前記裏面において、前記誘電体(2b)と前記下面配線層(6)との間には、前記基板(1)の一部が残されていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。
- 前記キャパシタ構造部(2)が複数個備えられており、複数個の前記キャパシタ構造部(2)の前記中心導体(2c)が前記上面配線層(5)の構成する同じ信号配線に接続されていることを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置。
- 前記キャパシタ構造部(2)は、同心円状もしくは同心多角形状によって構成されていることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置。
- 前記キャパシタ構造部(2)は、トレンチ形状によって構成されていることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置。
- 表面および裏面を有する基板(1)を用意する工程と、
前記基板(1)の表面から筒状の第1凹部(10)を形成する工程と、
前記凹部(10)内を含め前記基板(1)の表面側に第1金属膜(11)を形成したのち、平坦化処理により、前記第1金属膜(11)のうち前記基板(1)の表面上に形成されている部分を前記基板(1)の表面が露出するまで除去することで、前記第1金属膜(11)によって外側導体(2a)を構成する工程と、
前記基板(1)のうち前記外側導体(2a)内に残っている部分のうち該外側導体(2a)よりも浅い深さ分だけ除去し、第2凹部(20)を形成する工程と、
前記第2凹部(10)内を含め前記第1金属膜(11)および前記基板(1)の表面に誘電体膜(12)を形成する工程と、
前記凹部(10)内を含め前記誘電体膜(12)の表面側に第2金属膜(13)を形成する工程と、
平坦化処理により、前記第2金属膜(13)と前記誘電体膜(12)のうち前記基板(1)の表面上に形成されている部分を前記基板(1)の表面が露出するまで除去することで、前記第2金属膜(13)によって中心導体(2c)を構成し、該中心導体(2c)と前記外側導体(2a)の間に前記誘電体膜(12)にて構成される誘電体(2b)が配置されたキャパシタ構造を形成する工程と、
前記基板(1)の裏面を平坦化処理により所定厚さ薄くし、前記第2金属膜(13)の先端に前記誘電体膜(12)を残しつつ、前記第1金属膜(11)を露出させる工程と、
前記基板(1)の表面側において、前記中心導体(2c)に電気的に接続される上面配線層(5)を形成する工程と、
前記基板(1)の裏面側において、前記外側導体(2a)に電気的に接続される下面配線層(6)を形成する工程とを含んでいることを特徴とする半導体装置の製造方法。
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