JPS6231133A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6231133A JPS6231133A JP17151085A JP17151085A JPS6231133A JP S6231133 A JPS6231133 A JP S6231133A JP 17151085 A JP17151085 A JP 17151085A JP 17151085 A JP17151085 A JP 17151085A JP S6231133 A JPS6231133 A JP S6231133A
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- JP
- Japan
- Prior art keywords
- electrode
- wiring
- transmission line
- substrate
- dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/645—Inductive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Landscapes
- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロ波あるいは高速の電気信号用の半導体
装置に関するものである。
装置に関するものである。
従来の技術
マイクロ波集積回路の中で、モノリシックマイクロ波集
積回路（以後ＭＭＩＣと称す）は小型化。
積回路（以後ＭＭＩＣと称す）は小型化。
低価格化が期待できる。ＭＭＩＣの問題点は３点ある。
第１点は伝送線路が半導体基板表面の電極配線とその基
板裏面に被着された金属層でマイクロストリップ線路が
形成されることに起因したものであるが、伝送線路形成
のために基板を所定の厚みに研摩しなければならない。
板裏面に被着された金属層でマイクロストリップ線路が
形成されることに起因したものであるが、伝送線路形成
のために基板を所定の厚みに研摩しなければならない。
一般に基板の厚みは、ＧａＡｓ半導体基板を用いたＭＭ
ＩＣにおいて約１６０μｍである。その後半導体基板裏
面に接地電極を被着する必要がある。このため伝送線路
形成のための工程が増加する。また基板が薄いために割
れ易い問題点もある。
ＩＣにおいて約１６０μｍである。その後半導体基板裏
面に接地電極を被着する必要がある。このため伝送線路
形成のための工程が増加する。また基板が薄いために割
れ易い問題点もある。
第２点は、ＭＭＩＣの所定の電極を接地することに起因
している。所定の電極を配線金属を用いて接地する場合
、配線金属は波長に比べて十分短いことが要求される。
している。所定の電極を配線金属を用いて接地する場合
、配線金属は波長に比べて十分短いことが要求される。
そのため基板側面を迂回する配線を用いることは適さな
い。このため直接接地されるべき電極の下部基板に穴を
設は基板裏面の接地電極に配線するパイヤホール方式で
接地する。しかしこのバイヤホールの作製は基板に深い
エヮテングホールを形成した後、電気メッキによる配線
電極形成など非常に煩雑な工程が必要である。
い。このため直接接地されるべき電極の下部基板に穴を
設は基板裏面の接地電極に配線するパイヤホール方式で
接地する。しかしこのバイヤホールの作製は基板に深い
エヮテングホールを形成した後、電気メッキによる配線
電極形成など非常に煩雑な工程が必要である。
以上の２つの点の問題点はＭＭＩＣの構造に関係した製
造工程に関する問題点であるが、第３点は実装方法に関
するものである。ＭＭＩＣを実際に使用する場合、半導
体裏面に接地電極を有する従来のＭＭＩＣは、誘電体基
板上に裏面の接地電極を用いてハンダ付けされ、誘電体
基板上の伝送線路とＭＭＩＣ上の伝送線路とは、金線あ
るいはアルミニウム線を用いて結線される。しかしこれ
らのボンディング線はマイクロ波周波数にとって大きな
インダクタンスとなるため伝送上の大きな障害となる。
造工程に関する問題点であるが、第３点は実装方法に関
するものである。ＭＭＩＣを実際に使用する場合、半導
体裏面に接地電極を有する従来のＭＭＩＣは、誘電体基
板上に裏面の接地電極を用いてハンダ付けされ、誘電体
基板上の伝送線路とＭＭＩＣ上の伝送線路とは、金線あ
るいはアルミニウム線を用いて結線される。しかしこれ
らのボンディング線はマイクロ波周波数にとって大きな
インダクタンスとなるため伝送上の大きな障害となる。
発明が解決しようとする問題点
本発明が解決しようとする問題点は、以上説明した３点
で、法導体基板両面の電極を利用するマイクロストリッ
プ線路形成のための製造工程の煩雑性と、バイヤホール
形成のための製造工程の煩雑性と、それにボンディング
線の寄生インダクタンスである。
で、法導体基板両面の電極を利用するマイクロストリッ
プ線路形成のための製造工程の煩雑性と、バイヤホール
形成のための製造工程の煩雑性と、それにボンディング
線の寄生インダクタンスである。
問題点を解決するだめの手段
これらの問題点は、ＭＭＩＣの配線電極と誘電体表面に
形成された配線電極とが一定距離の空気間隙を介して互
いに向き合うように実装し、所定の電極あるいは伝送線
路を金属バンプなどを用いて直接接続することによって
解決される。
形成された配線電極とが一定距離の空気間隙を介して互
いに向き合うように実装し、所定の電極あるいは伝送線
路を金属バンプなどを用いて直接接続することによって
解決される。
作用
本発明において、伝送線路はＭＭＩＣ上の配線電極と一
定距離の空気間隙を介して誘電体上の接地電極膜とで形
成される。この場合伝送線路の特性インピーダンスはＭ
ＭＩＣ上の配線電極の幅と空気間隙の厚みで決定される
。このため、ＭＭＸＣ；基板裏面の電極は不要となる。
定距離の空気間隙を介して誘電体上の接地電極膜とで形
成される。この場合伝送線路の特性インピーダンスはＭ
ＭＩＣ上の配線電極の幅と空気間隙の厚みで決定される
。このため、ＭＭＸＣ；基板裏面の電極は不要となる。
ＭＭＩＣの所定の電極を最短距離で接地する場合には導
体（例えば金バンプ）を用いて直接接地電極に接続する
ことができる。このためパイヤホール方式のようにＭＭ
ＩＯ基板に穴を設は基板裏面に接地する必要は無くなる
。
体（例えば金バンプ）を用いて直接接地電極に接続する
ことができる。このためパイヤホール方式のようにＭＭ
ＩＯ基板に穴を設は基板裏面に接地する必要は無くなる
。
またＭＭＩＣ上の伝送線路と誘電体表面の伝送線路は直
接に導体（例えば金バンプ）を用いて接続できるためボ
ンディング線は不要となり寄生インダクタンスを無くす
ることができる。
接に導体（例えば金バンプ）を用いて接続できるためボ
ンディング線は不要となり寄生インダクタンスを無くす
ることができる。
実施例
本発明の実施例を第１図、第２図および第３図を用いて
説明する。第２図はヒ化ガリウムを用いたＭＭＩＣで１
はヒ化ガリウム半導体基板、２はＭＭＩＣ中の伝送線路
、３はＭＭＩＣ中の接地電極、４はＦＩＴ、ｓはＭＭＩ
Ｃ中のコンデンサーである。また１０１はマイクロ波の
入力端子、１０２は接地端子、１０３はマイクロ波の出
方端子、１０４はゲートバイアス端子、１０５はドレイ
ンバイアス端子、１０６はＦＩＴのソース電極で、最短
距離で接地されるべき°電極である。
説明する。第２図はヒ化ガリウムを用いたＭＭＩＣで１
はヒ化ガリウム半導体基板、２はＭＭＩＣ中の伝送線路
、３はＭＭＩＣ中の接地電極、４はＦＩＴ、ｓはＭＭＩ
Ｃ中のコンデンサーである。また１０１はマイクロ波の
入力端子、１０２は接地端子、１０３はマイクロ波の出
方端子、１０４はゲートバイアス端子、１０５はドレイ
ンバイアス端子、１０６はＦＩＴのソース電極で、最短
距離で接地されるべき°電極である。
本実施例のＭＭＩＣでは、１段ＦＩＴマイクロ波増幅器
が構成されている。入力端子１０１は伝送線路２を利用
した入力整合回路をへてＦＩＴ４のゲート電極に接続さ
れている。出力端子１０３は同様に出力整合回路を介し
てＦＥＴ４のドレイン電極に接続されている。
が構成されている。入力端子１０１は伝送線路２を利用
した入力整合回路をへてＦＩＴ４のゲート電極に接続さ
れている。出力端子１０３は同様に出力整合回路を介し
てＦＥＴ４のドレイン電極に接続されている。
第３図はアルミナ基板上に伝送線路および接地電極を含
む電極膜が形成されたものである。１゜はアルミナ基板
で、１１は入力伝送線路で、１２は出力伝送線路で、１
３はアルミナ基板はぼ全面を被う接地電極で、１４はド
レインバイアス端子で、１５はゲートバイアス端子であ
る。２０１〜２０６は金バンプである。本実施例では伝
送線路１１．１２は周囲の接地電極１３によシコプレー
ナ型の伝送線路として形成されている。
む電極膜が形成されたものである。１゜はアルミナ基板
で、１１は入力伝送線路で、１２は出力伝送線路で、１
３はアルミナ基板はぼ全面を被う接地電極で、１４はド
レインバイアス端子で、１５はゲートバイアス端子であ
る。２０１〜２０６は金バンプである。本実施例では伝
送線路１１．１２は周囲の接地電極１３によシコプレー
ナ型の伝送線路として形成されている。
第１図は本実施例による構成で、前記第２図に示された
ＭＭＩＧと、第３図に示された電極膜を有するアルミナ
基板のそれぞれの主表面が一定距離の空気間隙を有して
互いに向き合つ℃接続されている。同図に示される様に
電気的な接続は金バンプ２０１〜２０６を用いて行って
いる。一定距離の空気間隙は、金バンプをメッキを用い
て形成し、高さ一定の金バンブを用いることによって容
易に得られる。しかし必要ならば適当なスペーサーを利
用することもできる。金バンプ２ｏ１およ６２ｏ３はＭ
ＭＩＣ上マイクロ波入力端子１ｏ１およびマイクロ波出
力端子１０３にそれぞれ接続される。第１図および第３
図に示される金バンプ２０４、および２０６は第１図お
よび第２図に示されるＭＭＩＣ上ゲートバイアス端子１
０４およびドレインバイアス端子１０５に接続される。
ＭＭＩＧと、第３図に示された電極膜を有するアルミナ
基板のそれぞれの主表面が一定距離の空気間隙を有して
互いに向き合つ℃接続されている。同図に示される様に
電気的な接続は金バンプ２０１〜２０６を用いて行って
いる。一定距離の空気間隙は、金バンプをメッキを用い
て形成し、高さ一定の金バンブを用いることによって容
易に得られる。しかし必要ならば適当なスペーサーを利
用することもできる。金バンプ２ｏ１およ６２ｏ３はＭ
ＭＩＣ上マイクロ波入力端子１ｏ１およびマイクロ波出
力端子１０３にそれぞれ接続される。第１図および第３
図に示される金バンプ２０４、および２０６は第１図お
よび第２図に示されるＭＭＩＣ上ゲートバイアス端子１
０４およびドレインバイアス端子１０５に接続される。
また特に第１図に示される金バンプ２０６によってＦＥ
Ｔのソース電極１０６は直接接地され、従来技術のパイ
ヤホールと同じ効果がもたらされる。
Ｔのソース電極１０６は直接接地され、従来技術のパイ
ヤホールと同じ効果がもたらされる。
本実施例では、ヒ化ガリウム基板を用いたＭＭＩＣ（１
段ＦＥＴマイクロ波増幅器）と、アルミナ基板上の電極
配線を用いた。しかしＭＭＩＯとしてヒ化ガリウムＭＭ
ＩＣに限定されず、シリコン基板を用いたＭＭＩＣであ
ってもよく、一般にマイクロ波を扱ったＭＭＩＣであれ
ば本発明による効果を同様に得ることができる。また誘
電体としてアルミナ基板を用いたが、他の誘電体材料で
も同様の効果が得られる。さらに誘電体上の電極配線と
ＭＭＩＣ上の電極配線を金バンブによって接続したが゛
、他の電気良導体でもまったく同様に使用できる。
段ＦＥＴマイクロ波増幅器）と、アルミナ基板上の電極
配線を用いた。しかしＭＭＩＯとしてヒ化ガリウムＭＭ
ＩＣに限定されず、シリコン基板を用いたＭＭＩＣであ
ってもよく、一般にマイクロ波を扱ったＭＭＩＣであれ
ば本発明による効果を同様に得ることができる。また誘
電体としてアルミナ基板を用いたが、他の誘電体材料で
も同様の効果が得られる。さらに誘電体上の電極配線と
ＭＭＩＣ上の電極配線を金バンブによって接続したが゛
、他の電気良導体でもまったく同様に使用できる。
発明の効果
以上のように本発明によれば、次のような効果を得るこ
とができる。
とができる。
本発明による第１の効果は、たとえばＭＭＩＣの製造工
程が大幅に削減されることである。本発明におい℃はＭ
ＭＩＣ上の伝送線路は基板の厚みとは無関係になシ、半
導体基板の研摩、および裏面電極の形成のだめの工程は
不要となる。さらに本発明によっτバイヤホールと同等
の最短距離の接地がバイヤホール無しに容易に形成でき
る。このため、基板のエツチングおよび電気メッキを含
む煩雑な工程が不要となる。本発明による煩雑な工程の
大幅な削減は、生産歩留りの向上と低価格化を実現する
。
程が大幅に削減されることである。本発明におい℃はＭ
ＭＩＣ上の伝送線路は基板の厚みとは無関係になシ、半
導体基板の研摩、および裏面電極の形成のだめの工程は
不要となる。さらに本発明によっτバイヤホールと同等
の最短距離の接地がバイヤホール無しに容易に形成でき
る。このため、基板のエツチングおよび電気メッキを含
む煩雑な工程が不要となる。本発明による煩雑な工程の
大幅な削減は、生産歩留りの向上と低価格化を実現する
。
本発明による第２の効果は、誘電体表面の電極膜とＭＭ
ＩＣとの接続においてポンディング線が不用になったた
めに、ボンディング線に起因する寄生インダクタンスを
無くする事ができる。したがって伝送線路の接続部にお
ける伝送特性を大幅に改善できる。
ＩＣとの接続においてポンディング線が不用になったた
めに、ボンディング線に起因する寄生インダクタンスを
無くする事ができる。したがって伝送線路の接続部にお
ける伝送特性を大幅に改善できる。
第１図は本発明の一実施例における半導体装置の断面図
、第２図は本実施例の装置に用いたＭＭＩＣの平面図、
第３図は本実施例装置に用いたアルミナ基板上の電極配
線を示す平面図である。 １・・・・・・ＭＭＸＯの半導体基板、２・・・・・・
伝送線路、１ｏ・・・・・・アルミナ基板上の接地電極
、２０６・・・・・・金バンプ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名鞍
椴
、第２図は本実施例の装置に用いたＭＭＩＣの平面図、
第３図は本実施例装置に用いたアルミナ基板上の電極配
線を示す平面図である。 １・・・・・・ＭＭＸＯの半導体基板、２・・・・・・
伝送線路、１ｏ・・・・・・アルミナ基板上の接地電極
、２０６・・・・・・金バンプ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名鞍
椴
Claims (3)
- （１）半導体集積回路の主表面と、誘電体表面に形成さ
れた配線および電極の主表面が互いに向き合って実装さ
れ、前記半導体集積回路の主表面と前記誘電体表面に形
成された配線および電極の主表面が一定距離の空気間隙
を有したまま所定の電極が電気的に接続されている半導
体装置。 - （２）半導体集積回路が少なくとも１つの配線電極を有
し、しかも前記配線電極が誘電体表面に形成された配線
および電極の接地電極に相対面し、かつ前記配線電極の
幅と前記接地電極との間の一定距離の空気間隙によって
決定される特性インピーダンスを有する伝送線路である
特許請求の範囲第１項記載の半導体装置。 - （３）誘電体表面に形成された配線および電極が、少な
くとも１つの伝送線路を有し、しかもこの伝送線路がコ
プレーナ型の伝送線路である特許請求の範囲第１項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17151085A JPS6231133A (ja) | 1985-08-02 | 1985-08-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17151085A JPS6231133A (ja) | 1985-08-02 | 1985-08-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6231133A true JPS6231133A (ja) | 1987-02-10 |
Family
ID=15924451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17151085A Pending JPS6231133A (ja) | 1985-08-02 | 1985-08-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6231133A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139130A (ja) * | 1994-11-09 | 1996-05-31 | Hitachi Ltd | 半導体装置 |
-
1985
- 1985-08-02 JP JP17151085A patent/JPS6231133A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139130A (ja) * | 1994-11-09 | 1996-05-31 | Hitachi Ltd | 半導体装置 |
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