JP2513255B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2513255B2 JP2513255B2 JP62259951A JP25995187A JP2513255B2 JP 2513255 B2 JP2513255 B2 JP 2513255B2 JP 62259951 A JP62259951 A JP 62259951A JP 25995187 A JP25995187 A JP 25995187A JP 2513255 B2 JP2513255 B2 JP 2513255B2
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- semiconductor device
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- heat sink
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、裏面にヒートシンク（Heat Sink）構造
を有する高周波用FETが形成された半導体素子の、高周
波特性の安定化を図つた半導体装置に関するものであ
る。
を有する高周波用FETが形成された半導体素子の、高周
波特性の安定化を図つた半導体装置に関するものであ
る。
第２図は、従来の裏面にヒートシンク構造を持つ高周
波用FETを含んだ半導体装置の一例として、FETのソース
部をバイアホールによつてヒートシンクと接続させたSI
V（ソースアイランドバイアホール）構造を持つ、GaAs
基板上に形成されたFETを示すものであり、第２図
（ａ）（ｂ）はそれぞれGaAsFETが形成された半導体装
置の断面・平面図を、第２図（ｃ）はそのアセンブリを
示す側面図である。
波用FETを含んだ半導体装置の一例として、FETのソース
部をバイアホールによつてヒートシンクと接続させたSI
V（ソースアイランドバイアホール）構造を持つ、GaAs
基板上に形成されたFETを示すものであり、第２図
（ａ）（ｂ）はそれぞれGaAsFETが形成された半導体装
置の断面・平面図を、第２図（ｃ）はそのアセンブリを
示す側面図である。
これらの図において、（１）はGaAs基板（２）の裏面
に金メツキで形成されたヒートシンク層、（３）はGaAs
基板（２）上に形成されて、それぞれFETのゲート・ド
レインと接続されている入出力部、（４）はFETのソー
ス部に空けられていて、ソースと下のヒートシンク層
（１）とを接続するバイアホール、（５）はヒートシン
ク層（１）、GaAs基板（２）、入出力部（３）よりなる
チツプ（11）を装着するためのキヤリア、（６）はパツ
ケージの入出力端子のうち、サフアイアでできた絶縁支
持部、（７）はチツプ（11）をキヤリア（５）に固定す
る半田、（８）は端子の絶縁部（６）の上に形成された
Auメツキ電極、（９）はAuボンデイングワイヤ、（14）
はキヤリア（５）のチツプ（11）装着面に形成されたAu
メツキ部である。
に金メツキで形成されたヒートシンク層、（３）はGaAs
基板（２）上に形成されて、それぞれFETのゲート・ド
レインと接続されている入出力部、（４）はFETのソー
ス部に空けられていて、ソースと下のヒートシンク層
（１）とを接続するバイアホール、（５）はヒートシン
ク層（１）、GaAs基板（２）、入出力部（３）よりなる
チツプ（11）を装着するためのキヤリア、（６）はパツ
ケージの入出力端子のうち、サフアイアでできた絶縁支
持部、（７）はチツプ（11）をキヤリア（５）に固定す
る半田、（８）は端子の絶縁部（６）の上に形成された
Auメツキ電極、（９）はAuボンデイングワイヤ、（14）
はキヤリア（５）のチツプ（11）装着面に形成されたAu
メツキ部である。
次にこのような高周波用GaAsFETの構造、及びアセン
ブリ方法を説明する。
ブリ方法を説明する。
例えば従来の半導体装置では、GaAs基板（２）上に所
望のパターンを形成したあと、第２図（ａ）に示すよう
にソース電極中央部へエツチングにより所定の深さのバ
イアホール（４）を開孔したあと、バイアホール（４）
内部の側面と底面にAuメツキ層を形成する。
望のパターンを形成したあと、第２図（ａ）に示すよう
にソース電極中央部へエツチングにより所定の深さのバ
イアホール（４）を開孔したあと、バイアホール（４）
内部の側面と底面にAuメツキ層を形成する。
続いてウエハ（図示せず）裏面よりラツピング、ポリ
ツシング、及び化学エツチングによつてホール底面のAu
メチク層が露出するまでGaAs基板（２）を薄化した後、
厚さ50〜100μｍのヒートシンク（Heat Sink）層
（１）をAuメツキ法により形成し、最後にエツチング法
によつて半導体装置の各チツプ（11）間を分離する。分
離後のチツプ（11）を第２図（ａ）（ｂ）に示す。
ツシング、及び化学エツチングによつてホール底面のAu
メチク層が露出するまでGaAs基板（２）を薄化した後、
厚さ50〜100μｍのヒートシンク（Heat Sink）層
（１）をAuメツキ法により形成し、最後にエツチング法
によつて半導体装置の各チツプ（11）間を分離する。分
離後のチツプ（11）を第２図（ａ）（ｂ）に示す。
次に、各チツプ（11）をあらかじめチツプ（11）を装
着する部分の上面に２〜３μｍ厚のAuメツキ（14）を施
してある無酸素銅でできたキヤリア（５）上に、Au:Sn
＝80:20等の半田（７）を用いて取り付ける。この際に
半田（７）を溶かすために、キヤリア（５）及びチツプ
（11）を300〜320℃のN2雰囲気中で温める。
着する部分の上面に２〜３μｍ厚のAuメツキ（14）を施
してある無酸素銅でできたキヤリア（５）上に、Au:Sn
＝80:20等の半田（７）を用いて取り付ける。この際に
半田（７）を溶かすために、キヤリア（５）及びチツプ
（11）を300〜320℃のN2雰囲気中で温める。
最後に、このキヤリア（５）上のチツプ（11）の両側
に設けられた、サフアイヤでできた絶縁支持部（６）と
その上に施されたAuメツキ電極（８）からなる入出力端
子の電極（８）と、GaAs基板（２）上の入出力部（３）
との間をAuボンデイングワイヤ（９）により接続する。
そのアセンブリ完成後の状態は第２図（ｃ）に示す。
に設けられた、サフアイヤでできた絶縁支持部（６）と
その上に施されたAuメツキ電極（８）からなる入出力端
子の電極（８）と、GaAs基板（２）上の入出力部（３）
との間をAuボンデイングワイヤ（９）により接続する。
そのアセンブリ完成後の状態は第２図（ｃ）に示す。
上記のような従来の半導体装置は、ヒートシンク層を
形成する際に、GaAs基板（２）を電極としてAuメッキを
GaAs基板（２）上に形成されたパターン毎に施すため、
ヒートシンク層（１）の厚さと幅を一定にすることが難
しく、各チツプ（11）の大きさがチツプ毎に異なつたも
のとなるため、各チツプ（11）をアセンブリする際に入
出力部（３）と入出力端子のAuメツキ電極（８）を結ぶ
ボンデイングワイヤ（９）の長さが各チツプ（11）毎に
異なり、半導体装置のRF（高周波）特性の各チツプ（1
1）間での変動が大きくなるという問題点があつた。
形成する際に、GaAs基板（２）を電極としてAuメッキを
GaAs基板（２）上に形成されたパターン毎に施すため、
ヒートシンク層（１）の厚さと幅を一定にすることが難
しく、各チツプ（11）の大きさがチツプ毎に異なつたも
のとなるため、各チツプ（11）をアセンブリする際に入
出力部（３）と入出力端子のAuメツキ電極（８）を結ぶ
ボンデイングワイヤ（９）の長さが各チツプ（11）毎に
異なり、半導体装置のRF（高周波）特性の各チツプ（1
1）間での変動が大きくなるという問題点があつた。
この発明は上記のような問題点を解消するためになさ
れたものであり、FETの入出力部と入出力端子電極とを
結ぶ入出力線路を一定に保つことができるとともに、ア
センブリ時に生じるRF特性の変動を低減できる半導体装
置を得ることを目的とする。
れたものであり、FETの入出力部と入出力端子電極とを
結ぶ入出力線路を一定に保つことができるとともに、ア
センブリ時に生じるRF特性の変動を低減できる半導体装
置を得ることを目的とする。
この発明に係る半導体装置は、従来の半導体装置にFE
Tの入出力部と入出力端子を結ぶ板状の入出力線路を新
たに付加したものである。
Tの入出力部と入出力端子を結ぶ板状の入出力線路を新
たに付加したものである。
この発明における板状の入出力線路は、ヒートシンク
層の大きさにかかわらずに基板上の入出力線路と入出力
電極との路離を一定に保つことができるため、この半導
体装置のRF（高周波）特性の変動を低減する。
層の大きさにかかわらずに基板上の入出力線路と入出力
電極との路離を一定に保つことができるため、この半導
体装置のRF（高周波）特性の変動を低減する。
以下、この発明の一実施例を図について説明する。第
１図において、（ａ）（ｂ）はそれぞれこの発明による
半導体装置の一実施例を示す断面図、及び平面図であ
り、また（ｃ）はこの発明による半導体装置のアセンブ
リを説明するための図である。
１図において、（ａ）（ｂ）はそれぞれこの発明による
半導体装置の一実施例を示す断面図、及び平面図であ
り、また（ｃ）はこの発明による半導体装置のアセンブ
リを説明するための図である。
これらの図において（12a）は新たにメタライズ及び
メツキ工程でGaAs基板（２）の上に形成した板状の入力
線路を、（12b）は出力線路を表わし、（10）は入出力
線路（12a,b）とヒートシンク層（１）とを接続するた
めのバイアホールであり、ヒートシンク層（１）、GaAs
基板（２）、入出力部（３）、及び入出力線路（12a,
b）をまとめてチツプ（13）とする。また第２図（ａ）
（ｂ）（ｃ）と同一符号は同一部分を示す。
メツキ工程でGaAs基板（２）の上に形成した板状の入力
線路を、（12b）は出力線路を表わし、（10）は入出力
線路（12a,b）とヒートシンク層（１）とを接続するた
めのバイアホールであり、ヒートシンク層（１）、GaAs
基板（２）、入出力部（３）、及び入出力線路（12a,
b）をまとめてチツプ（13）とする。また第２図（ａ）
（ｂ）（ｃ）と同一符号は同一部分を示す。
次に第１図（ａ）（ｂ）（ｃ）を参照して、この半導
体装置の構造及びアセンブリ方法を説明する。
体装置の構造及びアセンブリ方法を説明する。
まず従来の技術と同様に、GaAs基板（２）上にそれぞ
れFETのゲートとドレインに接続する入出力部（３）
と、そこからメタライズ及びメツキ工程において中央部
にエアブリツジ構造を有する板状の入力線路（12a）と
出力線路（12b）を形成する工程を含んだ所望のパター
ンを形成し、第１図（ａ）（ｂ）に示すようにソース電
極と入出力線路（12a,b）端へそれぞれバイアホール
（４），（10）を形成して、従来の工程と同様にGaAs基
板（２）の裏面にヒートシンク層（１）を形成した後で
各チツプ（13）に分離する。完成した半導体装置は第１
図（ａ）（ｂ）に示す。
れFETのゲートとドレインに接続する入出力部（３）
と、そこからメタライズ及びメツキ工程において中央部
にエアブリツジ構造を有する板状の入力線路（12a）と
出力線路（12b）を形成する工程を含んだ所望のパター
ンを形成し、第１図（ａ）（ｂ）に示すようにソース電
極と入出力線路（12a,b）端へそれぞれバイアホール
（４），（10）を形成して、従来の工程と同様にGaAs基
板（２）の裏面にヒートシンク層（１）を形成した後で
各チツプ（13）に分離する。完成した半導体装置は第１
図（ａ）（ｂ）に示す。
次に第１図（ｃ）に示す様に、チツプ（13）を装着す
る部分の上面に２〜３μｍ厚のAuメツキ層（14）を持つ
無酸素銅でできたキヤリア（５）と、キヤリア（５）の
チツプ（13）装着部の両隣にサフアイヤでできた絶縁支
持部（６）及びその上面に形成されたAuメツキ電極
（８）を持つ入出力端子を置き、入出力端子のAuメツキ
電極（８）とキヤリア（５）のAuメツキ層（14）の上面
を同じ高さにそろえる。
る部分の上面に２〜３μｍ厚のAuメツキ層（14）を持つ
無酸素銅でできたキヤリア（５）と、キヤリア（５）の
チツプ（13）装着部の両隣にサフアイヤでできた絶縁支
持部（６）及びその上面に形成されたAuメツキ電極
（８）を持つ入出力端子を置き、入出力端子のAuメツキ
電極（８）とキヤリア（５）のAuメツキ層（14）の上面
を同じ高さにそろえる。
最後にキヤリア（５）と端子電極（８）の上へ、完成
したチツプ（13）を従来の工程と同様に半田（７）を用
いて固定する。
したチツプ（13）を従来の工程と同様に半田（７）を用
いて固定する。
なお、上記実施例ではGaAs基板（２）のFETが形成さ
れた部分と入出力端子電極（８）に接続する部分とを分
割し、その間をエアブリツジ構造を有する入出力線路
（12a,b）で接続したが、基板（２）はつながつていて
も同様な効果が得られ、また入出力線路（12a,b）がエ
アブリツジ構造を有さずとも同様な効果を得ることがで
きる。
れた部分と入出力端子電極（８）に接続する部分とを分
割し、その間をエアブリツジ構造を有する入出力線路
（12a,b）で接続したが、基板（２）はつながつていて
も同様な効果が得られ、また入出力線路（12a,b）がエ
アブリツジ構造を有さずとも同様な効果を得ることがで
きる。
次に、上記実施例ではGaAs基板（２）上に形成された
FETがソース部にバイアホール（４）を持ち、裏面のヒ
ートシンク層（１）と接続されているソースアイランド
バイアホールFETであるが、高周波用のFETであればどの
用なFETでも同様な効果を得ることができる。また、FET
に限らず入出力部を有する高周波用の素子であれば、何
に応用しても同様の効果を得ることはできる。
FETがソース部にバイアホール（４）を持ち、裏面のヒ
ートシンク層（１）と接続されているソースアイランド
バイアホールFETであるが、高周波用のFETであればどの
用なFETでも同様な効果を得ることができる。また、FET
に限らず入出力部を有する高周波用の素子であれば、何
に応用しても同様の効果を得ることはできる。
そして、上記実施例ではキヤリア（５）の材料として
無酸素銅を、ヒートシンク層（１）、入出力線路（12a,
b）、バイアホール（４），（10）、端子電極（８）、
キヤリア上面（14）のメツキ材とてAuを使用したが、導
電性や熱伝導性が良好な材料ならば何を使用しても同様
な効果が得られる。また半田（７）についても実施例で
はAu:Sn＝80:20のものを使用したが、他の材質のものを
使つても同様な効果が得られる。同じく入出力端子
（６）（８）についても、絶縁部（６）の絶縁性が良く
上部メツキ電極（８）の導電性が良好な材料ならば、実
施例で示したサフアイヤとAuの組み合せ以外のどの様な
材料の組み合せを使用しても同様な効果を得ることがで
きる。
無酸素銅を、ヒートシンク層（１）、入出力線路（12a,
b）、バイアホール（４），（10）、端子電極（８）、
キヤリア上面（14）のメツキ材とてAuを使用したが、導
電性や熱伝導性が良好な材料ならば何を使用しても同様
な効果が得られる。また半田（７）についても実施例で
はAu:Sn＝80:20のものを使用したが、他の材質のものを
使つても同様な効果が得られる。同じく入出力端子
（６）（８）についても、絶縁部（６）の絶縁性が良く
上部メツキ電極（８）の導電性が良好な材料ならば、実
施例で示したサフアイヤとAuの組み合せ以外のどの様な
材料の組み合せを使用しても同様な効果を得ることがで
きる。
最後に上記実施例では半導体基板としてGaAs基板
（２）を使用したが、高周波用半導体装置が形成できる
材料ならば、他のどの様な半導体を使用しても同様の効
果を得ることができる。
（２）を使用したが、高周波用半導体装置が形成できる
材料ならば、他のどの様な半導体を使用しても同様の効
果を得ることができる。
以上のように、この発明によれば、半導体基板上のFE
Tの入出力部と入出力端子とを結ぶ入出力線路の長さを
一定に保つことができるので、半導体基板の裏面に形成
されたヒートシンク層の大きさの変動によるチツプサイ
ズの大きさの変動と、入出力線路の長さとの間の相関関
係がなくなるため、半導体装置のRF特性の変動が低減す
るという効果がある。
Tの入出力部と入出力端子とを結ぶ入出力線路の長さを
一定に保つことができるので、半導体基板の裏面に形成
されたヒートシンク層の大きさの変動によるチツプサイ
ズの大きさの変動と、入出力線路の長さとの間の相関関
係がなくなるため、半導体装置のRF特性の変動が低減す
るという効果がある。
第１図（ａ）〜（ｃ）はこの発明における半導体装置の
一実施例を示す図であり、第２図（ａ）〜（ｃ）は従来
の半導体装置の一実施例を示す図である。 ここで、（１）はヒートシンク（Heat Sink）層、
（２）は半導体（GaAs）基板、（３）はFETの入出力部
パターン、（４）はソース部のバイアホール、（５）は
無酸素銅キヤリア、（６）は入出力端子のAuメツキ電極
（８）の絶縁支持部、（７）はAu/Sn、（９）は入出力
部（３）とAuメツキ電極（８）を結ぶボンデイングワイ
ヤ、（10）は入力線路（12a）と出力線路（12b）のそれ
ぞれの端部に設けたバイアホール、（14）はキヤリア
（５）の上面に形成したAuメツキ部を示す。また、ヒー
トシンク層（１）と半導体基板（２）と入出力部（３）
をまとめてチツプ（11）とし、さらに入出力線路（12a,
b）を加えたものをチツプ（13）とする。 なお、図中同一符号は同一、又は相当部分を示す。
一実施例を示す図であり、第２図（ａ）〜（ｃ）は従来
の半導体装置の一実施例を示す図である。 ここで、（１）はヒートシンク（Heat Sink）層、
（２）は半導体（GaAs）基板、（３）はFETの入出力部
パターン、（４）はソース部のバイアホール、（５）は
無酸素銅キヤリア、（６）は入出力端子のAuメツキ電極
（８）の絶縁支持部、（７）はAu/Sn、（９）は入出力
部（３）とAuメツキ電極（８）を結ぶボンデイングワイ
ヤ、（10）は入力線路（12a）と出力線路（12b）のそれ
ぞれの端部に設けたバイアホール、（14）はキヤリア
（５）の上面に形成したAuメツキ部を示す。また、ヒー
トシンク層（１）と半導体基板（２）と入出力部（３）
をまとめてチツプ（11）とし、さらに入出力線路（12a,
b）を加えたものをチツプ（13）とする。 なお、図中同一符号は同一、又は相当部分を示す。
Claims (5)
- 【請求項１】上面にFETが形成された半導体基板の裏面
に、ヒートシンク（Heat Sink）を持ち、FETの入出力
部と入出力端子を板状の入出力線路を用いて接続するこ
とを特徴とする半導体装置。 - 【請求項２】上記FETの入出力部と入出力端子を結ぶ入
出力線路の一部に、エアブリツジ構造を有することを特
徴とする特許請求の範囲第（１）項に記載の半導体装
置。 - 【請求項３】上記半導体基板がGaAsで作られていること
を特徴とする特許請求の範囲第（１）項、又は第（２）
項に記載の半導体装置。 - 【請求項４】上記半導体基板上に形成されたFETがソー
ス部をバイアホールによつて裏面のヒートシンクと接続
したことを特徴とする特許請求の範囲第（１）〜（３）
項の何れかに記載の半導体装置。 - 【請求項５】入出力線路、バイアホール、及びヒートシ
ンク部がAuでできていることを特徴とする特許請求の範
囲第（１）〜（４）項の何れかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259951A JP2513255B2 (ja) | 1987-10-14 | 1987-10-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259951A JP2513255B2 (ja) | 1987-10-14 | 1987-10-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01101640A JPH01101640A (ja) | 1989-04-19 |
| JP2513255B2 true JP2513255B2 (ja) | 1996-07-03 |
Family
ID=17341186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62259951A Expired - Lifetime JP2513255B2 (ja) | 1987-10-14 | 1987-10-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513255B2 (ja) |
-
1987
- 1987-10-14 JP JP62259951A patent/JP2513255B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01101640A (ja) | 1989-04-19 |
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