JPH0714031B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0714031B2 JPH0714031B2 JP61302077A JP30207786A JPH0714031B2 JP H0714031 B2 JPH0714031 B2 JP H0714031B2 JP 61302077 A JP61302077 A JP 61302077A JP 30207786 A JP30207786 A JP 30207786A JP H0714031 B2 JPH0714031 B2 JP H0714031B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はアナログ回路とディジタル回路を混載した半導
体集積回路に関するものである。
体集積回路に関するものである。
従来の技術 通信用LSIやオーディオ用LSIにおいて、A/D変換器,D/A
変換器と信号処理用回路を同一のチップ上に集積する必
要性が高まってきている。A/D変換器,D/A変換器を構成
するには、演算増幅器，スイッチトキャパシタフィル
タ，容量列DA等のアナログ回路構成ブロックが必要であ
り、また、信号処理用回路を構成するには、ALU,乗算
器,RAM,ROM等のディジタル回路構成ブロックが必要であ
る。そして、同一チップ上にアナログとディジタル回路
構成ブロックを混載するには、近年MOSプロセスが多く
用いられるようになってきている。
変換器と信号処理用回路を同一のチップ上に集積する必
要性が高まってきている。A/D変換器,D/A変換器を構成
するには、演算増幅器，スイッチトキャパシタフィル
タ，容量列DA等のアナログ回路構成ブロックが必要であ
り、また、信号処理用回路を構成するには、ALU,乗算
器,RAM,ROM等のディジタル回路構成ブロックが必要であ
る。そして、同一チップ上にアナログとディジタル回路
構成ブロックを混載するには、近年MOSプロセスが多く
用いられるようになってきている。
アナログ回路とディジタル回路を混載した従来の半導体
集積回路の断面図を第２図に示す。ただし第２図は、説
明を簡略化するためアナログ回路部およびディジタル回
路部共にCMOS構成のインバータ回路で示されている。
集積回路の断面図を第２図に示す。ただし第２図は、説
明を簡略化するためアナログ回路部およびディジタル回
路部共にCMOS構成のインバータ回路で示されている。
第２図において、１はディジタル回路部の電源電極、２
はディジタル回路部の接地電極、４はディジタル回路部
のインバータの出力電極、５はｐ形ウェル、６はｎ形シ
リコン基板のコンタクト領域、7,8および９は各々ｐ形
チャネルMOSトランジスタのソース領域，ゲート電極，
ドレイン領域,10,11および12は各々ｎ形チャネルMOSト
ランジスタのドレイン領域，ゲート電極，ソース領域,1
3はｐ形ウェルのコンタクト領域である。
はディジタル回路部の接地電極、４はディジタル回路部
のインバータの出力電極、５はｐ形ウェル、６はｎ形シ
リコン基板のコンタクト領域、7,8および９は各々ｐ形
チャネルMOSトランジスタのソース領域，ゲート電極，
ドレイン領域,10,11および12は各々ｎ形チャネルMOSト
ランジスタのドレイン領域，ゲート電極，ソース領域,1
3はｐ形ウェルのコンタクト領域である。
さらに、21はアナログ回路部の電源電極、22はアナログ
回路部の接地電極、24はアナログ回路部のインバータの
出力電極、25はｐ形ウェル、26はｎ形シリコン基板のコ
ンタクト領域、27,28および29は各々ｐ形チャネルMOSト
ランジスタのソース領域，ゲート電極，ドレイン領域、
30,31および32は各々ｎ形チャネルMOSトランジスタのド
レイン領域，ゲート電極，ソース領域,33はｐ形ウェル
のコンタクト領域、34はディジタル回路部とアナログ回
路部の共通のｎ形シリコン基板である。
回路部の接地電極、24はアナログ回路部のインバータの
出力電極、25はｐ形ウェル、26はｎ形シリコン基板のコ
ンタクト領域、27,28および29は各々ｐ形チャネルMOSト
ランジスタのソース領域，ゲート電極，ドレイン領域、
30,31および32は各々ｎ形チャネルMOSトランジスタのド
レイン領域，ゲート電極，ソース領域,33はｐ形ウェル
のコンタクト領域、34はディジタル回路部とアナログ回
路部の共通のｎ形シリコン基板である。
このように、ディジタル回路部とアナログ回路部の集積
回路が同一のｎ形シリコン基板34の上で、同一平面上で
形成されている。
回路が同一のｎ形シリコン基板34の上で、同一平面上で
形成されている。
発明が解決しようとする問題点 従来の構造では、ディジタル回路部の電源電極１でのノ
イズがディジタル回路部の基板コンタクト領域６→ｎ形
シリコン基板34→アナログ回路部の基板コンタクト領域
26→アナログ回路部の電源電極21の経路を通じて、アナ
ログ回路部に伝わり、アナログ回路部のS/Nを劣化させ
る不都合があった。
イズがディジタル回路部の基板コンタクト領域６→ｎ形
シリコン基板34→アナログ回路部の基板コンタクト領域
26→アナログ回路部の電源電極21の経路を通じて、アナ
ログ回路部に伝わり、アナログ回路部のS/Nを劣化させ
る不都合があった。
上記の問題を解決するため、ディジタル回路部の基板コ
ンタクト領域６が除去された構造も試みられているが、
この構造ではディジタル回路部がラッチアップに対して
弱くなってしまうという欠点があった。
ンタクト領域６が除去された構造も試みられているが、
この構造ではディジタル回路部がラッチアップに対して
弱くなってしまうという欠点があった。
本発明はこれらの欠点を改善するため、基板コンタクト
領域を除去することなく、アナログ回路部とディジタル
回路部を形成する基板を電気的に分離し、且つシールド
する構造を提供するものである。
領域を除去することなく、アナログ回路部とディジタル
回路部を形成する基板を電気的に分離し、且つシールド
する構造を提供するものである。
問題点を解決するための手段 本発明の半導体集積回路は、シリコン基板上にアナログ
集積回路が形成され、同アナログ集積回路上に第１の層
間絶縁膜が形成され、同第１の層間絶縁膜上に前記アナ
ログ集積回路をシールドするためのアルミニウム膜が形
成され、同アルミニウム膜上に第２の層間絶縁膜が形成
され、同第２の層間絶縁膜上に一部又は全体が単結晶化
されたシリコン層が形成され、同シリコン層上にディジ
タル集積回路が形成されるとともに、前記の第１の層間
絶縁膜、アルミニウム膜、第２の層間絶縁膜およびシリ
コン層を貫通し、内部が導電層で充填されたスルーホー
ルが形成されて前記アナログ集積回路と前記ディジタル
集積回路が電気的に接続された構造である。
集積回路が形成され、同アナログ集積回路上に第１の層
間絶縁膜が形成され、同第１の層間絶縁膜上に前記アナ
ログ集積回路をシールドするためのアルミニウム膜が形
成され、同アルミニウム膜上に第２の層間絶縁膜が形成
され、同第２の層間絶縁膜上に一部又は全体が単結晶化
されたシリコン層が形成され、同シリコン層上にディジ
タル集積回路が形成されるとともに、前記の第１の層間
絶縁膜、アルミニウム膜、第２の層間絶縁膜およびシリ
コン層を貫通し、内部が導電層で充填されたスルーホー
ルが形成されて前記アナログ集積回路と前記ディジタル
集積回路が電気的に接続された構造である。
作用 本発明は上記構成により、アナログ回路部とディジタル
回路部が上下に分離した基板上に三次元的に構成され、
アナログ回路部を電気的にシールドすることにより、デ
ィジタル回路部のノイズをアナログ回路部へ伝達するの
を阻止することができる。
回路部が上下に分離した基板上に三次元的に構成され、
アナログ回路部を電気的にシールドすることにより、デ
ィジタル回路部のノイズをアナログ回路部へ伝達するの
を阻止することができる。
実施例 本発明のアナログ回路とディジタル回路を混載した半導
体集積回路の実施例を第１図に示した断面図を参照して
説明する。なお、第１図は第２図と同様説明を簡略する
ためアナログ回路部およびディジタル回路部共に、CMOS
構成のインバータ回路で示されている。
体集積回路の実施例を第１図に示した断面図を参照して
説明する。なお、第１図は第２図と同様説明を簡略する
ためアナログ回路部およびディジタル回路部共に、CMOS
構成のインバータ回路で示されている。
第１図において、第２図と同一の名称のものには第２図
と同一の番号を付し、説明を省略する。
と同一の番号を付し、説明を省略する。
第１図において、40はアナログ回路部の上に形成された
第１の層間絶縁膜、41はアナログ回路部をシールドする
アルミニウム膜、42は第２の層間絶縁膜、43は多結晶シ
リコン膜をレーザアニールやフラッシュランプ照射によ
り単結晶化したシリコン層、44はｎ形シリコン層、45は
パキベーション膜、46はアナログ回路部とディジタル回
路部間を電気的に接続するスルーホールの配線層、47は
絶縁膜、48はスルーホール配線層、5aはｐ形シリコン
層、6aはｎ形シリコン層のコンタクト領域である。
第１の層間絶縁膜、41はアナログ回路部をシールドする
アルミニウム膜、42は第２の層間絶縁膜、43は多結晶シ
リコン膜をレーザアニールやフラッシュランプ照射によ
り単結晶化したシリコン層、44はｎ形シリコン層、45は
パキベーション膜、46はアナログ回路部とディジタル回
路部間を電気的に接続するスルーホールの配線層、47は
絶縁膜、48はスルーホール配線層、5aはｐ形シリコン
層、6aはｎ形シリコン層のコンタクト領域である。
次に、この構造を得るための製造方法を説明する。
まず、ｎ形シリコン基板34に、演算増幅器，スイッチト
キャパシタフィルタ，コンパレータ等で構成されたアナ
ログ集積回路を形成する。但し第１図では前述したよう
に説明の便宜上CMOSのインバータ回路の断面図を示して
いる。
キャパシタフィルタ，コンパレータ等で構成されたアナ
ログ集積回路を形成する。但し第１図では前述したよう
に説明の便宜上CMOSのインバータ回路の断面図を示して
いる。
次に、ｎ形シリコン基板34に形成されたアナログ集積回
路の上に第１の層間絶縁膜40を形成し、第１の層間絶縁
膜40の上にアルミニウム（Al）の金属膜41を形成する。
これを第１の層間絶縁膜40に形成したスルーホールの配
線層48を通してアナログ集積回路のアナログ回路部の接
地電極22に接続し、アナログ集積回路をシールドする。
こうすることにより、ディジタル集積回路で発生したノ
イズがアナログ集積回路に影響を及ぼさなくなる。
路の上に第１の層間絶縁膜40を形成し、第１の層間絶縁
膜40の上にアルミニウム（Al）の金属膜41を形成する。
これを第１の層間絶縁膜40に形成したスルーホールの配
線層48を通してアナログ集積回路のアナログ回路部の接
地電極22に接続し、アナログ集積回路をシールドする。
こうすることにより、ディジタル集積回路で発生したノ
イズがアナログ集積回路に影響を及ぼさなくなる。
次に、アルミニウム膜41の上に第２の層間絶縁膜42を形
成し、前記第２の層間絶縁膜42の上に多結晶シリコン膜
を形成し、レーザアニール又はフラッシュランプ照射等
により多結晶シリコンの一部又は全部を単結晶化し、シ
リコン層43を形成する。単結晶化されたシリコン層43の
上にディジタル集積回路を形成する。ディジタル集積回
路の配線層を形成する前に第１の層間絶縁膜40,アルミ
ニウム膜41,第２の層間絶縁膜42,シリコン層43にスルー
ホールをあけ内壁に絶縁膜47を形成した後、内部をアル
ミニウムで充填して配線層46を形成する。この後、ディ
ジタル集積回路の配線層を形成してアナログ集積回路の
配線層と電気的に接続する。最後に表面にパシベーショ
ン膜45を付ける。
成し、前記第２の層間絶縁膜42の上に多結晶シリコン膜
を形成し、レーザアニール又はフラッシュランプ照射等
により多結晶シリコンの一部又は全部を単結晶化し、シ
リコン層43を形成する。単結晶化されたシリコン層43の
上にディジタル集積回路を形成する。ディジタル集積回
路の配線層を形成する前に第１の層間絶縁膜40,アルミ
ニウム膜41,第２の層間絶縁膜42,シリコン層43にスルー
ホールをあけ内壁に絶縁膜47を形成した後、内部をアル
ミニウムで充填して配線層46を形成する。この後、ディ
ジタル集積回路の配線層を形成してアナログ集積回路の
配線層と電気的に接続する。最後に表面にパシベーショ
ン膜45を付ける。
以上により、アナログ集積回路とディジタル集積回路を
別々の基板上に形成することができ、基板間を電気的に
分離することができる。
別々の基板上に形成することができ、基板間を電気的に
分離することができる。
発明の効果 本発明の半導体集積回路によれば、アナログ回路部とデ
ィジタル回路部を上下に分離した基板上に三次元的に構
成し、基板間を電気的に分離し、かつシールドすること
により、ディジタル回路部で発生したノイズがアナログ
回路部へ伝わるのを防止できる。この結果、高いS/Nを
有するアナログ・ディジタル混載LSIを実現することが
できる。
ィジタル回路部を上下に分離した基板上に三次元的に構
成し、基板間を電気的に分離し、かつシールドすること
により、ディジタル回路部で発生したノイズがアナログ
回路部へ伝わるのを防止できる。この結果、高いS/Nを
有するアナログ・ディジタル混載LSIを実現することが
できる。
第１図はアナログ回路とディジタル回路を三次元的に混
載した本発明の半導体集積回路の一実施例を示す断面
図、第２図はアナログ回路とディジタル回路を二次元的
に混載した従来の半導体集積回路の断面図である。 １……ディジタル回路部の電源電極、２……ディジタル
回路部の接地電極、４……ディジタル回路部のインバー
タの出力電極、5a……ｐ形シリコン層、6a……ｎ形シリ
コン層のコンタクト領域、7,27……ｐチャネルのソース
領域、8,11,28,31……ゲート電極、9,29……ｐチャネル
のドレイン領域、10,30……ｎチャネルのドレイン領
域、12,32……ｎチャネルのソース領域、13……ｐ形シ
リコン層のコンタクト領域、21……アナログ回路部の電
源電極、22……アナログ回路部の接地電極、24……アナ
ログ回路部のインバータの出力電極、25……ｐ形ウェ
ル、26……ｎ形シリコン基板のコンタクト領域、33……
ｐ形ウェルのコンタクト領域、34……ｎ形シリコン基
板、40……第１の層間絶縁膜、41……アルミニウム膜、
42……第２の層間絶縁膜、43……シリコン層、44……ｎ
形シリコン層、45……パシベーション膜、46,48……ス
ルーホールの配線層、47……絶縁膜。
載した本発明の半導体集積回路の一実施例を示す断面
図、第２図はアナログ回路とディジタル回路を二次元的
に混載した従来の半導体集積回路の断面図である。 １……ディジタル回路部の電源電極、２……ディジタル
回路部の接地電極、４……ディジタル回路部のインバー
タの出力電極、5a……ｐ形シリコン層、6a……ｎ形シリ
コン層のコンタクト領域、7,27……ｐチャネルのソース
領域、8,11,28,31……ゲート電極、9,29……ｐチャネル
のドレイン領域、10,30……ｎチャネルのドレイン領
域、12,32……ｎチャネルのソース領域、13……ｐ形シ
リコン層のコンタクト領域、21……アナログ回路部の電
源電極、22……アナログ回路部の接地電極、24……アナ
ログ回路部のインバータの出力電極、25……ｐ形ウェ
ル、26……ｎ形シリコン基板のコンタクト領域、33……
ｐ形ウェルのコンタクト領域、34……ｎ形シリコン基
板、40……第１の層間絶縁膜、41……アルミニウム膜、
42……第２の層間絶縁膜、43……シリコン層、44……ｎ
形シリコン層、45……パシベーション膜、46,48……ス
ルーホールの配線層、47……絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092
Claims (1)
- 【請求項１】シリコン基板上にアナログ集積回路が形成
され、同アナログ集積回路上に第１の層間絶縁膜が形成
され、同第１の層間絶縁膜上に前記アナログ集積回路を
シールドするためのアルミニウム膜が形成され、同アル
ミニウム膜の上に第２の層間絶縁膜が形成され、同第２
の層間絶縁膜上に一部又は全部が単結晶化されたシリコ
ン層が形成され、同シリコン層の上にディジタル集積回
路が形成されるとともに、前記第１の層間絶縁膜、前記
アルミニウム膜、前記第２の層間絶縁膜および前記シリ
コン層を貫通し、内部が導電層で充填されたスルーホー
ルが形成されて前記アナログ集積回路の配線層と前記デ
ィジタル集積回路の配線層が電気的に接続されたことを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302077A JPH0714031B2 (ja) | 1986-12-18 | 1986-12-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302077A JPH0714031B2 (ja) | 1986-12-18 | 1986-12-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63155653A JPS63155653A (ja) | 1988-06-28 |
| JPH0714031B2 true JPH0714031B2 (ja) | 1995-02-15 |
Family
ID=17904641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61302077A Expired - Lifetime JPH0714031B2 (ja) | 1986-12-18 | 1986-12-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714031B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100440513C (zh) * | 2004-10-15 | 2008-12-03 | 中国科学院上海微系统与信息技术研究所 | 一种三维互补金属氧化物半导体器件结构的制备方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2791793B2 (ja) * | 1989-04-24 | 1998-08-27 | 猛英 白土 | 半導体装置 |
| FR2662836B1 (fr) * | 1990-06-01 | 1995-06-02 | Electro Univers Diffusion | Detecteur volumetrique de mouvement pour la protection, notamment d'automobiles. |
| US5196920A (en) * | 1992-04-21 | 1993-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device for limiting capacitive coupling between adjacent circuit blocks |
| US5473181A (en) * | 1993-11-05 | 1995-12-05 | Siemens Aktiengesellschaft | Integrated circuit arrangement having at least one power component and low-voltage components |
| US5811868A (en) * | 1996-12-20 | 1998-09-22 | International Business Machines Corp. | Integrated high-performance decoupling capacitor |
| US9536840B2 (en) * | 2013-02-12 | 2017-01-03 | Qualcomm Incorporated | Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5895848A (ja) * | 1981-12-02 | 1983-06-07 | Hitachi Ltd | 半導体集積回路装置 |
-
1986
- 1986-12-18 JP JP61302077A patent/JPH0714031B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100440513C (zh) * | 2004-10-15 | 2008-12-03 | 中国科学院上海微系统与信息技术研究所 | 一种三维互补金属氧化物半导体器件结构的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63155653A (ja) | 1988-06-28 |
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