JPS5890740A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5890740A JPS5890740A JP19110281A JP19110281A JPS5890740A JP S5890740 A JPS5890740 A JP S5890740A JP 19110281 A JP19110281 A JP 19110281A JP 19110281 A JP19110281 A JP 19110281A JP S5890740 A JPS5890740 A JP S5890740A
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- JP
- Japan
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- semiconductor
- layer
- single crystal
- interlayer
- semiconductor layer
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体素子を形成し之、単結晶半導体層を
積層化した半導体装置に関するものであ従・来との櫨の
装置として、第１図に示すものがあったっ図゛において
、（１） Ｆｉ半導体基板、（２） Ｌ４） Ｉ／ｉ絶
縁模、（３）、（５ンは絶縁膜上に形、成された単結晶
半導体層、（６）、（７） 、 （８）はそれぞれ半導
体基板（１）、単結晶半導体層（３）、（５ン及び単結
晶半導体層（３）さく５）、単結晶半導体層（１）と（
２）をつなぐ層闇配鴫層である。
積層化した半導体装置に関するものであ従・来との櫨の
装置として、第１図に示すものがあったっ図゛において
、（１） Ｆｉ半導体基板、（２） Ｌ４） Ｉ／ｉ絶
縁模、（３）、（５ンは絶縁膜上に形、成された単結晶
半導体層、（６）、（７） 、 （８）はそれぞれ半導
体基板（１）、単結晶半導体層（３）、（５ン及び単結
晶半導体層（３）さく５）、単結晶半導体層（１）と（
２）をつなぐ層闇配鴫層である。
そして半萼体素そは半導体基板（１）の主表面上、およ
び単結晶半導体層（３）及び（５ンの弐面上に形成され
、これら半導体基板（１）および単結晶半導体層（３）
（５）鴨形成された半導体素子の層間の素子は１１層間
配線層（６ン〜（８）によって接続されるものである。
び単結晶半導体層（３）及び（５ンの弐面上に形成され
、これら半導体基板（１）および単結晶半導体層（３）
（５）鴨形成された半導体素子の層間の素子は１１層間
配線層（６ン〜（８）によって接続されるものである。
このようにして構成した半導体装ｖ７！！ｔＦｉ、例え
ば半導体基板（１）上にドライブ回路を、半導体層（３
）上にマルチプレックス回協を、半導体層（５）上に受
光素子を構成するなどが可能となり、集積度が飛躍的に
向上するものである。しかるに、半導体基板（１）と半
導体層（３） （５）、に形成された半導体素子を接続
するには、絶縁層（２）あるいは（４）上に単結晶半導
体層（３）あるいは（５）を形成後、半導体層（３）
（５）と絶縁層（２） （４）を貫通するスルーホール
を形成し、その中に層間配線（６）ないしく８）を形成
しなければならず、工程が複雑になるという欠点があつ
・・た。
ば半導体基板（１）上にドライブ回路を、半導体層（３
）上にマルチプレックス回協を、半導体層（５）上に受
光素子を構成するなどが可能となり、集積度が飛躍的に
向上するものである。しかるに、半導体基板（１）と半
導体層（３） （５）、に形成された半導体素子を接続
するには、絶縁層（２）あるいは（４）上に単結晶半導
体層（３）あるいは（５）を形成後、半導体層（３）
（５）と絶縁層（２） （４）を貫通するスルーホール
を形成し、その中に層間配線（６）ないしく８）を形成
しなければならず、工程が複雑になるという欠点があつ
・・た。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので半導体素子が形成された半導体層を
絶縁膜を介して複数積層された半導体装置に２いて、絶
縁膜にスルーホールヲ形成し、このスルーホールに半導
体層を形成する物質と同一成分を主成分とする物質から
なる層間配線層を介在させて工程の短縮化および歩留り
の向上を図ること目的としている。
めになされたもので半導体素子が形成された半導体層を
絶縁膜を介して複数積層された半導体装置に２いて、絶
縁膜にスルーホールヲ形成し、このスルーホールに半導
体層を形成する物質と同一成分を主成分とする物質から
なる層間配線層を介在させて工程の短縮化および歩留り
の向上を図ること目的としている。
以下、この発明の一実施例を第２図に基づいて説明する
と１図において（９）〜（１２）は層間絶縁膜（２）（
４）Ｋそれぞれ形成されたスルーホール、（１３）〜（
１６）はこれらスルーホールに介在され、単結晶半纏体
層（３）＜５）と同−物質で構成されたＪｉｔ間配間層
線層半導体基板（１）および半導体層（３） （５）に
形成された半導体素子を接続するものである。なお、半
導体素子は第１図に示したものと同様に半導体基板（１
）の表面、層間絶縁膜（２） （４）上の単結晶半導体
層（３） （５）の表面上に形成されているものである
。
と１図において（９）〜（１２）は層間絶縁膜（２）（
４）Ｋそれぞれ形成されたスルーホール、（１３）〜（
１６）はこれらスルーホールに介在され、単結晶半纏体
層（３）＜５）と同−物質で構成されたＪｉｔ間配間層
線層半導体基板（１）および半導体層（３） （５）に
形成された半導体素子を接続するものである。なお、半
導体素子は第１図に示したものと同様に半導体基板（１
）の表面、層間絶縁膜（２） （４）上の単結晶半導体
層（３） （５）の表面上に形成されているものである
。
次にこの様に構成された半導体装置の製造方法について
、ｔ５２明する。例えば、半導体基板（１）をＰ型８１
基板とし、その上に半導体素子を形成した後、層間
絶縁膜（２）を形成する。この層間絶縁膜（２）は例え
ば二酸化硅素、窒化硅素などが便用される。次にこの層
間絶縁膜（２）の所望個所にスルーホール（１１） （
１２）を形成する。この後、層間絶縁膜（２）上に単結
晶半導体層（３）を形成するが、この単結晶層の形成方
法は、例えば、エピタキシャル改良、化学気相成長、グ
ロー放電などによって形成される多結晶、アモルファス
などの硅素層をレーデ−光などを照射することによって
単結晶化すればよい。
、ｔ５２明する。例えば、半導体基板（１）をＰ型８１
基板とし、その上に半導体素子を形成した後、層間
絶縁膜（２）を形成する。この層間絶縁膜（２）は例え
ば二酸化硅素、窒化硅素などが便用される。次にこの層
間絶縁膜（２）の所望個所にスルーホール（１１） （
１２）を形成する。この後、層間絶縁膜（２）上に単結
晶半導体層（３）を形成するが、この単結晶層の形成方
法は、例えば、エピタキシャル改良、化学気相成長、グ
ロー放電などによって形成される多結晶、アモルファス
などの硅素層をレーデ−光などを照射することによって
単結晶化すればよい。
仁の単結晶半導体層（３）の形成時にスルーホール（１
１） （１２）内にも単結晶シリコンによる層間配線層
（１５Ｘ１６）が形成される。この層間配線層（１５Ｘ
１６）は例えば上記単結晶半導体層（３）に半導体基板
（１）と同じ電位をよえたい場合にはＰ型の不純物を拡
散して半導体基板（１）と接続させれば良く、半導体基
板（１）上に形成され半導体素子と半導体層（３）上に
形成された半導体素子を接続するためには、ｎ型の不純
物を拡散して半導体素子間を接続すれば良い。
１） （１２）内にも単結晶シリコンによる層間配線層
（１５Ｘ１６）が形成される。この層間配線層（１５Ｘ
１６）は例えば上記単結晶半導体層（３）に半導体基板
（１）と同じ電位をよえたい場合にはＰ型の不純物を拡
散して半導体基板（１）と接続させれば良く、半導体基
板（１）上に形成され半導体素子と半導体層（３）上に
形成された半導体素子を接続するためには、ｎ型の不純
物を拡散して半導体素子間を接続すれば良い。
そして単結晶半導体層（３）を形成したｆｌｋＦｉ通常
の方法で半導体層（３）上に半導体素子を形成した後、
層間絶縁１１！ （２）および半導体層（３）の形成上
同様にしてＪ−聞納縁膜（４）および半導体層（５）な
らびにスルーホール（９）（ｌＯ）、層間配線層（１３
Ｘ１４）を形成する。
の方法で半導体層（３）上に半導体素子を形成した後、
層間絶縁１１！ （２）および半導体層（３）の形成上
同様にしてＪ−聞納縁膜（４）および半導体層（５）な
らびにスルーホール（９）（ｌＯ）、層間配線層（１３
Ｘ１４）を形成する。
この発明は以上述べたように、半導体素子か形成された
半導体層を層間絶縁膜を介して複数６積層された半導体
装置において、層間絶縁膜の所望個所にスルーホールを
形成するとともに、このスル−ホールに半導体層を形成
する物質と同一成分を主成分とする物質からなる層間配
線層を介在させたので工程が簡単になり、高歩留り化か
得られるという効果がある。
半導体層を層間絶縁膜を介して複数６積層された半導体
装置において、層間絶縁膜の所望個所にスルーホールを
形成するとともに、このスル−ホールに半導体層を形成
する物質と同一成分を主成分とする物質からなる層間配
線層を介在させたので工程が簡単になり、高歩留り化か
得られるという効果がある。
第１図は従来の半導体装置を示す断面図、第２図はこの
・発明の一実施例を示す半導体装置の断面図である。 図において（１） Ｖｉ半導体基板、（２） （４）は
層間絶縁膜（３） （５）は半導体１−１（９）〜（１
２）はスルーホール、（１３）〜（１６）はｌ−間配線
層である。 なお、各図中同一符号は同一または相当部分を示す。 第１図 σ 第２図
・発明の一実施例を示す半導体装置の断面図である。 図において（１） Ｖｉ半導体基板、（２） （４）は
層間絶縁膜（３） （５）は半導体１−１（９）〜（１
２）はスルーホール、（１３）〜（１６）はｌ−間配線
層である。 なお、各図中同一符号は同一または相当部分を示す。 第１図 σ 第２図
Claims (1)
- 半導体素子が形成された半導体基板上に層間絶縁膜およ
び半導体素子が形成された半導体層が順次形成され、上
記半導体基板上の半導体素子と上記半導体層上の半導体
素子が上記層間絶縁膜に形成されたスルーホールを通し
て接続される半導体装置において、上記層間絶縁膜に形
成されたスルーホールに、上記半導体層を形成する物質
と同−成分を生成分とする層間配線゛層を介在させたこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19110281A JPS5890740A (ja) | 1981-11-25 | 1981-11-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19110281A JPS5890740A (ja) | 1981-11-25 | 1981-11-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5890740A true JPS5890740A (ja) | 1983-05-30 |
Family
ID=16268882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19110281A Pending JPS5890740A (ja) | 1981-11-25 | 1981-11-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890740A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5095352A (en) * | 1988-12-20 | 1992-03-10 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device of standard cell system |
| WO2003007366A1 (en) * | 2001-07-09 | 2003-01-23 | Tokyo Electron Limited | Method of forming via metal layer and via metal layer- formed substrate |
| WO2003010804A1 (en) * | 2001-07-25 | 2003-02-06 | Seiko Epson Corporation | Method of producing semiconductor thin film, method of producing semiconductor device, semiconductor device, integrated circuit, electrooptical device and electronic apparatus |
-
1981
- 1981-11-25 JP JP19110281A patent/JPS5890740A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5095352A (en) * | 1988-12-20 | 1992-03-10 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device of standard cell system |
| WO2003007366A1 (en) * | 2001-07-09 | 2003-01-23 | Tokyo Electron Limited | Method of forming via metal layer and via metal layer- formed substrate |
| WO2003010804A1 (en) * | 2001-07-25 | 2003-02-06 | Seiko Epson Corporation | Method of producing semiconductor thin film, method of producing semiconductor device, semiconductor device, integrated circuit, electrooptical device and electronic apparatus |
| US6940143B2 (en) | 2001-07-25 | 2005-09-06 | Seiko Epson Corporation | Semiconductor thin-film manufacturing method, semiconductor device manufacturing method, semiconductor device, integrated circuit, electro-optical device, and electronic appliance |
| CN1326205C (zh) * | 2001-07-25 | 2007-07-11 | 精工爱普生株式会社 | 半导体薄膜及半导体装置的制造方法、半导体装置、集成电路、电光学装置及电子机器 |
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