JPS60101945A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60101945A JPS60101945A JP58209646A JP20964683A JPS60101945A JP S60101945 A JPS60101945 A JP S60101945A JP 58209646 A JP58209646 A JP 58209646A JP 20964683 A JP20964683 A JP 20964683A JP S60101945 A JPS60101945 A JP S60101945A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- trench
- groove
- polycrystalline
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明はパワートランジスタ・アレイ等のように一個の
半導体基板（半導体ベレット）内に、複数の個別素子を
有する半導体装置の製造方法に関する。
半導体基板（半導体ベレット）内に、複数の個別素子を
有する半導体装置の製造方法に関する。
口、従来技術
ソレノイド、モータ、リレー等を複数個同時に駆動する
回路の出力段に用いられる半導体装置として、第１図に
示すように複数のパワートランジスタ（１）（１）−・
を−個の半導体基板（半導体ベレット）内に形成したパ
ワートランジスタ・アレイ （２）がある。また高ｈＦ
ｇを得るために、二個のトランジスタ（１）（１）を第
２図に示すようにダーリントン接続したものを一個の半
導体基板（半導体ベレット）内に形成したダーリントン
型トランジスタ（３）がある。このように−個の半導体
基板内に複数の素子（トランジスタの他にダイオード、
抵抗等も含む）を形成した半導体装置では、各素子を絶
縁分離して各素子間の干渉による特性変動を防止する必
要がある。
回路の出力段に用いられる半導体装置として、第１図に
示すように複数のパワートランジスタ（１）（１）−・
を−個の半導体基板（半導体ベレット）内に形成したパ
ワートランジスタ・アレイ （２）がある。また高ｈＦ
ｇを得るために、二個のトランジスタ（１）（１）を第
２図に示すようにダーリントン接続したものを一個の半
導体基板（半導体ベレット）内に形成したダーリントン
型トランジスタ（３）がある。このように−個の半導体
基板内に複数の素子（トランジスタの他にダイオード、
抵抗等も含む）を形成した半導体装置では、各素子を絶
縁分離して各素子間の干渉による特性変動を防止する必
要がある。
ハ１発明の目的
本発明は各素子を完全に絶縁分離して製造するための半
導体基板の製造方法を提供することを目的とする。
導体基板の製造方法を提供することを目的とする。
二９発明の構成
本発明は同一基板上に絶縁分離された複数の素子を有す
る半導体装置の製造方法であって、半導体基板の表面側
にエピタキシャル層を形成する工程、エピタキシャル層
が形成された表面側に各素子の形成領域を区画する第１
の溝をエツチングにより形成する工程、第１の溝が形成
された表面側に第１の絶縁保護膜を形成する工程、第１
の絶縁保護膜上に第１のポリシリコン層を積層する工程
、裏面側から第１の溝と対応する位置に第１の溝の底に
到達する深さまで第２の溝をエツチングにより形成する
工程、第２の溝の表面に第２の絶縁保護膜を形成する工
程、第２の絶縁保護膜上に第２のポリシリコン層を形成
する。Ｌ程、表面側の第１のポリシリコン層を除去して
各素子の形成領域を露呈させる工程を含むことを特徴と
する。
る半導体装置の製造方法であって、半導体基板の表面側
にエピタキシャル層を形成する工程、エピタキシャル層
が形成された表面側に各素子の形成領域を区画する第１
の溝をエツチングにより形成する工程、第１の溝が形成
された表面側に第１の絶縁保護膜を形成する工程、第１
の絶縁保護膜上に第１のポリシリコン層を積層する工程
、裏面側から第１の溝と対応する位置に第１の溝の底に
到達する深さまで第２の溝をエツチングにより形成する
工程、第２の溝の表面に第２の絶縁保護膜を形成する工
程、第２の絶縁保護膜上に第２のポリシリコン層を形成
する。Ｌ程、表面側の第１のポリシリコン層を除去して
各素子の形成領域を露呈させる工程を含むことを特徴と
する。
ホ、実施例
本発明の−・実施例を第３図乃至第８図を参照しながら
説明する。
説明する。
初めに第３図に示すようにＮ＋′型の半導体サブストレ
ー１−（４）の表面側にＮ−型のエピタキシャル層（５
）を成長させる。これにより形成される半導体基板（６
）の厚さｔは、薄膜である二１−ピタキシャル層（５）
を含めて、２１０〜２３０ ｐ ｍ ’Ｃある。次にフ
ォトリソグラフィ法を用いた溝メザエッチングにより、
第４図に示すように、エピタキシャル層（５）が形成さ
れた表面側から各個別素子の形成領域を区画する第１の
溝（７）をエツチングにより形成し、さらに半導体！ｈ
板（６）の表裏面に！！）酸化法等により絶縁保護膜と
しての酸化膜（８）（９）を形成する。これによって形
成される表面側の第１の酸化膜（８）は第１の溝（７）
内に入り込みそれを覆っている。次ぎに第１の溝（７）
が形成された表面側から、例えばＬＰＣＶＤ法により不
純物をドーピングしない状態の絶縁性の爾１のポリシリ
コンＪＷ （１０）を積層する。この第１のポリシリコ
ン層（１０）は第１の溝（７）を埋めて、その厚みｔｌ
は、例えば１００〜２００μｍとする。なおこの第１の
ポリシリコンＨ（１０）は次ぎに行われる裏面からのエ
ンチング処理に対して半導体基板（６）を補強しておく
ために形成される。次ぎにフォトリングラフィ法を用い
た溝メサエッチングにより、第６図に示すように、半導
体基板（６）の裏面側から第１の溝（７）と対応する位
置に、第１の溝（７）よりも幅の大きい第２の溝（１１
）を形成し、さらにその表裏面に熱酸化法等により絶縁
保護膜としての酸化膜（１２） ＜１３）を形成する。
ー１−（４）の表面側にＮ−型のエピタキシャル層（５
）を成長させる。これにより形成される半導体基板（６
）の厚さｔは、薄膜である二１−ピタキシャル層（５）
を含めて、２１０〜２３０ ｐ ｍ ’Ｃある。次にフ
ォトリソグラフィ法を用いた溝メザエッチングにより、
第４図に示すように、エピタキシャル層（５）が形成さ
れた表面側から各個別素子の形成領域を区画する第１の
溝（７）をエツチングにより形成し、さらに半導体！ｈ
板（６）の表裏面に！！）酸化法等により絶縁保護膜と
しての酸化膜（８）（９）を形成する。これによって形
成される表面側の第１の酸化膜（８）は第１の溝（７）
内に入り込みそれを覆っている。次ぎに第１の溝（７）
が形成された表面側から、例えばＬＰＣＶＤ法により不
純物をドーピングしない状態の絶縁性の爾１のポリシリ
コンＪＷ （１０）を積層する。この第１のポリシリコ
ン層（１０）は第１の溝（７）を埋めて、その厚みｔｌ
は、例えば１００〜２００μｍとする。なおこの第１の
ポリシリコンＨ（１０）は次ぎに行われる裏面からのエ
ンチング処理に対して半導体基板（６）を補強しておく
ために形成される。次ぎにフォトリングラフィ法を用い
た溝メサエッチングにより、第６図に示すように、半導
体基板（６）の裏面側から第１の溝（７）と対応する位
置に、第１の溝（７）よりも幅の大きい第２の溝（１１
）を形成し、さらにその表裏面に熱酸化法等により絶縁
保護膜としての酸化膜（１２） ＜１３）を形成する。
この第２の溝（１１）は第１の溝（７）の底に当たる深
さまで形成される。なお第２の溝（１１）の幅【、を第
１の溝（７）の幅βより大きくする理由は、表裏面での
エンチング処理の位置合わせを容易にするためで、デバ
イスが形成されない裏面例の溝幅りを大きくする。第２
の溝（１１）の上に第２の酸化Ｈ（１３）が形成される
とデバイスの各形成領域（１４） （１４Ｌ−は、第１
の溝（７）上の第１の酸化１％（８）と第２の？１Ｓ（
１１）上の第２の酸化膜（１３）によって、完全に絶縁
分離されることになる。次に第７図に示すように、第２
の酸化膜（１３）上に第２の溝（１１）を埋めるように
再び１、Ｉ’ ＣＶ Ｉ）法等により第２のポリシリコ
ン層（１５）の積層をノン・ドーピングにて行い、さら
に第２のポリシリコン層（１５）の上に酸化膜（１Ｇ）
を形成する。この積層の厚みＬ２は次に行われる第１の
ポリシリコン層（１ｏ）の除去工程に列づ−る補強のた
め、例えば１００〜２００μｍとする。次に第１のポリ
シリコン層（１０）をその上の酸化膜（１２）と共に、
除去して第８図に示すように、各素子の形成領域（１４
）（１４）−を露呈させる。なおこの除去工程で第１の
ポリシリコン１（１０）の除去はエツチングによって行
われるが、第１の酸化膜（８）はこのエツチングによっ
て熔解しないので、各素子の形成領域（１４） （１４
Ｌ−・を侵食することはない。また第１のポリシリコン
層（１０）の内、第１の溝（７）内のものは、そのまま
残されることになる。このようにして第１の酸化膜（８
）及び第２の酸化膜（１３）によって完全に絶縁分離さ
れた各素子の形成領域（１４） （１４）−が形成され
ると、各形成領域（１４）−に対して、フォトリソグラ
フィ法等によって、パワートランジスタ、ダイオード等
の素子を形成する。
さまで形成される。なお第２の溝（１１）の幅【、を第
１の溝（７）の幅βより大きくする理由は、表裏面での
エンチング処理の位置合わせを容易にするためで、デバ
イスが形成されない裏面例の溝幅りを大きくする。第２
の溝（１１）の上に第２の酸化Ｈ（１３）が形成される
とデバイスの各形成領域（１４） （１４Ｌ−は、第１
の溝（７）上の第１の酸化１％（８）と第２の？１Ｓ（
１１）上の第２の酸化膜（１３）によって、完全に絶縁
分離されることになる。次に第７図に示すように、第２
の酸化膜（１３）上に第２の溝（１１）を埋めるように
再び１、Ｉ’ ＣＶ Ｉ）法等により第２のポリシリコ
ン層（１５）の積層をノン・ドーピングにて行い、さら
に第２のポリシリコン層（１５）の上に酸化膜（１Ｇ）
を形成する。この積層の厚みＬ２は次に行われる第１の
ポリシリコン層（１ｏ）の除去工程に列づ−る補強のた
め、例えば１００〜２００μｍとする。次に第１のポリ
シリコン層（１０）をその上の酸化膜（１２）と共に、
除去して第８図に示すように、各素子の形成領域（１４
）（１４）−を露呈させる。なおこの除去工程で第１の
ポリシリコン１（１０）の除去はエツチングによって行
われるが、第１の酸化膜（８）はこのエツチングによっ
て熔解しないので、各素子の形成領域（１４） （１４
Ｌ−・を侵食することはない。また第１のポリシリコン
層（１０）の内、第１の溝（７）内のものは、そのまま
残されることになる。このようにして第１の酸化膜（８
）及び第２の酸化膜（１３）によって完全に絶縁分離さ
れた各素子の形成領域（１４） （１４）−が形成され
ると、各形成領域（１４）−に対して、フォトリソグラ
フィ法等によって、パワートランジスタ、ダイオード等
の素子を形成する。
へ０発明の効果
本発明によればパワートランジスタ・アレイのような複
数の素子を、−個の半導体基板（半導体ベレット）上に
完全に絶縁分離して形成することができる。また本発明
方法で形成される第１及び第２のポリシリコン層は第１
及び第２の溝をエツチング形成する際の半導体基板の補
強として、作用するので、エツチング処理中の割れや欠
けを防止し、製造の歩留まりを向上することができる。
数の素子を、−個の半導体基板（半導体ベレット）上に
完全に絶縁分離して形成することができる。また本発明
方法で形成される第１及び第２のポリシリコン層は第１
及び第２の溝をエツチング形成する際の半導体基板の補
強として、作用するので、エツチング処理中の割れや欠
けを防止し、製造の歩留まりを向上することができる。
第１図はパワー１−ランジスタ・アレイを示す回路図、
第２図はダーリントン・トランジスタの回路図、第３図
乃至第８図は本発明方法の一実施例の処理工程を順に追
って示す断面図である。 （１） −素子（トランジスタ）、（４） −半導体サ
ブストレート、（５） −エピタキシャル層、（６）
−半導体基板、＜ ７ ＞ −第１の溝、（８Ｌ−一第
１の絶縁保護膜、（１０） −第１のポリシリコン層、
（１１） −第２の溝、（１３）−・−第２の絶縁保護
膜、（１４）−各素子の形成領域、（１５）−第２のポ
リシリコン層。
第２図はダーリントン・トランジスタの回路図、第３図
乃至第８図は本発明方法の一実施例の処理工程を順に追
って示す断面図である。 （１） −素子（トランジスタ）、（４） −半導体サ
ブストレート、（５） −エピタキシャル層、（６）
−半導体基板、＜ ７ ＞ −第１の溝、（８Ｌ−一第
１の絶縁保護膜、（１０） −第１のポリシリコン層、
（１１） −第２の溝、（１３）−・−第２の絶縁保護
膜、（１４）−各素子の形成領域、（１５）−第２のポ
リシリコン層。
Claims (1)
- （１）同一基板上に絶縁分離された複数の素子を有する
半導体装置の製造方法であって、半導体基板の表面側に
エピタキシャル層を形成する工程、エピタキシャル層が
形成された表面側に各素子の形成領域を区画する第１の
溝をエンチングにより形成する工程、第１の溝が形成さ
れた表面側に第１の絶縁保護膜を形成する工程、第１の
絶縁保護膜上に第１のポリシリコン層を積層する工程、
裏面側から第１の溝と対応する位置に第１の溝の底に到
達する深さまでｆｆ１２の溝をエツチングにより形成す
る工程、第２の溝の表面に第２の絶縁保護膜を形成する
工程、第２の絶縁保護膜上に第２のポリシリコン層を形
成する工程、表面側の第１のポリシリコン層を除去して
各素子の形成領域を露呈させる工程を含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209646A JPS60101945A (ja) | 1983-11-07 | 1983-11-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209646A JPS60101945A (ja) | 1983-11-07 | 1983-11-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60101945A true JPS60101945A (ja) | 1985-06-06 |
Family
ID=16576239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58209646A Pending JPS60101945A (ja) | 1983-11-07 | 1983-11-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60101945A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276546U (ja) * | 1985-10-31 | 1987-05-16 | ||
| FR2805709A1 (fr) * | 2000-02-28 | 2001-08-31 | Commissariat Energie Atomique | Connexion electrique entre deux faces d'un substrat et procede de realisation |
| US9332740B2 (en) | 2011-06-21 | 2016-05-10 | Kabusikigaisha Spring | Fish tank for allowing aquarium fish to be viewed clearly from the top |
-
1983
- 1983-11-07 JP JP58209646A patent/JPS60101945A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276546U (ja) * | 1985-10-31 | 1987-05-16 | ||
| FR2805709A1 (fr) * | 2000-02-28 | 2001-08-31 | Commissariat Energie Atomique | Connexion electrique entre deux faces d'un substrat et procede de realisation |
| WO2001065598A1 (fr) * | 2000-02-28 | 2001-09-07 | Commissariat A L'energie Atomique | Connexion electrique entre deux faces d'un substrat et procede de realisation |
| JP2003526207A (ja) * | 2000-02-28 | 2003-09-02 | コミツサリア タ レネルジー アトミーク | 基板の２つの面間の電気的接続および製造工程 |
| US6815827B2 (en) | 2000-02-28 | 2004-11-09 | Commissariat A L'energie Atomique | Electrical connection between two faces of a substrate and manufacturing process |
| JP2012231173A (ja) * | 2000-02-28 | 2012-11-22 | Commissariat A L'energie Atomique & Aux Energies Alternatives | 基板の２つの表面の電気的接続およびその方法 |
| US9332740B2 (en) | 2011-06-21 | 2016-05-10 | Kabusikigaisha Spring | Fish tank for allowing aquarium fish to be viewed clearly from the top |
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