JPS5882530A - 相補型半導体装置の素子分離方法 - Google Patents
相補型半導体装置の素子分離方法Info
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- JPS5882530A JPS5882530A JP56180519A JP18051981A JPS5882530A JP S5882530 A JPS5882530 A JP S5882530A JP 56180519 A JP56180519 A JP 56180519A JP 18051981 A JP18051981 A JP 18051981A JP S5882530 A JPS5882530 A JP S5882530A
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- oxide
- film
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は相補型半導体装置の素子分離方法、特に相補型
半導体装置においてＰ［チャネル電界効果トランジスタ
を設けるＮｌｌ基板とｎＷｉチャネル相補臘半導体装置
として、ゲート絶縁物にシリコン酸化膜を用いた絶縁ゲ
ート電界効果トランジスタから成る０ＭＯ８（Ｃｏｍｐ
ｌｅｍｅｎｔａｒｙ ＭｅｔａｌＯｘｉｄｅ ８・ｍ１
ｃｏｎｄｕｃｔｏｒ）がよく知られている。従来の０Ｍ
Ｏ８はシリ；ン単結晶基板上の一部にその基板の導電タ
イプとは極性の異る領域（新組つェＡ／）１設け、基板
領域又はシェル領域のいずれかにＰ匿チャネルト２ンジ
スタを設け、他方にはＮ＠チャネルトフンジスタを設け
て形成し、 ＰＮ接合を利用して基板分離を行っていた
。
半導体装置においてＰ［チャネル電界効果トランジスタ
を設けるＮｌｌ基板とｎＷｉチャネル相補臘半導体装置
として、ゲート絶縁物にシリコン酸化膜を用いた絶縁ゲ
ート電界効果トランジスタから成る０ＭＯ８（Ｃｏｍｐ
ｌｅｍｅｎｔａｒｙ ＭｅｔａｌＯｘｉｄｅ ８・ｍ１
ｃｏｎｄｕｃｔｏｒ）がよく知られている。従来の０Ｍ
Ｏ８はシリ；ン単結晶基板上の一部にその基板の導電タ
イプとは極性の異る領域（新組つェＡ／）１設け、基板
領域又はシェル領域のいずれかにＰ匿チャネルト２ンジ
スタを設け、他方にはＮ＠チャネルトフンジスタを設け
て形成し、 ＰＮ接合を利用して基板分離を行っていた
。
しかるにこうした従来構造ではＩ’ｌＪｌチャネルトラ
ンジスタのソースΦドレインとＮ［チャネルトランビス
タのソース・ドレインとの間にウェルを介してＰＮＰＮ
ｆイリスタが寄生的に形成される。
ンジスタのソースΦドレインとＮ［チャネルトランビス
タのソース・ドレインとの間にウェルを介してＰＮＰＮ
ｆイリスタが寄生的に形成される。
これは電源回路中入出力回路から発生したサージ電圧の
ため２ツチアツグ現象が生じ素子の正常勤作を粗害する
という欠点に結びつく、このラッチアップ現象を防止す
るためにＰ型チャネルトランジスタおよびＮ型チャネル
トランジスタのそれぞれの領域の間に十分広いガートバ
ンドを設ける手法が従来採用されていたが、これは集積
回路のチップ面積の増加を招き、高密度化、高集積化を
困難にしていた理由である。
ため２ツチアツグ現象が生じ素子の正常勤作を粗害する
という欠点に結びつく、このラッチアップ現象を防止す
るためにＰ型チャネルトランジスタおよびＮ型チャネル
トランジスタのそれぞれの領域の間に十分広いガートバ
ンドを設ける手法が従来採用されていたが、これは集積
回路のチップ面積の増加を招き、高密度化、高集積化を
困難にしていた理由である。
こうした従来構成の欠点を改善する方法としてＰａｌチ
ャネルトランジスタを設ける付型領域とＮ型チャネルト
ランジスタを設けるＰａｌ領域との境界に微細な溝状の
穿口部を設けて、熱酸化法によるシリコン酸化膜の体積
膨張を利用して溝部を絶と 繊物で埋込む方法が特許願５０−１１０７７に記載され
ている。しかしこうした素子分離構成では熱酸化中に溝
の内壁シリコンの酸化と同時に底部シリコンの酸化も起
るため、三方からの体積膨張の結果、溝の周シの基板シ
リコンに大きなひずみを残したり、溝内部に空洞が生じ
たシする欠点を有していた。
ャネルトランジスタを設ける付型領域とＮ型チャネルト
ランジスタを設けるＰａｌ領域との境界に微細な溝状の
穿口部を設けて、熱酸化法によるシリコン酸化膜の体積
膨張を利用して溝部を絶と 繊物で埋込む方法が特許願５０−１１０７７に記載され
ている。しかしこうした素子分離構成では熱酸化中に溝
の内壁シリコンの酸化と同時に底部シリコンの酸化も起
るため、三方からの体積膨張の結果、溝の周シの基板シ
リコンに大きなひずみを残したり、溝内部に空洞が生じ
たシする欠点を有していた。
第１図はこのような従来の方法の原理的工程を説明する
ための模式的断面図であり、１がＮ型シリコン基板、２
がＰＷｉウェル、３がシリコン窒化膜、４が溝状穿口部
、５が熱酸化法によって形成されたシリコン酸化物を示
している。ｎ型シリコン基板ｌにＰ型ウェル２を形成し
シリコン窒化膜３を堆積し死後、通常の写真蝕刻技術を
用いてシリコン酸化物３とシリコンｌを連続的にエツチ
ングして溝状の穿ロ部４ｔ−形成し第１図（ａ）を得る
。
ための模式的断面図であり、１がＮ型シリコン基板、２
がＰＷｉウェル、３がシリコン窒化膜、４が溝状穿口部
、５が熱酸化法によって形成されたシリコン酸化物を示
している。ｎ型シリコン基板ｌにＰ型ウェル２を形成し
シリコン窒化膜３を堆積し死後、通常の写真蝕刻技術を
用いてシリコン酸化物３とシリコンｌを連続的にエツチ
ングして溝状の穿ロ部４ｔ−形成し第１図（ａ）を得る
。
次にシリコン窒化１［３ｔマスクにした選択酸化法によ
って溝状穿口部４をシリコン酸化物の体積膨ｌｌｌ！を
利用して埋込むと第１図（ｂ）ｔ−得る。この場合、穿
口部４のシリコン面が露出している内壁は両側面と底面
にあるので、熱酸化すると三面から同時に酸化が進むの
で、底面の両端に大きなストレスが加わり、酸化後の酸
化物領域の形状は丸みを帯び、その結果として溝内中心
付近に空洞６が生じてしまう、さらに埋込み酸化物の周
囲のシリコン基板７には大きなひずみが残シ、このため
近接した素子の特性を劣化させてしまう欠点がある。
って溝状穿口部４をシリコン酸化物の体積膨ｌｌｌ！を
利用して埋込むと第１図（ｂ）ｔ−得る。この場合、穿
口部４のシリコン面が露出している内壁は両側面と底面
にあるので、熱酸化すると三面から同時に酸化が進むの
で、底面の両端に大きなストレスが加わり、酸化後の酸
化物領域の形状は丸みを帯び、その結果として溝内中心
付近に空洞６が生じてしまう、さらに埋込み酸化物の周
囲のシリコン基板７には大きなひずみが残シ、このため
近接した素子の特性を劣化させてしまう欠点がある。
本発明は従来のもののこのような欠点を除去し喪もので
、シリコン基板上でＰｉｌｌチャネル電界効果トランジ
スタを設けるＮＷｉ基板とＮ型チャネル電界効果トラン
ジスタを設けるＰ型基板との境界付近にシリコン窒化膜
を形成する工程、シリコンをエピタキシャル成長して少
くと４露出した前記シリコン基板上には単結晶シリコン
膜を形成する工穆、前記シリコン窒化膜上の前記シリコ
ン領域内に溝状のシリコン穿口部を設ける工程、前記シ
リコン穿口部を酸化し、その体積膨張によって前記シリ
コン穿口部を絶縁物で埋込む工程とを含むことを特徴と
する。
、シリコン基板上でＰｉｌｌチャネル電界効果トランジ
スタを設けるＮＷｉ基板とＮ型チャネル電界効果トラン
ジスタを設けるＰ型基板との境界付近にシリコン窒化膜
を形成する工程、シリコンをエピタキシャル成長して少
くと４露出した前記シリコン基板上には単結晶シリコン
膜を形成する工穆、前記シリコン窒化膜上の前記シリコ
ン領域内に溝状のシリコン穿口部を設ける工程、前記シ
リコン穿口部を酸化し、その体積膨張によって前記シリ
コン穿口部を絶縁物で埋込む工程とを含むことを特徴と
する。
！２図は本発明の原理的工程を第１図に対比して示した
模式的断面図で、１１はＮａＩＩシリコン基板、１２は
Ｎ１ｊｉｌシリコンエピタキシヤル暎、１３゜および１
４はシリコン窒化１１．１５は溝状穿口部。
模式的断面図で、１１はＮａＩＩシリコン基板、１２は
Ｎ１ｊｉｌシリコンエピタキシヤル暎、１３゜および１
４はシリコン窒化１１．１５は溝状穿口部。
１６は熱酸化法によって形成されたシリコン酸化物、１
７はＰ型ウェルをそれぞれ示している。シリコン基板１
１の上にシリコン窒化膜を堆積し、通常の写真蝕刻技術
によって分離すべき領域のみにシリコン窒化膜１３を残
し、他を除去する。しかる後、シリコン１２ｔエピタキ
シャル成長し。
７はＰ型ウェルをそれぞれ示している。シリコン基板１
１の上にシリコン窒化膜を堆積し、通常の写真蝕刻技術
によって分離すべき領域のみにシリコン窒化膜１３を残
し、他を除去する。しかる後、シリコン１２ｔエピタキ
シャル成長し。
続いてシリコン窒化膜１４を堆積する。このシリコンの
エピタキシャル成長時ＫＣＶＤ法における・ソースガス
として８ＩＨ４を用いるとシリコン基板露出面には琳結
晶暎が堆積され、シリコン窒化膜変質させるので、多結
晶、単結晶のいずれでも構わない、写真蝕刻技術を用い
てシリコン窒化膜１４とシリーン１２をエツチング除去
し、溝状穿口部１５を形成すると第２図（ａ）となる。
エピタキシャル成長時ＫＣＶＤ法における・ソースガス
として８ＩＨ４を用いるとシリコン基板露出面には琳結
晶暎が堆積され、シリコン窒化膜変質させるので、多結
晶、単結晶のいずれでも構わない、写真蝕刻技術を用い
てシリコン窒化膜１４とシリーン１２をエツチング除去
し、溝状穿口部１５を形成すると第２図（ａ）となる。
熱酸化法によってシリコン酸化物１６を形成し１、しか
るｖｋＰウェル領域１７を形成し、第２図（ｂ）を得る
。
るｖｋＰウェル領域１７を形成し、第２図（ｂ）を得る
。
穿口部における露出したシリコンは１ｌｉｆｉ内壁だけ
であシ、シリ；ン窒化暎は熱酸化され難いので。
であシ、シリ；ン窒化暎は熱酸化され難いので。
シリコン内壁に対し１直方向に酸化膜が形成されて行き
、＠面のシリコン酸化物による体積膨張によって溝内部
がストレスもなく埋込れる。
、＠面のシリコン酸化物による体積膨張によって溝内部
がストレスもなく埋込れる。
ここで、溝の幅寸法は大き過ぎると埋込むことが困難と
な〕、小さ過ぎると埋込れ九酸化物の膜厚が実質的に薄
く、絶縁リークの原因となる。したがって溝の幅寸法は
０．２〜１．０μｍが実用的である。
な〕、小さ過ぎると埋込れ九酸化物の膜厚が実質的に薄
く、絶縁リークの原因となる。したがって溝の幅寸法は
０．２〜１．０μｍが実用的である。
次に本発明の実施例を第３図について詳細に説明する。
第３図は本発明を実現するために、ＣＭＯ８集積回路の
一部を製造プロセスにしたがって示した模式断面図であ
る。
一部を製造プロセスにしたがって示した模式断面図であ
る。
１０ｃｍ以下の比抵抗を有する高濃度Ｎ型シリコン基板
１１の上にシリコン窒化膜をＣＶＤ法で堆積し、写真蝕
刻技術を用いてＰ型チャネルトランジスタを設けるＮＷ
基板とＮ＠チャネルトランジスタを設けるＰｌｊＪ基板
の境界付近にのみシリコン窒化膜１３を残し、他を除去
する０次にシリコンエピタキシャル１ｉ１２％さらにシ
リコン窒化膜１４を堆積する。写真蝕刻技術によってシ
リコン窒化９１１３パターン上のシリコン窒化膜１４と
シリコン１２を除去すると溝状穿口部１５が形成される
。
１１の上にシリコン窒化膜をＣＶＤ法で堆積し、写真蝕
刻技術を用いてＰ型チャネルトランジスタを設けるＮＷ
基板とＮ＠チャネルトランジスタを設けるＰｌｊＪ基板
の境界付近にのみシリコン窒化膜１３を残し、他を除去
する０次にシリコンエピタキシャル１ｉ１２％さらにシ
リコン窒化膜１４を堆積する。写真蝕刻技術によってシ
リコン窒化９１１３パターン上のシリコン窒化膜１４と
シリコン１２を除去すると溝状穿口部１５が形成される
。
前述したシリコン窒化膜１３および１４を堆積する前に
熱酸化法にようて薄いシリコン酸化膜を形“成するとシ
リコン表面を保−する効果があｈよシ実用的である。こ
うして第３図（ａ）を得る。
熱酸化法にようて薄いシリコン酸化膜を形“成するとシ
リコン表面を保−する効果があｈよシ実用的である。こ
うして第３図（ａ）を得る。
次に熱酸化法によって穿口部１５をシリコン酸化物１６
によって塩込むと第３図（ｂ）を得る。
によって塩込むと第３図（ｂ）を得る。
さらにレジストをマスクとしてイオン注入により、 Ｎ
ｌｌチャネルトランジスタを形成すべき領域にボロンを
導入し、レジスト除去後所定のウェル深さを得るように
押込み処理を行いＰフェル１フを形成する６次いで該Ｐ
？菰鳥のフィールド領域のシリコン窒化＠を除去し、レ
ジストをマスクとしてボロンをイオン注入し、更にＮ１
１領域のシ町＝ン電化暎を除去し、レジストをマスクと
して一リンをイオン注入する。シリコン窒化＠を用いて
選択酸化を行うとフィールド酸化＠１８とチャネルスト
ッパー１９が形成される。シリコン窒化膜を除去し、ゲ
ート酸化膜２０を形成した後、リンドープポリシリコン
よ）なる層２１をＣＶＤ法によりて堆積する。写真蝕刻
技術によ〕ゲートポリシリコンよ〕なゐ層をパターン化
し、Ｎ型チャネルトランジスタ領域にのみ自己整合的に
Ｎ＠不純物のイオン注入法等でソース・ドレイン２２を
形成し、続いてＰ型チャネルＦランジスタ領域にのみ同
様にｐＨｉ不純物を注入してソース・ドレイン２３を形
成すると第３図（Ｃ）を得る。次に層間絶縁膜、例えば
ＰＳＧ２４をＣＶＤ法で厚く堆積した後、写真蝕刻技術
でコンタクトホールを形成し。
ｌｌチャネルトランジスタを形成すべき領域にボロンを
導入し、レジスト除去後所定のウェル深さを得るように
押込み処理を行いＰフェル１フを形成する６次いで該Ｐ
？菰鳥のフィールド領域のシリコン窒化＠を除去し、レ
ジストをマスクとしてボロンをイオン注入し、更にＮ１
１領域のシ町＝ン電化暎を除去し、レジストをマスクと
して一リンをイオン注入する。シリコン窒化＠を用いて
選択酸化を行うとフィールド酸化＠１８とチャネルスト
ッパー１９が形成される。シリコン窒化膜を除去し、ゲ
ート酸化膜２０を形成した後、リンドープポリシリコン
よ）なる層２１をＣＶＤ法によりて堆積する。写真蝕刻
技術によ〕ゲートポリシリコンよ〕なゐ層をパターン化
し、Ｎ型チャネルトランジスタ領域にのみ自己整合的に
Ｎ＠不純物のイオン注入法等でソース・ドレイン２２を
形成し、続いてＰ型チャネルＦランジスタ領域にのみ同
様にｐＨｉ不純物を注入してソース・ドレイン２３を形
成すると第３図（Ｃ）を得る。次に層間絶縁膜、例えば
ＰＳＧ２４をＣＶＤ法で厚く堆積した後、写真蝕刻技術
でコンタクトホールを形成し。
アルミニウム等の電極金属２５を被着する。電極配線パ
ターンを写真蝕刻技術を用いて形成し、コンタクト部の
アロイを行うと第３図（ｄ）となる。
ターンを写真蝕刻技術を用いて形成し、コンタクト部の
アロイを行うと第３図（ｄ）となる。
こうして本発明によって得たＣＭＯ８集積回路のチップ
面積は従来のものに比較して５０％程度の減少となった
。
面積は従来のものに比較して５０％程度の減少となった
。
通常の０ＭＯ８は基板に電源線を接続することが多いが
、基板の抵抗が比較的高い場合には電圧降下が生じ、Ａ
Ｊ等による上層電源配線も心安となってくる。本発明で
は低抵抗基板に比較的高抵抗のエビタキクヤルシリコン
層を堆積した構成を容易にとることができるので、０Ｍ
Ｏ８のスイッチング動作を損わずに上部配線を顕著に省
くことが可能となり、より一層の微細化に効果がある。
、基板の抵抗が比較的高い場合には電圧降下が生じ、Ａ
Ｊ等による上層電源配線も心安となってくる。本発明で
は低抵抗基板に比較的高抵抗のエビタキクヤルシリコン
層を堆積した構成を容易にとることができるので、０Ｍ
Ｏ８のスイッチング動作を損わずに上部配線を顕著に省
くことが可能となり、より一層の微細化に効果がある。
装置ｆ！によると熱酸化法によってシリコン基板へのひ
ずみの少い、しかも非常に平坦な表面を得る絶縁物置込
みが可能となる。この結果ｉ） ’）ッチアップ現象が
発生し難くなシ、ＰおよびＮ型チャネルトランジスタ間
距離を短くできる。（２）低抵抗Ｎ１基板の使用によ）
、上層配線を減少できる。
ずみの少い、しかも非常に平坦な表面を得る絶縁物置込
みが可能となる。この結果ｉ） ’）ッチアップ現象が
発生し難くなシ、ＰおよびＮ型チャネルトランジスタ間
距離を短くできる。（２）低抵抗Ｎ１基板の使用によ）
、上層配線を減少できる。
（３）ウェルの横方向拡散ｔｉｌ込み絶縁物で阻止で色
謙 る０等の相−効果によって大幅なる素子の微細化を達成
し得、０ＭＯ８０高密度化を容易とする。
謙 る０等の相−効果によって大幅なる素子の微細化を達成
し得、０ＭＯ８０高密度化を容易とする。
＠１図は従来構成における絶縁物で埋込んだ素子分離領
域の形成方法を模式的に示した断面図。 ＠２図は本発明構成における素子分離領域をＩＦ！１図
に対比して示した模式的断面図、第３図は本発明によっ
て実施した０ＭＯ８インバータの製造プロセスの概略を
示した模式断面図である。 １．１１・・・・・・シリコン基板％２，１７・・・・
・・Ｐウニ”領域ｓ １２…・−響エビタキシャルシリ
コン、３１３．１４・・・・・・シリコン窒化膜、４．
１５・・・・・・溝状シリコン穿口部、５．１６・・・
・・・埋込まれたシリコン酸化物、６・・・・・・溝内
の空洞、７・・・・・・ひずみのあるシリコン基板、１
８・・・・・・フィールド酸化＠。 １９・・・・・・チャネルストッパー領域、２０・・・
・・・ゲート酸化膜、２１・・・・・・リンドープゲー
トポリシリコン、２２，２３・・・・・・Ｎ型チャネル
ト２ンジスタおよびＰ型チャネルトランジスタのそれぞ
れのソース・ドレイン領域、２４・・・・・・層間絶縁
膜、２５・・・・・・金属電極。 巣 １ プ ｖ−２例
域の形成方法を模式的に示した断面図。 ＠２図は本発明構成における素子分離領域をＩＦ！１図
に対比して示した模式的断面図、第３図は本発明によっ
て実施した０ＭＯ８インバータの製造プロセスの概略を
示した模式断面図である。 １．１１・・・・・・シリコン基板％２，１７・・・・
・・Ｐウニ”領域ｓ １２…・−響エビタキシャルシリ
コン、３１３．１４・・・・・・シリコン窒化膜、４．
１５・・・・・・溝状シリコン穿口部、５．１６・・・
・・・埋込まれたシリコン酸化物、６・・・・・・溝内
の空洞、７・・・・・・ひずみのあるシリコン基板、１
８・・・・・・フィールド酸化＠。 １９・・・・・・チャネルストッパー領域、２０・・・
・・・ゲート酸化膜、２１・・・・・・リンドープゲー
トポリシリコン、２２，２３・・・・・・Ｎ型チャネル
ト２ンジスタおよびＰ型チャネルトランジスタのそれぞ
れのソース・ドレイン領域、２４・・・・・・層間絶縁
膜、２５・・・・・・金属電極。 巣 １ プ ｖ−２例
Claims (1)
- シリコン基板上でＰａｌ！チャネル電界効果ト２ンジス
タを設けるＮ型基板とＮ型チャネル電界効果トランジス
タを設けるＰ＠基板との境界付近にシリコン望化瞑を形
成する工程、シリコンをエピタキシャル成長して少くと
も露出した前記シリコン基板上に薬結晶シリコンｍを形
成する工程、＃記シリコン窒化膜上のＡｎ Ｈｅシリコ
ン領域内に溝状のシリコン穿口部を設ける工程、前記シ
リコン穿口部側面を酸化し、その体積膨張によって前記
シリコン穿口部を絶縁物で埋込む工程とを含むことを特
徴とする相補型半導体装置の素子分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180519A JPS5882530A (ja) | 1981-11-11 | 1981-11-11 | 相補型半導体装置の素子分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180519A JPS5882530A (ja) | 1981-11-11 | 1981-11-11 | 相補型半導体装置の素子分離方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5882530A true JPS5882530A (ja) | 1983-05-18 |
Family
ID=16084678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56180519A Pending JPS5882530A (ja) | 1981-11-11 | 1981-11-11 | 相補型半導体装置の素子分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5882530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4897362A (en) * | 1987-09-02 | 1990-01-30 | Harris Corporation | Double epitaxial method of fabricating semiconductor devices on bonded wafers |
-
1981
- 1981-11-11 JP JP56180519A patent/JPS5882530A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4897362A (en) * | 1987-09-02 | 1990-01-30 | Harris Corporation | Double epitaxial method of fabricating semiconductor devices on bonded wafers |
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