JPS5882530A - 相補型半導体装置の素子分離方法 - Google Patents
相補型半導体装置の素子分離方法Info
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- JPS5882530A JPS5882530A JP56180519A JP18051981A JPS5882530A JP S5882530 A JPS5882530 A JP S5882530A JP 56180519 A JP56180519 A JP 56180519A JP 18051981 A JP18051981 A JP 18051981A JP S5882530 A JPS5882530 A JP S5882530A
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- oxide
- film
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は相補型半導体装置の素子分離方法、特に相補型
半導体装置においてP[チャネル電界効果トランジスタ
を設けるNll基板とnWiチャネル相補臘半導体装置
として、ゲート絶縁物にシリコン酸化膜を用いた絶縁ゲ
ート電界効果トランジスタから成る0MO8(Comp
lementary MetalOxide 8・m1
conductor)がよく知られている。従来の0M
O8はシリ;ン単結晶基板上の一部にその基板の導電タ
イプとは極性の異る領域(新組つェA/)1設け、基板
領域又はシェル領域のいずれかにP匿チャネルト2ンジ
スタを設け、他方にはN@チャネルトフンジスタを設け
て形成し、 PN接合を利用して基板分離を行っていた
。
半導体装置においてP[チャネル電界効果トランジスタ
を設けるNll基板とnWiチャネル相補臘半導体装置
として、ゲート絶縁物にシリコン酸化膜を用いた絶縁ゲ
ート電界効果トランジスタから成る0MO8(Comp
lementary MetalOxide 8・m1
conductor)がよく知られている。従来の0M
O8はシリ;ン単結晶基板上の一部にその基板の導電タ
イプとは極性の異る領域(新組つェA/)1設け、基板
領域又はシェル領域のいずれかにP匿チャネルト2ンジ
スタを設け、他方にはN@チャネルトフンジスタを設け
て形成し、 PN接合を利用して基板分離を行っていた
。
しかるにこうした従来構造ではI’lJlチャネルトラ
ンジスタのソースΦドレインとN[チャネルトランビス
タのソース・ドレインとの間にウェルを介してPNPN
fイリスタが寄生的に形成される。
ンジスタのソースΦドレインとN[チャネルトランビス
タのソース・ドレインとの間にウェルを介してPNPN
fイリスタが寄生的に形成される。
これは電源回路中入出力回路から発生したサージ電圧の
ため2ツチアツグ現象が生じ素子の正常勤作を粗害する
という欠点に結びつく、このラッチアップ現象を防止す
るためにP型チャネルトランジスタおよびN型チャネル
トランジスタのそれぞれの領域の間に十分広いガートバ
ンドを設ける手法が従来採用されていたが、これは集積
回路のチップ面積の増加を招き、高密度化、高集積化を
困難にしていた理由である。
ため2ツチアツグ現象が生じ素子の正常勤作を粗害する
という欠点に結びつく、このラッチアップ現象を防止す
るためにP型チャネルトランジスタおよびN型チャネル
トランジスタのそれぞれの領域の間に十分広いガートバ
ンドを設ける手法が従来採用されていたが、これは集積
回路のチップ面積の増加を招き、高密度化、高集積化を
困難にしていた理由である。
こうした従来構成の欠点を改善する方法としてPalチ
ャネルトランジスタを設ける付型領域とN型チャネルト
ランジスタを設けるPal領域との境界に微細な溝状の
穿口部を設けて、熱酸化法によるシリコン酸化膜の体積
膨張を利用して溝部を絶と 繊物で埋込む方法が特許願50−11077に記載され
ている。しかしこうした素子分離構成では熱酸化中に溝
の内壁シリコンの酸化と同時に底部シリコンの酸化も起
るため、三方からの体積膨張の結果、溝の周シの基板シ
リコンに大きなひずみを残したり、溝内部に空洞が生じ
たシする欠点を有していた。
ャネルトランジスタを設ける付型領域とN型チャネルト
ランジスタを設けるPal領域との境界に微細な溝状の
穿口部を設けて、熱酸化法によるシリコン酸化膜の体積
膨張を利用して溝部を絶と 繊物で埋込む方法が特許願50−11077に記載され
ている。しかしこうした素子分離構成では熱酸化中に溝
の内壁シリコンの酸化と同時に底部シリコンの酸化も起
るため、三方からの体積膨張の結果、溝の周シの基板シ
リコンに大きなひずみを残したり、溝内部に空洞が生じ
たシする欠点を有していた。
第1図はこのような従来の方法の原理的工程を説明する
ための模式的断面図であり、1がN型シリコン基板、2
がPWiウェル、3がシリコン窒化膜、4が溝状穿口部
、5が熱酸化法によって形成されたシリコン酸化物を示
している。n型シリコン基板lにP型ウェル2を形成し
シリコン窒化膜3を堆積し死後、通常の写真蝕刻技術を
用いてシリコン酸化物3とシリコンlを連続的にエツチ
ングして溝状の穿ロ部4t−形成し第1図(a)を得る
。
ための模式的断面図であり、1がN型シリコン基板、2
がPWiウェル、3がシリコン窒化膜、4が溝状穿口部
、5が熱酸化法によって形成されたシリコン酸化物を示
している。n型シリコン基板lにP型ウェル2を形成し
シリコン窒化膜3を堆積し死後、通常の写真蝕刻技術を
用いてシリコン酸化物3とシリコンlを連続的にエツチ
ングして溝状の穿ロ部4t−形成し第1図(a)を得る
。
次にシリコン窒化1[3tマスクにした選択酸化法によ
って溝状穿口部4をシリコン酸化物の体積膨lll!を
利用して埋込むと第1図(b)t−得る。この場合、穿
口部4のシリコン面が露出している内壁は両側面と底面
にあるので、熱酸化すると三面から同時に酸化が進むの
で、底面の両端に大きなストレスが加わり、酸化後の酸
化物領域の形状は丸みを帯び、その結果として溝内中心
付近に空洞6が生じてしまう、さらに埋込み酸化物の周
囲のシリコン基板7には大きなひずみが残シ、このため
近接した素子の特性を劣化させてしまう欠点がある。
って溝状穿口部4をシリコン酸化物の体積膨lll!を
利用して埋込むと第1図(b)t−得る。この場合、穿
口部4のシリコン面が露出している内壁は両側面と底面
にあるので、熱酸化すると三面から同時に酸化が進むの
で、底面の両端に大きなストレスが加わり、酸化後の酸
化物領域の形状は丸みを帯び、その結果として溝内中心
付近に空洞6が生じてしまう、さらに埋込み酸化物の周
囲のシリコン基板7には大きなひずみが残シ、このため
近接した素子の特性を劣化させてしまう欠点がある。
本発明は従来のもののこのような欠点を除去し喪もので
、シリコン基板上でPillチャネル電界効果トランジ
スタを設けるNWi基板とN型チャネル電界効果トラン
ジスタを設けるP型基板との境界付近にシリコン窒化膜
を形成する工程、シリコンをエピタキシャル成長して少
くと4露出した前記シリコン基板上には単結晶シリコン
膜を形成する工穆、前記シリコン窒化膜上の前記シリコ
ン領域内に溝状のシリコン穿口部を設ける工程、前記シ
リコン穿口部を酸化し、その体積膨張によって前記シリ
コン穿口部を絶縁物で埋込む工程とを含むことを特徴と
する。
、シリコン基板上でPillチャネル電界効果トランジ
スタを設けるNWi基板とN型チャネル電界効果トラン
ジスタを設けるP型基板との境界付近にシリコン窒化膜
を形成する工程、シリコンをエピタキシャル成長して少
くと4露出した前記シリコン基板上には単結晶シリコン
膜を形成する工穆、前記シリコン窒化膜上の前記シリコ
ン領域内に溝状のシリコン穿口部を設ける工程、前記シ
リコン穿口部を酸化し、その体積膨張によって前記シリ
コン穿口部を絶縁物で埋込む工程とを含むことを特徴と
する。
!2図は本発明の原理的工程を第1図に対比して示した
模式的断面図で、11はNaIIシリコン基板、12は
N1jilシリコンエピタキシヤル暎、13゜および1
4はシリコン窒化11.15は溝状穿口部。
模式的断面図で、11はNaIIシリコン基板、12は
N1jilシリコンエピタキシヤル暎、13゜および1
4はシリコン窒化11.15は溝状穿口部。
16は熱酸化法によって形成されたシリコン酸化物、1
7はP型ウェルをそれぞれ示している。シリコン基板1
1の上にシリコン窒化膜を堆積し、通常の写真蝕刻技術
によって分離すべき領域のみにシリコン窒化膜13を残
し、他を除去する。しかる後、シリコン12tエピタキ
シャル成長し。
7はP型ウェルをそれぞれ示している。シリコン基板1
1の上にシリコン窒化膜を堆積し、通常の写真蝕刻技術
によって分離すべき領域のみにシリコン窒化膜13を残
し、他を除去する。しかる後、シリコン12tエピタキ
シャル成長し。
続いてシリコン窒化膜14を堆積する。このシリコンの
エピタキシャル成長時KCVD法における・ソースガス
として8IH4を用いるとシリコン基板露出面には琳結
晶暎が堆積され、シリコン窒化膜変質させるので、多結
晶、単結晶のいずれでも構わない、写真蝕刻技術を用い
てシリコン窒化膜14とシリーン12をエツチング除去
し、溝状穿口部15を形成すると第2図(a)となる。
エピタキシャル成長時KCVD法における・ソースガス
として8IH4を用いるとシリコン基板露出面には琳結
晶暎が堆積され、シリコン窒化膜変質させるので、多結
晶、単結晶のいずれでも構わない、写真蝕刻技術を用い
てシリコン窒化膜14とシリーン12をエツチング除去
し、溝状穿口部15を形成すると第2図(a)となる。
熱酸化法によってシリコン酸化物16を形成し1、しか
るvkPウェル領域17を形成し、第2図(b)を得る
。
るvkPウェル領域17を形成し、第2図(b)を得る
。
穿口部における露出したシリコンは1lifi内壁だけ
であシ、シリ;ン窒化暎は熱酸化され難いので。
であシ、シリ;ン窒化暎は熱酸化され難いので。
シリコン内壁に対し1直方向に酸化膜が形成されて行き
、@面のシリコン酸化物による体積膨張によって溝内部
がストレスもなく埋込れる。
、@面のシリコン酸化物による体積膨張によって溝内部
がストレスもなく埋込れる。
ここで、溝の幅寸法は大き過ぎると埋込むことが困難と
な〕、小さ過ぎると埋込れ九酸化物の膜厚が実質的に薄
く、絶縁リークの原因となる。したがって溝の幅寸法は
0.2〜1.0μmが実用的である。
な〕、小さ過ぎると埋込れ九酸化物の膜厚が実質的に薄
く、絶縁リークの原因となる。したがって溝の幅寸法は
0.2〜1.0μmが実用的である。
次に本発明の実施例を第3図について詳細に説明する。
第3図は本発明を実現するために、CMO8集積回路の
一部を製造プロセスにしたがって示した模式断面図であ
る。
一部を製造プロセスにしたがって示した模式断面図であ
る。
10cm以下の比抵抗を有する高濃度N型シリコン基板
11の上にシリコン窒化膜をCVD法で堆積し、写真蝕
刻技術を用いてP型チャネルトランジスタを設けるNW
基板とN@チャネルトランジスタを設けるPljJ基板
の境界付近にのみシリコン窒化膜13を残し、他を除去
する0次にシリコンエピタキシャル1i12%さらにシ
リコン窒化膜14を堆積する。写真蝕刻技術によってシ
リコン窒化9113パターン上のシリコン窒化膜14と
シリコン12を除去すると溝状穿口部15が形成される
。
11の上にシリコン窒化膜をCVD法で堆積し、写真蝕
刻技術を用いてP型チャネルトランジスタを設けるNW
基板とN@チャネルトランジスタを設けるPljJ基板
の境界付近にのみシリコン窒化膜13を残し、他を除去
する0次にシリコンエピタキシャル1i12%さらにシ
リコン窒化膜14を堆積する。写真蝕刻技術によってシ
リコン窒化9113パターン上のシリコン窒化膜14と
シリコン12を除去すると溝状穿口部15が形成される
。
前述したシリコン窒化膜13および14を堆積する前に
熱酸化法にようて薄いシリコン酸化膜を形“成するとシ
リコン表面を保−する効果があhよシ実用的である。こ
うして第3図(a)を得る。
熱酸化法にようて薄いシリコン酸化膜を形“成するとシ
リコン表面を保−する効果があhよシ実用的である。こ
うして第3図(a)を得る。
次に熱酸化法によって穿口部15をシリコン酸化物16
によって塩込むと第3図(b)を得る。
によって塩込むと第3図(b)を得る。
さらにレジストをマスクとしてイオン注入により、 N
llチャネルトランジスタを形成すべき領域にボロンを
導入し、レジスト除去後所定のウェル深さを得るように
押込み処理を行いPフェル1フを形成する6次いで該P
?菰鳥のフィールド領域のシリコン窒化@を除去し、レ
ジストをマスクとしてボロンをイオン注入し、更にN1
1領域のシ町=ン電化暎を除去し、レジストをマスクと
して一リンをイオン注入する。シリコン窒化@を用いて
選択酸化を行うとフィールド酸化@18とチャネルスト
ッパー19が形成される。シリコン窒化膜を除去し、ゲ
ート酸化膜20を形成した後、リンドープポリシリコン
よ)なる層21をCVD法によりて堆積する。写真蝕刻
技術によ〕ゲートポリシリコンよ〕なゐ層をパターン化
し、N型チャネルトランジスタ領域にのみ自己整合的に
N@不純物のイオン注入法等でソース・ドレイン22を
形成し、続いてP型チャネルFランジスタ領域にのみ同
様にpHi不純物を注入してソース・ドレイン23を形
成すると第3図(C)を得る。次に層間絶縁膜、例えば
PSG24をCVD法で厚く堆積した後、写真蝕刻技術
でコンタクトホールを形成し。
llチャネルトランジスタを形成すべき領域にボロンを
導入し、レジスト除去後所定のウェル深さを得るように
押込み処理を行いPフェル1フを形成する6次いで該P
?菰鳥のフィールド領域のシリコン窒化@を除去し、レ
ジストをマスクとしてボロンをイオン注入し、更にN1
1領域のシ町=ン電化暎を除去し、レジストをマスクと
して一リンをイオン注入する。シリコン窒化@を用いて
選択酸化を行うとフィールド酸化@18とチャネルスト
ッパー19が形成される。シリコン窒化膜を除去し、ゲ
ート酸化膜20を形成した後、リンドープポリシリコン
よ)なる層21をCVD法によりて堆積する。写真蝕刻
技術によ〕ゲートポリシリコンよ〕なゐ層をパターン化
し、N型チャネルトランジスタ領域にのみ自己整合的に
N@不純物のイオン注入法等でソース・ドレイン22を
形成し、続いてP型チャネルFランジスタ領域にのみ同
様にpHi不純物を注入してソース・ドレイン23を形
成すると第3図(C)を得る。次に層間絶縁膜、例えば
PSG24をCVD法で厚く堆積した後、写真蝕刻技術
でコンタクトホールを形成し。
アルミニウム等の電極金属25を被着する。電極配線パ
ターンを写真蝕刻技術を用いて形成し、コンタクト部の
アロイを行うと第3図(d)となる。
ターンを写真蝕刻技術を用いて形成し、コンタクト部の
アロイを行うと第3図(d)となる。
こうして本発明によって得たCMO8集積回路のチップ
面積は従来のものに比較して50%程度の減少となった
。
面積は従来のものに比較して50%程度の減少となった
。
通常の0MO8は基板に電源線を接続することが多いが
、基板の抵抗が比較的高い場合には電圧降下が生じ、A
J等による上層電源配線も心安となってくる。本発明で
は低抵抗基板に比較的高抵抗のエビタキクヤルシリコン
層を堆積した構成を容易にとることができるので、0M
O8のスイッチング動作を損わずに上部配線を顕著に省
くことが可能となり、より一層の微細化に効果がある。
、基板の抵抗が比較的高い場合には電圧降下が生じ、A
J等による上層電源配線も心安となってくる。本発明で
は低抵抗基板に比較的高抵抗のエビタキクヤルシリコン
層を堆積した構成を容易にとることができるので、0M
O8のスイッチング動作を損わずに上部配線を顕著に省
くことが可能となり、より一層の微細化に効果がある。
装置f!によると熱酸化法によってシリコン基板へのひ
ずみの少い、しかも非常に平坦な表面を得る絶縁物置込
みが可能となる。この結果i) ’)ッチアップ現象が
発生し難くなシ、PおよびN型チャネルトランジスタ間
距離を短くできる。(2)低抵抗N1基板の使用によ)
、上層配線を減少できる。
ずみの少い、しかも非常に平坦な表面を得る絶縁物置込
みが可能となる。この結果i) ’)ッチアップ現象が
発生し難くなシ、PおよびN型チャネルトランジスタ間
距離を短くできる。(2)低抵抗N1基板の使用によ)
、上層配線を減少できる。
(3)ウェルの横方向拡散til込み絶縁物で阻止で色
謙 る0等の相−効果によって大幅なる素子の微細化を達成
し得、0MO80高密度化を容易とする。
謙 る0等の相−効果によって大幅なる素子の微細化を達成
し得、0MO80高密度化を容易とする。
@1図は従来構成における絶縁物で埋込んだ素子分離領
域の形成方法を模式的に示した断面図。 @2図は本発明構成における素子分離領域をIF!1図
に対比して示した模式的断面図、第3図は本発明によっ
て実施した0MO8インバータの製造プロセスの概略を
示した模式断面図である。 1.11・・・・・・シリコン基板%2,17・・・・
・・Pウニ”領域s 12…・−響エビタキシャルシリ
コン、313.14・・・・・・シリコン窒化膜、4.
15・・・・・・溝状シリコン穿口部、5.16・・・
・・・埋込まれたシリコン酸化物、6・・・・・・溝内
の空洞、7・・・・・・ひずみのあるシリコン基板、1
8・・・・・・フィールド酸化@。 19・・・・・・チャネルストッパー領域、20・・・
・・・ゲート酸化膜、21・・・・・・リンドープゲー
トポリシリコン、22,23・・・・・・N型チャネル
ト2ンジスタおよびP型チャネルトランジスタのそれぞ
れのソース・ドレイン領域、24・・・・・・層間絶縁
膜、25・・・・・・金属電極。 巣 1 プ v−2例
域の形成方法を模式的に示した断面図。 @2図は本発明構成における素子分離領域をIF!1図
に対比して示した模式的断面図、第3図は本発明によっ
て実施した0MO8インバータの製造プロセスの概略を
示した模式断面図である。 1.11・・・・・・シリコン基板%2,17・・・・
・・Pウニ”領域s 12…・−響エビタキシャルシリ
コン、313.14・・・・・・シリコン窒化膜、4.
15・・・・・・溝状シリコン穿口部、5.16・・・
・・・埋込まれたシリコン酸化物、6・・・・・・溝内
の空洞、7・・・・・・ひずみのあるシリコン基板、1
8・・・・・・フィールド酸化@。 19・・・・・・チャネルストッパー領域、20・・・
・・・ゲート酸化膜、21・・・・・・リンドープゲー
トポリシリコン、22,23・・・・・・N型チャネル
ト2ンジスタおよびP型チャネルトランジスタのそれぞ
れのソース・ドレイン領域、24・・・・・・層間絶縁
膜、25・・・・・・金属電極。 巣 1 プ v−2例
Claims (1)
- シリコン基板上でPal!チャネル電界効果ト2ンジス
タを設けるN型基板とN型チャネル電界効果トランジス
タを設けるP@基板との境界付近にシリコン望化瞑を形
成する工程、シリコンをエピタキシャル成長して少くと
も露出した前記シリコン基板上に薬結晶シリコンmを形
成する工程、#記シリコン窒化膜上のAn Heシリコ
ン領域内に溝状のシリコン穿口部を設ける工程、前記シ
リコン穿口部側面を酸化し、その体積膨張によって前記
シリコン穿口部を絶縁物で埋込む工程とを含むことを特
徴とする相補型半導体装置の素子分離方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56180519A JPS5882530A (ja) | 1981-11-11 | 1981-11-11 | 相補型半導体装置の素子分離方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56180519A JPS5882530A (ja) | 1981-11-11 | 1981-11-11 | 相補型半導体装置の素子分離方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5882530A true JPS5882530A (ja) | 1983-05-18 |
Family
ID=16084678
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56180519A Pending JPS5882530A (ja) | 1981-11-11 | 1981-11-11 | 相補型半導体装置の素子分離方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5882530A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4897362A (en) * | 1987-09-02 | 1990-01-30 | Harris Corporation | Double epitaxial method of fabricating semiconductor devices on bonded wafers |
-
1981
- 1981-11-11 JP JP56180519A patent/JPS5882530A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4897362A (en) * | 1987-09-02 | 1990-01-30 | Harris Corporation | Double epitaxial method of fabricating semiconductor devices on bonded wafers |
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