JP3935869B2 - 集積回路及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 137
- 238000000034 method Methods 0.000 claims description 95
- 239000000463 material Substances 0.000 claims description 90
- 239000000758 substrate Substances 0.000 claims description 55
- 230000005669 field effect Effects 0.000 claims description 54
- 238000005530 etching Methods 0.000 claims description 50
- 238000000059 patterning Methods 0.000 claims description 41
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 37
- 238000000151 deposition Methods 0.000 claims description 22
- 150000004767 nitrides Chemical class 0.000 claims description 16
- 150000002500 ions Chemical class 0.000 claims description 15
- 238000007789 sealing Methods 0.000 claims description 13
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims 13
- 239000012535 impurity Substances 0.000 claims 2
- 238000005468 ion implantation Methods 0.000 description 51
- 230000008569 process Effects 0.000 description 51
- 229910021332 silicide Inorganic materials 0.000 description 30
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 229910052710 silicon Inorganic materials 0.000 description 21
- 239000010703 silicon Substances 0.000 description 21
- 230000015572 biosynthetic process Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 230000000295 complement effect Effects 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000005538 encapsulation Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000012212 insulator Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Description
(1)
少なくとも1つのフィン型電界効果トランジスタと少なくとも1つの厚ボディ・デバイスとを備えた集積回路チップであって、
前記少なくとも1つのフィン型電界効果トランジスタと前記少なくとも1つの厚ボディ・デバイスとが同時並行的に形成されている、
集積回路チップ。
(2)
前記少なくとも1つの厚ボディ・デバイスがボディ・コンタクトを備えた厚ボディ・デバイスから成る、
上記(1)に記載の集積回路チップ。
(3)
前記厚ボディ・デバイスが半導体メサの第1の側壁上に垂直方向に縮小した電界効果トランジスタを備え、
前記ボディ・コンタクトが前記半導体メサの反対側の第2の側壁を通してドープされた、前記メサの一部を有する、
上記(2)に記載の集積回路チップ。
(4)
前記厚ボディ・デバイスが、
半導体メサの第1の側壁に設けられ垂直方向に縮小した第1の電界効果トランジスタと、
前記半導体メサの反対側の第2の側壁に設けられ垂直方向に縮小した第2の電界効果トランジスタであって、そのソース、ドレイン、ゲートが前記第1の電界効果トランジスタと位置合わせされた第2の電界効果トランジスタと、
前記2つのソースと前記2つのドレインとの間の半導体の表面に設けられたボディ・コンタクトと
備えている
上記(2)に記載の集積回路チップ。
(5)
前記少なくとも1つの厚ボディ・デバイスが半導体メサの表面にプレーナ型電界効果トランジスタを備えている、
上記(2)に記載の集積回路チップ。
(6)
前記少なくとも1つの厚ボディ・デバイスが半導体メサの表面にプレーナ型電界効果トランジスタを備えている、
上記(1)に記載の集積回路チップ。
(7)
前記少なくとも1つの厚ボディ・デバイスが、同時並行的に形成された異なる種類の厚ボディ・デバイスを含む複数の厚ボディ・デバイスを備えている、
上記(1)に記載の集積回路チップ。
(8)
少なくとも1つのフィン型電界効果トランジスタと少なくとも1つの厚ボディ・デバイスとを備えた集積回路チップを製造する方法であって、
前記方法は、
1つのマスクと該マスクに付随する1つのプロセスを用い、前記少なくとも1つのフィン型電界効果トランジスタおよび前記少なくとも1つの厚ボディ・デバイスを同時並行的に形成する少なくとも1つのステップ
を備えている、
方法。
(9) さらに、
ハードマスクを装着した半導体基板ウェーハを準備するステップと、
前記半導体基板をパターニングして前記ウェーハ上に少なくとも1つの狭いフィン構造体および少なくとも1つの厚メサ構造体を形成するステップであって、前記フィン構造体は平行な第1の長側壁および第2の長側壁を備え、前記メサは頂上面ならびに平行な第3の長側壁および第4の長側壁を備えている、ステップと
を備えた、
上記(8)に記載の方法。
(10) さらに、
(a)前記少なくとも1つのフィン構造体を遮蔽マスクで遮蔽するステップと、
(b)前記少なくとも1つのメサ構造体の頂上から前記ハードマスクを、前記遮蔽マスクに対して選択的にエッチング除去するステップと、
(c)前記遮蔽マスクを剥離するステップと、
(d)前記少なくとも1つのメサの頂上、ならびに前記フィン構造体の第1の長側壁および前記フィン構造体の第2の長側壁のうちの一方の上にソース領域およびドレイン領域を同時並行的にイオン打ち込みして形成するステップと、
(e)前記少なくとも1つのメサの頂上、および前記フィン構造体の前記両長側壁の上にゲート酸化膜を同時並行的に成長させるステップと、
(f)前記少なくとも1つのフィン構造体の頂上および両長側壁上、ならびに前記少なくとも1つのメサ構造体の頂上および両長側壁上にゲート材料を同時並行的に堆積するステップと
を備えた、
上記(9)に記載の方法。
(11) さらに、
(a)前記少なくとも1つのフィン構造体上のゲート材料および前記少なくとも1つのメサ構造体上のゲート材料を同時並行的に平坦化するステップと、
(b)前記少なくとも1つのフィン構造体上のゲート構造体および前記少なくとも1つのメサ構造体上のゲート構造体を同時並行的にパターニングするステップと、
(c)前記少なくとも1つのフィン構造体上のゲート構造体および前記少なくとも1つのメサ構造体上のゲート構造体を同時並行的にエッチングするステップと、
(d)前記ウェーハを酸化膜で封止し前記酸化膜を平坦化するステップと、
(e)前記少なくとも1つのメサの頂上に設けられたゲート、ソース、およびドレインへの電気コンタクト、ならびに前記ウェーハ上の少なくとも1つの別のデバイス上に設けられたゲート、ソース、およびドレインへの電気コンタクトを同時並行的に形成するステップと
を備えた、
上記(10)に記載の方法。
(12)
(a)半導体基板をエッチングして頂上および側壁を備えた少なくとも1つのフィンならびに頂上および側壁を備えた少なくとも1つのメサ構造体を同時並行的に形成するステップと、
(b)前記少なくとも1つのフィン上および前記少なくとも1つのメサ上にゲート構造体を同時並行的に形成するステップであって、前記ゲート構造体は前記少なくとも1つのフィン上および前記少なくとも1つのメサ上に少なくとも1つのソースおよび少なくとも1つのドレインを形成する領域を画定している、ステップと、
(c)前記少なくとも1つのフィン上および前記少なくとも1つのメサ上の前記各ゲート構造体によって画定された領域にソース領域およびドレイン領域を同時並行的形成するステップと、
(d)前記少なくとも1つのフィンのゲート、ソース、およびドレイン、ならびに前記少なくとも1つのメサのゲート、ソース、およびドレインへの電気コンタクト群を同時並行的に形成するステップと
を備えた、
上記(8)に記載の方法。
(13)
前記製造するステップが、
少なくとも1つのメサの少なくとも1つの側壁上にゲート、ソース、ドレインを形成するステップと、
少なくとも1つのフィンの側壁上にゲート、ソース、ドレインを形成するステップと、
前記厚ボディ・デバイスのボディにボディ・コンタクトを形成するステップと
を備えている、
上記(11)に記載の方法。
(14)
少なくとも1つのメサの少なくとも1つの側壁上にゲート、ソース、ドレインを形成する前記ステップが、
前記メサの2つの側壁の各々の上にゲート、ソース、ドレインを形成するステップと、
さらにメサ・ハードマスクの頂上の形状に忠実に前記ゲートの寸法および形状を整えて2つの側壁ゲートを物理的かつ電子的に互いに接続するステップと
を備えた、
上記(13)に記載の方法。
(15)
前記メサ・ハードマスクの頂上にゲートを形成する前記ステップが、さらに、
前記ゲート材料および前記メサ・ハードマスクを貫通する開口をパターニングしエッチングして形成して前記電界効果トランジスタのボディを露出させるステップ
を備えている、
上記(14)に記載の方法。
(16)
ボディ・コンタクトを形成する前記ステップが、
前記ゲートおよび前記メサ・ハードマスクに形成された前記開口を通し前記電界効果トランジスタの露出したボディをドープするステップ
を備えている、
上記(15)に記載の方法。
(17)
前記ソース領域および前記ドレイン領域を形成する前記ステップが、
少なくとも1つのメサ中に十分深く前記ソース領域および前記ドレイン領域をドープして、前記メサ・ハードマスクに形成された第1の開口を通して第1の電気コンタクトが両ソースと接続し、前記メサ・ハードマスクの頂上に形成された第2の開口を通して第2の電気コンタクトが両ドレインと接続するようにするステップ
を備えている、
上記(14)に記載の方法。
(18) さらに、
前記メサの能動側壁から外方に伸びる部分を有するゲートを形成するステップであって、前記伸ばされたゲートは寸法および形状が調整されて端が広げられ電気コンタクトを受け入れるようにされており、前記広げられた端は埋め込み酸化膜上に存在する、ステップ
を備えた、
上記(14)に記載の方法。
(19)
前記メサに前記ボディ・コンタクトを形成する前記ステップが、
(a)能動メサ側壁の反対側のメサ側壁を通して前記メサをドープするステップと、
(b)前記ドープしたメサの側壁上および前記ボディ・コンタクトの頂上にシリサイドを形成して電気コンタクトとのオーミック接続を可能にするステップと、
(c)前記ボディ・コンタクト上の前記シリサイドへの電気コンタクトと、前記ゲート、ソース、ドレインへの電気コンタクトとを同時並行的に形成するステップと
を備えている、
上記(13)に記載の方法。
(20)
前記ゲートを形成るすステップが、
前記メサの頂上の前記ゲート材料をエッチングして前記メサの頂上を3つの領域すなわちソース、ドレイン、ボディ・コンタクトに分割するステップ
を備えている、
上記(13)に記載の方法。
(21)
前記ボディ・コンタクトを形成する前記ステップが、
前記メサ・ハードマスクを貫通して前記メサのボディに至る開口をパターニングしエッチングして形成するステップと、
前記メサ・ハードマスクに形成した前記開口を通してドープしてボディ・コンタクトを形成するステップと
を備えている、
上記(20)に記載の方法。
(22)
電気コンタクトを形成する前記ステップが、さらに、
少なくとも1つのボディ・コンタクトへの少なくとも1つの電気コンタクトを形成するステップ
を備えている、
上記(11)に記載の方法。
(23)
少なくとも1つの電気コンタクトを形成する前記ステップが、
前記ボディ・コンタクト形成用にドープしたメサの非能動側壁へのオーミック接続によって電気コンタクトを形成するステップ
を備えている、
上記(22)に記載の方法。
(24)
少なくとも1つのボディ・コンタクトへの少なくとも1つの電気コンタクトを形成する前記ステップが、
前記メサの頂上に形成された開口を通る、前記ボディ・コンタクト形成用にドープしたメサへのオーミック接続によって電気コンタクトを形成するステップ
を備えている、
上記(22)に記載の方法。
(25)
前記基板上の少なくとも1つのフィンおよび少なくとも1つのメサを同時並行的にパターニングしエッチングする前記ステップが、
2層ハードマスク上の前記少なくとも1つのフィンおよび前記少なくとも1つのメサをパターニングするステップと、
前記2層ハードマスクの両層を前記基板の半導体層に対して選択的にエッチングするステップと、
前記2層ハードマスクの下層を前記半導体層および上部ハードマスク層に対して選択的に化学エッチングして、下層ハードマスクのフィン厚さを最小リソグラフィ寸法未満にするステップと、
前記ハードマスクの前記上層を前記下層および前記半導体に対して選択的にエッチング除去するステップと、
前記半導体層を前記ハードマスクの前記下層に対して選択的に垂直にエッチングして、少なくとも1つのフィンと少なくとも1つのメサを形成するステップと
を備えている、
上記(11)に記載の方法。
(26) さらに、
(a)少なくとも1つのフィン型電界効果トランジスタのソース、ドレイン、ゲートと、少なくとも1つの厚ボディ・デバイスのソース、ドレイン、ゲートと、少なくとも1つの相補型デバイスのボディ・コンタクトとを同時並行的にドープして形成するステップと、
(b)少なくとも1つの厚ボディ・デバイスのボディ・コンタクトと、少なくとも1つの相補型デバイスのソース、ドレイン、ゲートとを同時並行的にドープして形成するステップと
を備えた、
上記(8)に記載の方法。
(27)
前記方法が単側壁型厚ボディ・デバイスの形成に適合しており、
(a)ハードマスクを装着した半導体基板ウェーハを準備するステップと、
(b)前記半導体基板をパターニングして前記ウェーハ上に少なくとも1つの狭いフィン構造体および少なくとも1つの厚メサ構造体を形成するステップであって、前記フィン構造体は平行な第1の長側壁および第2の長側壁を備え、前記メサは頂上面ならびに平行な第1の長側壁および第2の長側壁を備えている、ステップと、
(c)少なくとも1つのフィンおよび少なくとも1つのメサの上に下地形状に忠実にゲート材料を堆積するステップと、
(d)少なくとも1つのフィン構造体上の前記第1の長側壁および前記第2の長側壁の上のゲートと、少なくとも1つのメサ構造体上の前記第1の長側壁の上のゲートとを同時並行的にパターニングするステップと、
(e)少なくとも1つのフィン構造体上のゲートと、少なくとも1つのメサ構造体上のゲートとを同時並行的にエッチングするステップと、
(f)少なくとも1つのフィンの少なくとも1つの長側壁上のソース領域およびドレイン領域と、
少なくとも1つのフィン上のゲートと、
少なくとも1つのメサの少なくとも1つの長側壁上のソース領域およびドレイン領域と、
少なくとも1つのメサ上のゲートと
を同時並行的にドープして形成するステップと、
(g)前記第2の長側壁を通るイオン打ち込みによって、少なくとも1つのメサ中のボディ・コンタクト領域をドープして形成するステップと、
(h)少なくとも1つのフィン型デバイスの半導体表面および少なくとも1つのメサ型デバイスの半導体表面の上にシリサイドを同時に形成するステップと、
(i)前記ウェーハを酸化膜で封止し前記酸化膜を平坦化するステップと、
(j)各フィン型デバイスおよび各メサ型デバイスのゲート領域、ソース領域、ドレイン領域、ボディ・コンタクト領域への電気コンタクト群を同時並行的に形成するステップと
を備えている、
上記(26)に記載の方法。
(28)
前記方法が二重側壁型電界効果トランジスタの形成に適合しており、
(a)シリコン・ウェーハ上の埋め込み酸化膜上の単結晶シリコン層上のTEOS層上に窒化膜キャップ層を備えハードマスクを装着された半導体基板を準備するステップと、
(b)前記窒化層およびTEOS層を同時並行的にパターニングして、厚さが最小リソグラフィ寸法の少なくとも1つのフィン構造体と少なくとも1つのメサとのイメージを形成するステップと、
(c)前記窒化膜キャップを化学的にアンダーカットすることにより、少なくとも1つのフィンの厚さおよび少なくとも1つのメサの厚さを同時並行的に狭めるステップと、
(d)前記窒化膜キャップを同時並行的に剥離するステップと、
(e)前記TEOS層のイメージを前記シリコン層にRIEを用いて転写して、前記基板上に少なくとも1つのフィン構造体および少なくとも1つのメサ構造体を形成するステップであって、前記少なくとも1つのフィン構造体は並行な第1の長側壁および第2の長側壁を備え、前記少なくとも1つのメサ構造体は頂上面ならびに並行な第1の長側壁および第2の長側壁を備えている、ステップと、
(f)少なくとも1つのフィン構造体の長側壁群の中央部上および頂上のゲート誘電体上、ならびに少なくとも1つのメサ構造体の長側壁群の中央部上および頂上のゲート誘電体上にゲートをそれぞれ同時並行的に形成するステップであって、前記ゲート構造体群は少なくとも1つのフィン構造体および少なくとも1つメサ構造体から外方へ伸び前記基板の前記埋め込み酸化膜上に到達している、ステップと、
(g)少なくとも1つのフィン構造体の中へ、ならびに少なくとも1つのメサ構造体の第1の長側壁および第2の長側壁の中へソースおよびドレインをそれぞれ同時並行的にドープして形成するステップであって、前記少なくとも1つのフィン構造体の前記第1の長側壁上の前記ソースおよび前記ドレインは前記フィン・ゲート構造体によって分離されており、前記少なくとも1つのメサ構造体の各長側壁上の前記ソースおよび前記ドレインは前記メサ・ゲート構造体によって分離されており、ゲート群は前記ソース群およびドレイン群と同時並行的にドープして形成し、それにより少なくとも1つのフィン型電界効果トランジスタおよび少なくとも1つの厚ボディ・デバイスを形成する、ステップと、
(h)少なくとも1つの厚ボディ・デバイスの頂上を通してボディ・コンタクトを形成するステップと、
(i)前記ウェーハを酸化膜で封止し前記酸化膜を平坦化するステップと、
(j)前記ゲート群、ソース群、ドレイン群、および少なくとも1つのボディ・コンタクトへの電気コンタクト群を同時並行的に形成するステップと
を備えている、
上記(26)に記載の方法。
(29)
前記方法がメサ・トップへのプレーナ型電界効果トランジスタの形成に適合しており、
(a)ハードマスクを装着した半導体基板ウェーハを準備するステップと、
(b)前記半導体基板をパターニングして前記ウェーハ上に少なくとも1つの狭いフィン構造体および少なくとも1つの厚メサ構造体を形成するステップであって、前記フィン構造体は平行な第1の長側壁および第2の長側壁を備え、前記メサは頂上面ならびに平行な第1の長側壁および第2の長側壁を備えている、ステップと、
(c)(1)少なくとも1つのフィンを遮蔽マスクで遮蔽し、
(2)前記ハードマスクを前記遮蔽マスクに対して選択にエッチングして少なくとも1つのメサの頂上から除去し、
(3)前記遮蔽マスクを剥離する
ことにより、少なくとも1つのメサの頂上を準備するステップと、
(d)少なくとも1つのメサの頂上および前記フィンの長側壁群の上にゲート酸化膜を同時並行的に成長させるステップと、
(e)少なくとも1つのフィン上および少なくとも1つのメサ上にゲート材料を同時並行的に堆積するステップと、
(f)少なくとも1つのフィン上の前記ゲート材料および少なくとも1つのメサ上の前記ゲート材料を同時並行的に平坦化するステップと、
(g)少なくとも1つのフィン上のゲート構造体および少なくとも1つのメサ上のゲート構造体を同時並行的にパターニングするステップと、
(h)少なくとも1つのフィン上の前記ゲート構造体および少なくとも1つのメサ上の前記ゲート構造体を同時並行的にエッチングするステップと、
(i)(1)少なくとも1つのメサの頂上のソース・ウェルおよびドレイン・ウェルと、
(2)少なくとも1つのメサの前記ゲートと、
(3)少なくとも1つのフィンの前記ソース領域および前記ドレイン領域と、
(4)少なくとも1つのフィンの前記ゲートと、
(5)相補型デバイスのボディ・コンタクトと
を同時並行的にイオン打ち込みして形成するステップと、
(j)(1)少なくとも1つのメサの頂上のボディ・コンタクトと、
(2)少なくとも1つの相補型デバイス上の少なくとも1つのソース、少なくとも1つのドレイン、または少なくとも1つのゲートと
を同時並行的にイオン打ち込みして形成するステップと、
(k)少なくとも1つのフィンの、露出した半導体表面上および少なくとも1つのメサの、露出した半導体表面上にシリサイドを同時並行的に形成するステップと、
(l)前記ウェーハを酸化膜で封止し前記酸化膜を平坦化するステップと、
(m)(1)少なくとも1つのメサの頂上のゲート、ソース、ドレイン、およびボディ・コンタクト、
(2)少なくとも1つのフィンのゲート、ソース、およびドレイン、
ならびに、
(3)前記ウェーハ上の少なくとも1つの別のデバイス上のボディ・コンタクト
への電気コンタクト群を同時並行的に形成するステップと
を備えている、
上記(26)に記載の方法。
202 単結晶シリコン
204 埋め込み酸化膜
206 窒化膜
208 ハードマスク
306 ゲート酸化膜
402 ゲート材料
404 ゲート・ハードマスク
602 イオン打ち込みレジスト・マスク
604 ゲート材料の一部
606 ソース
607 ドレイン
702 イオン打ち込みレジスト・マスク
708 P+ゲート材料
710 ボディ・コンタクト
805 側壁スペーサ
904 酸化膜
902 電気コンタクト
903 電気コンタクト
1002 電気コンタクト
1004 電気コンタクト
1152 電気コンタクト
1154 電気コンタクト
1202 遮蔽マスク
1301 メサ
1303 フィン
1304 ゲート酸化膜
1402 ゲート材料
1502 ゲート
1504 ゲート
1506 ドレイン領域
1508 側面
1650 酸化膜
1601 電気コンタクト
1602 電気コンタクト
1603 電気コンタクト
1604 電気コンタクト
1607 電気コンタクト
1609 電気コンタクト
1800 ボディ・コンタクト
1801 薄構造体
1802 厚構造体
1810 電気コンタクト
2202 ゲート材料
2204 ゲート酸化膜
2302 酸化膜
2304 電気コンタクト
2306 電気コンタクト
2307 電気コンタクト
2308 電気コンタクト
2310 電気コンタクト
2312 電気コンタクト
2313 電気コンタクト
2314 電気コンタクト
Claims (16)
- 基板上に設けられ互いに平行な少なくとも第1垂直側壁及び第2垂直側壁と頂部とを有する半導体フィン部、並びに前記基板上に前記半導体フィン部から離れて設けられ且つ互いに平行な少なくとも第3垂直側壁及び第4垂直側壁と頂部とを有する半導体メサ部であって、前記半導体フィン部の前記第1垂直側壁及び前記第2垂直側壁の間隔が、前記半導体メサ部の前記第3垂直側壁及び前記第4垂直側壁の間隔よりも小さい、前記半導体フィン部及び前記半導体メサ部と、
前記半導体フィン部に設けられた第1電界効果トランジスタであって、前記半導体フィン部の前記第1垂直側壁及び前記第2垂直側壁の上にそれぞれ設けられたゲート酸化膜、前記第1垂直側壁上の前記ゲート酸化膜と前記第2垂直側壁上の前記ゲート酸化膜のそれぞれの上に前記基板に垂直な方向に沿って且つ互いに対向して設けられたゲート、並びに該ゲートの両側に設けられ且つ前記半導体フィン部の前記第1垂直側壁から前記第2垂直側壁に至るソース領域及びドレイン領域を有する前記第1電界効果トランジスタと、
前記半導体メサ部に設けられた第2電界効果トランジスタであって、前記半導体メサ部の前記頂部に設けられたゲート酸化膜、前記ゲート酸化膜の上に設けられたゲート、並びに該ゲートの両側の前記頂部に設けられたソース領域及びドレイン領域を有する前記第2電界効果トランジスタとを備える集積回路。 - 前記半導体フィン部の前記頂部にキャップ層が設けられており、前記第1垂直側壁上の前記ゲート酸化膜の上の前記ゲートと前記第2垂直側壁上の前記ゲート酸化膜の上の前記ゲートとが前記キャップ層上で連結している、請求項1に記載の集積回路。
- 基板上に設けられ互いに平行な少なくとも第1垂直側壁及び第2垂直側壁と頂部とを有する半導体フィン部、並びに前記基板上に前記半導体フィン部から離れて設けられ且つ互いに平行な少なくとも第3垂直側壁及び第4垂直側壁と頂部とを有する半導体メサ部であって、前記半導体フィン部の前記第1垂直側壁及び前記第2垂直側壁の間隔が、前記半導体メサ部の前記第3垂直側壁及び前記第4垂直側壁の間隔よりも小さい前記半導体フィン部及び前記半導体メサ部と、
前記半導体フィン部に設けられた第1電界効果トランジスタであって、前記半導体フィン部の前記第1垂直側壁及び前記第2垂直側壁の上にそれぞれ設けられたゲート酸化膜、前記第1垂直側壁上の前記ゲート酸化膜と前記第2垂直側壁上の前記ゲート酸化膜のそれぞれの上に前記基板に垂直な方向に沿って且つ互いに対向して設けられたゲート、並びに該ゲートの両側に設けられ且つ前記半導体フィン部の前記第1垂直側壁から前記第2垂直側壁に至るソース領域及びドレイン領域を有する前記第1電界効果トランジスタと、
前記半導体メサ部に設けられた第2電界効果トランジスタであって、前記半導体メサ部の前記第3垂直側壁の上に設けられたゲート酸化膜、前記ゲート酸化膜の上に前記基板に垂直な方向に沿って設けられたゲート、並びに該ゲートの両側の前記第3垂直側壁に設けられたソース領域及びドレイン領域を有し、前記半導体メサ部の前記第4垂直側壁に不純物が添加されたボディ・コンタクト部が設けられている前記第2電界効果トランジスタとを備える集積回路。 - 前記半導体フィン部の前記頂部にキャップ層が設けられており、前記第1垂直側壁上の前記ゲート酸化膜上の前記ゲートと前記第2垂直側壁上の前記ゲート酸化膜上の前記ゲートとが前記キャップ層上で連結している、請求項3に記載の集積回路。
- 前記ボディ・コンタクトに電気コンタクトが設けられている、請求項3に記載の集積回路。
- (あ)互いに平行な少なくとも第1垂直側壁及び第2垂直側壁と頂部とを有する半導体フィン部、互いに平行な少なくとも第3垂直側壁及び第4垂直側壁と頂部とを有する半導体メサ部を基板上に形成するステップであって、前記半導体フィン部の前記第1垂直側壁及び前記第2垂直側壁の間隔が、前記半導体メサ部の前記第3垂直側壁及び前記第4垂直側壁の間隔よりも小さい、前記ステップと、
(い)前記半導体フィン部の前記第1垂直側壁及び前記第2垂直側壁のそれぞれの上と前記半導体メサ部にゲート酸化膜を形成するステップと、
(う)前記半導体フィン部の前記第1垂直側壁上の前記ゲート酸化膜と前記第2垂直側壁上の前記ゲート酸化膜のそれぞれの上に前記基板に垂直な方向に沿って且つ互いに対向するようにゲートを形成すると共に、前記半導体メサ部の前記ゲート酸化膜の上にゲートを形成するステップと、
(え)前記半導体フィン部の前記ゲートの両側に、前記第1垂直側壁から前記第2垂直側壁に至るソース領域及びドレイン領域を形成すると共に、前記半導体メサ部の頂部のうち前記ゲートの両側にソース領域及びドレイン領域を形成するステップと含む、前記半導体フィン部に第1電界効果トランジスタが設けられており、前記半導体メサ部に第2電界効果トランジスタが設けられている集積回路の製造方法。 - (a)基板の上に半導体層が形成され、該半導体層の上にハード・マスク層が形成された構造体を準備するステップと、
(b)前記ハード・マスク及び前記半導体層をパターニングすることにより、前記基板の上に、互いに平行な少なくとも第1垂直側壁及び第2垂直側壁と頂部とを有し前記頂部が前記ハード・マスクで覆われている半導体フィン部と、互いに平行な少なくとも第3垂直側壁及び第4垂直側壁と頂部とを有し該頂部が前記ハード・マスクで覆われている半導体メサ部とを互いに離して形成するステップであって、前記半導体フィン部の前記第1垂直側壁及び前記第2垂直側壁の間隔が前記半導体メサ部の前記第3垂直側壁及び前記第4垂直側壁の間隔よりも小さい、前記ステップと、
(c)前記半導体メサ部の頂部から前記ハード・マスクを除去するステップと、
(d)前記半導体メサ部の頂部にイオンを打ち込むことにより該頂部にソース領域及びドレイン領域を形成すると同時に、前記半導体フィン部に前記イオンを打ち込むことにより前記第1垂直側壁から前記第2垂直側壁に至るソース領域及びドレイン領域を形成するステップと、
(e)前記半導体メサ部の頂部、前記第3垂直側壁及び前記第4垂直側壁と、前記半導体フィン部の前記第1垂直側壁及び前記第2垂直側壁とにゲート酸化膜を同時に成長させるステップと、
(f)前記半導体メサ部の前記ゲート酸化膜と、前記半導体フィン部の前記頂部の前記ハード・マスクと、前記第1垂直側壁及び前記第2垂直側壁の上の前記ゲート酸化膜とを覆うように、ゲート材料を堆積するステップと、
(g)前記ゲート材料をパターニングすることにより、前記半導体メサ部の少なくとも前記頂部の前記ゲート酸化膜の上にゲートを形成すると同時に、前記半導体フィン部の前記第1垂直側壁及び前記第2垂直側壁上の前記ゲート酸化膜のそれぞれの上に前記基板に垂直な方向に沿って且つ互いに対向するようにゲートを形成するステップとを含む、前記半導体フィン部に第1電界効果トランジスタが設けられており、前記半導体メサ部に第2電界効果トランジスタが設けられている集積回路の製造方法。 - 前記半導体フィン部の前記第1垂直側壁上の前記ゲート酸化膜の上の前記ゲートと前記第2垂直側壁上の前記ゲート酸化膜の上の前記ゲートとが前記キャップ層上で連結している、請求項7に記載の方法。
- 前記ステップ(g)の後に、
前記半導体フィン部の前記第1電界効果トランジスタと前記半導体メサ部の前記第2電界効果トランジスタとを酸化膜で封止するステップと、
前記半導体フィン部の前記第1電界効果トランジスタの前記ゲート、前記ソース領域及び前記ドレイン領域にそれぞれ接続する電気コンタクトと、前記半導体メサ部の前記第2電界効果トランジスタの前記ゲート、前記ソース領域及び前記ドレイン領域にそれぞれ接続する電気コンタクトを形成するステップとを含む、請求項7に記載の方法。 - (イ)基板の上に半導体層が形成され、該半導体層の上にハード・マスク層が形成された構造体を準備するステップと、
(ロ)前記ハード・マスク及び前記半導体層をパターニングすることにより、前記基板の上に、互いに平行な少なくとも第1垂直側壁及び第2垂直側壁と頂部とを有し前記頂部が前記ハード・マスクで覆われている半導体フィン部と、互いに平行な少なくとも第3垂直側壁及び第4垂直側壁と頂部とを有し該頂部が前記ハード・マスクで覆われている半導体メサ部とを互いに離して形成するステップであって、前記半導体フィン部の前記第1垂直側壁及び前記第2垂直側壁の間隔が前記半導体メサ部の前記第3垂直側壁及び前記第4垂直側壁の間隔よりも小さい、前記ステップと、
(ハ)前記半導体フィン部を遮蔽マスクで遮蔽するステップと、
(ニ)前記半導体メサ部の頂部から前記ハード・マスクを除去するステップと、
(ホ)前記遮蔽マスクを除去するステップと、
(ヘ)前記半導体メサ部の頂部にイオンを打ち込むことにより該頂部にソース領域及びドレイン領域を形成すると同時に、前記半導体フィン部に前記イオンを打ち込むことにより前記第1垂直側壁から前記第2垂直側壁に至るソース領域及びドレイン領域を形成するステップと、
(ト)前記半導体メサ部の頂部、前記第3垂直側壁及び前記第4垂直側壁と、前記半導体フィン部の前記第1垂直側壁及び前記第2垂直側壁とにゲート酸化膜を同時に成長させるステップと、
(チ)前記半導体メサ部の前記ゲート酸化膜と、前記半導体フィン部の前記頂部の前記ハード・マスクと、前記第1垂直側壁及び前記第2垂直側壁の上の前記ゲート酸化膜とを覆うように、ゲート材料を堆積するステップと、
(リ)前記ゲート材料をパターニングすることにより、前記半導体メサ部の少なくとも前記頂部の前記ゲート酸化膜の上にゲートを形成すると同時に、前記半導体フィン部の前記第1垂直側壁及び前記第2垂直側壁上の前記ゲート酸化膜のそれぞれの上に前記基板に垂直な方向に沿って且つ互いに対向するようにゲートを形成するステップとを含む、前記半導体フィン部に第1電界効果トランジスタが設けられており、前記半導体メサ部に第2電界効果トランジスタが設けられている集積回路の製造方法。 - 前記半導体フィン部の前記第1垂直側壁上の前記ゲート酸化膜の上の前記ゲートと前記第2垂直側壁上の前記ゲート酸化膜の上の前記ゲートとが前記キャップ層上で連結している、請求項10に記載の方法。
- 前記ステップ(リ)の後に、
前記半導体フィン部の前記第1電界効果トランジスタと前記半導体メサ部の前記第2電界効果トランジスタとを酸化膜で封止するステップと、
前記半導体フィン部の前記第1電界効果トランジスタの前記ゲート、前記ソース領域及び前記ドレイン領域にそれぞれ接続する電気コンタクトと、前記半導体メサ部の前記第2電界効果トランジスタの前記ゲート、前記ソース領域及び前記ドレイン領域にそれぞれ接続する電気コンタクトを形成するステップとを含む、請求項10に記載の方法。 - (A)基板の上に半導体層が形成され、該半導体層の上にハード・マスク層が形成された構造体を準備するステップと、
(B)前記ハード・マスク及び前記半導体層をパターニングすることにより、前記基板の上に、互いに平行な少なくとも第1垂直側壁及び第2垂直側壁と頂部とを有し前記頂部が前記ハード・マスクで覆われている半導体フィン部と、互いに平行な少なくとも第3垂直側壁及び第4垂直側壁と頂部とを有し該頂部が前記ハード・マスクで覆われている半導体メサ部とを互いに離して形成するステップであって、前記半導体フィン部の前記第1垂直側壁及び前記第2垂直側壁の間隔が前記半導体メサ部の前記第3垂直側壁及び前記第4垂直側壁の間隔よりも小さい、前記ステップと、
(C)前記半導体メサ部の前記第3垂直側壁及び前記第4垂直側壁と、前記半導体フィン部の前記第1垂直側壁及び前記第2垂直側壁とにゲート酸化膜を同時に成長させるステップと、
(D)前記半導体メサ部の前記頂部の前記ハード・マスクと、前記第3垂直側壁及び前記第4垂直側壁上の前記ゲート酸化膜と、前記半導体フィン部の前記頂部の前記ハード・マスクと、前記第1垂直側壁及び前記第2垂直側壁の上の前記ゲート酸化膜とを覆うように、ゲート材料を堆積するステップと、
(E)前記ゲート材料をパターニングすることにより、前記半導体メサ部の少なくとも前記第3垂直側壁の前記ゲート酸化膜の上に前記基板に垂直な方向に沿ってゲートを形成すると同時に、前記半導体フィン部の前記第1垂直側壁及び前記第2垂直側壁上の前記ゲート酸化膜のそれぞれの上に前記基板に垂直な方向に沿って且つ互いに対向するようにゲートを形成するステップと、
(F)前記半導体フィン部及び前記半導体メサ部にN+イオン及びP+イオンの一方のイオンを同時にドープすることにより、前記半導体フィン部及び前記半導体メサ部のそれぞれにソース領域、ドレイン領域及びドープ済みゲートを有する電界効果トランジスタを形成するステップと、
(G)前記半導体メサ部の前記第4垂直側壁に不純物が添加されたボディ・コンタクト部を形成するステップとを含む、前記半導体フィン部に第1電界効果トランジスタが設けられており、前記半導体メサ部に第2電界効果トランジスタが設けられている集積回路の製造方法。 - 前記半導体フィン部の前記第1垂直側壁上の前記ゲート酸化膜の上の前記ゲートと前記第2垂直側壁上の前記ゲート酸化膜の上の前記ゲートとが前記キャップ層上で連結している、請求項13に記載の方法。
- (a)ウェーハの上に埋め込み酸化膜が形成され、該埋め込み酸化膜の上に単結晶シリコン層が形成され、該単結晶シリコン層の上にTEOS膜が形成され、該TEOS膜の上に窒化膜が形成された構造体を準備するステップと、
(b)前記窒化膜およびTEOS膜を同時並行的にパターニングすることにより、前記単結晶シリコン層の上に、前記TEOS膜及び前記窒化膜からなり第1の幅を有する第1積層体と、前記TEOS膜及び前記窒化膜からなり前記第1の幅よりも大きな第2の幅を有する第2積層体とを形成するステップと、
(c)前記第1積層体及び前記第2積層体の前記TEOS膜を化学的にアンダーカットすることにより、前記TEOS膜の第1の幅及び前記第2の幅を同時並行的に狭めるステップと、
(d)前記第1積層体及び前記第2積層体の前記窒化膜を除去するステップと、
(e)前記第1積層体のうちの残存するTEOS膜と前記第2積層体のうちの残存するTEOS膜をマスクとして前記単結晶シリコン層をエッチングすることにより、前記埋め込み酸化膜の上に、互いに平行な少なくとも第1垂直側壁及び第2垂直側壁と頂部とを有し前記頂部が前記TEOS膜で覆われている単結晶シリコン・フィン部と、互いに平行な少なくとも第3垂直側壁及び第4垂直側壁と頂部とを有し該頂部が前記TEOS膜で覆われている単結晶シリコン・メサ部とを互いに離して形成するステップであって、前記単結晶シリコン・フィン部の前記第1垂直側壁及び前記第2垂直側壁の間隔が前記単結晶シリコン・メサ部の前記第3垂直側壁及び前記第4垂直側壁の間隔よりも小さい、前記ステップと、
(f)前記単結晶シリコン・フィン部の前記第1垂直側壁及び前記第2垂直側壁の上と前記単結晶シリコン・メサ部の前記第3垂直側壁及び前記第4垂直側壁の上にゲート酸化膜を成長させ、前記単結晶シリコン・フィン部の前記第1垂直側壁及び前記第2垂直側壁の上の前記ゲート酸化膜並びに前記TEOS膜と前記単結晶シリコン・メサ部の前記第3垂直側壁及び前記第4垂直側壁の上の前記ゲート酸化膜並びに前記TEOS膜との上にゲート材料を堆積するステップと、
(g)前記ゲート材料をパターニングすることにより、前記単結晶シリコン・メサ部の前記第3垂直側壁及び前記第4垂直側壁の上の前記ゲート酸化膜のそれぞれの上に前記基板に垂直な方向に沿って且つ互いに対向するようにゲートを形成すると同時に、前記単結晶シリコン・フィン部の前記第1垂直側壁及び前記第2垂直側壁上の前記ゲート酸化膜のそれぞれの上に前記基板に垂直な方向に沿って且つ互いに対向するようにゲートを形成するステップと、
(h)前記単結晶シリコン・フィン部及び前記単結晶シリコン・メサ部にN+イオン及びP+イオンの一方のイオンを同時にドープすることにより、前記単結晶シリコン・フィン部及び前記単結晶シリコン・メサ部のそれぞれにソース領域及びドレイン領域を形成するステップとを含む、前記単結晶シリコン・フィン部に第1電界効果トランジスタが設けられており、前記単結晶シリコン・メサ部に第2電界効果トランジスタが設けられている集積回路の製造方法。 - 前記ステップ(h)の後に、
前記単結晶シリコン・フィン部の前記第1電界効果トランジスタと前記単結晶シリコン・メサ部の前記第2電界効果トランジスタとを酸化膜で封止するステップと、
前記単結晶シリコン・フィン部の前記第1電界効果トランジスタの前記ゲート、前記ソース領域及び前記ドレイン領域にそれぞれ接続する電気コンタクトと、前記単結晶シリコン・メサ部の前記第2電界効果トランジスタの前記ゲート、前記ソース領域、前記ドレイン領域にそれぞれ接続する電気コンタクトを形成するステップとを含む、請求項15に記載の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/227,995 US7163851B2 (en) | 2002-08-26 | 2002-08-26 | Concurrent Fin-FET and thick-body device fabrication |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004088101A JP2004088101A (ja) | 2004-03-18 |
JP3935869B2 true JP3935869B2 (ja) | 2007-06-27 |
Family
ID=31887564
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003287197A Expired - Lifetime JP3935869B2 (ja) | 2002-08-26 | 2003-08-05 | 集積回路及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (3) | US7163851B2 (ja) |
JP (1) | JP3935869B2 (ja) |
Families Citing this family (83)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
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2003
- 2003-08-05 JP JP2003287197A patent/JP3935869B2/ja not_active Expired - Lifetime
-
2006
- 2006-07-05 US US11/481,120 patent/US7473970B2/en not_active Expired - Lifetime
-
2009
- 2009-01-05 US US12/348,344 patent/US7872310B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2004088101A (ja) | 2004-03-18 |
US7872310B2 (en) | 2011-01-18 |
US20060249799A1 (en) | 2006-11-09 |
US7163851B2 (en) | 2007-01-16 |
US20090134463A1 (en) | 2009-05-28 |
US20040036118A1 (en) | 2004-02-26 |
US7473970B2 (en) | 2009-01-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051109 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051129 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060209 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060214 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060421 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060829 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061030 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061222 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070313 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070320 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120330 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130330 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140330 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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