JP2004088101A - 集積回路チップおよびその製造方法 - Google Patents
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Abstract
【課題】 同一のチップでフィンＦＥＴと厚ボディ・デバイスの双方を使用する集積回路の改良された製造方法を提供する。
【解決手段】 本発明は共通のマスクとステップを用いることにより従来の方法よりも大きな効率性を達成しうる、同一チップにフィン型電界効果トランジスタ（フィンＦＥＴ）１８０１と厚ボディ・デバイス１８０２を備えた微小電子回路を製造する方法を提供する。マスク数とステップ数の削減は共通のマスクとステップをいくつかの縮小戦略とともに使用することにより達成する。一実例では、フィンＦＥＴに普通に付随する構造体を厚いシリコン・メサの側面に形成する。このシリコン・メサのバルクをドープしてメサの反対側面に形成したボディ・コンタクトと接続する。また、本発明には、本発明に係る方法で製造したフィンＦＥＴ、厚ボディ・デバイス、およびチップが含まれる。
【選択図】 図３８
【解決手段】 本発明は共通のマスクとステップを用いることにより従来の方法よりも大きな効率性を達成しうる、同一チップにフィン型電界効果トランジスタ（フィンＦＥＴ）１８０１と厚ボディ・デバイス１８０２を備えた微小電子回路を製造する方法を提供する。マスク数とステップ数の削減は共通のマスクとステップをいくつかの縮小戦略とともに使用することにより達成する。一実例では、フィンＦＥＴに普通に付随する構造体を厚いシリコン・メサの側面に形成する。このシリコン・メサのバルクをドープしてメサの反対側面に形成したボディ・コンタクトと接続する。また、本発明には、本発明に係る方法で製造したフィンＦＥＴ、厚ボディ・デバイス、およびチップが含まれる。
【選択図】 図３８
Description
本発明は、一般に半導体製造の分野に関し、特に同一基板上に厚ボディ・デバイスとフィン型電界効果トランジスタ（ＦＥＴ）の双方を形成する方法に関する。また、本発明は集積回路チップ上のトランジスタ密度を向上させる方法、および厚ボディ・デバイス、たとえば単側壁ボディ・コンタクト型メサＦＥＴ、二重側壁ボディ・コンタクト型メサＦＥＴ、プレーナ型メサ・トップＦＥＴなどを形成する方法にも関する。
半導体装置の製造において競争優位のコストと性能を維持する必要から、集積回路のデバイス密度は絶えず向上している。デバイス密度の向上を容易にするために、これら半導体装置の最小設計寸法を縮小しうる新技術が常に必要とされている。さらに、デバイス密度が向上すると、低電力動作も必要になる。
デバイス密度を永久に向上させ続けようとする強い要求は、ＣＭＯＳ技術、たとえば電界効果トランジスタ（ＦＥＴ）の設計と製造において特に強い。ＦＥＴはほとんどすべての集積回路構造（すなわちマイクロプロセッサやメモリなど）で用いられている。フィン型電界効果トランジスタ（フィンＦＥＴ:FinFET)は低電力、高速で垂直方向に縮小されたトランジスタであり、チップに高密度に詰め込むことができる。垂直方向に縮小するということには、半導体の薄い壁（「フィン」）を形成すること、およびその壁の側面にＦＥＴを形成することが含まれている。「薄い」は通常、最小リソグラフィ寸法未満の幅を指している。
あいにく、フィンＦＥＴはすべての目的に適しているわけではない。用途が異なると、異なるトランジスタ動作が必要になる。フィンＦＥＴなどの薄（うす）デバイスは動作中に完全空乏状態に到達する。このことは多くの用途では望ましい。しかしながら、他の用途では異なる動作が必要になる。厚（あつ）ボディ・デバイスは完全空乏状態に到達しないから、異なった動作をする。
用途によっては、フィンＦＥＴと厚ボディ・デバイスを同一のチップに形成するのが有利である。これを経済的に実現するのが困難であったのは、製造工程がフィンＦＥＴと厚ボディ・デバイスとで異なるからである。現在は、フィンＦＥＴ用に完全な１組のマスクを作製するとともに付随する工程をとる必要がある一方、厚ボディ・デバイス用に別の完全な１組のマスクを作製するとともに付随する工程をとる必要がある。つまり、厚技術デバイスの形成中は薄技術デバイスをマスクで保護し、薄技術デバイスの形成中は厚技術デバイスをマスクで保護する。しかし、多数のマスクと工程を使用することは高くつく。したがって、同一のチップでフィンＦＥＴと厚ボディ・デバイスの双方を使用する集積回路の改良された製造方法が必要とされている。
本発明は従来の方法よりも少ないマスクとステップを用いながら、同一チップにフィン型電界効果トランジスタ（フィンＦＥＴ）と厚ボディ・デバイスを備えた微小電子回路を製造する方法を提供する。マスク数とステップ数の削減は共通のマスクとステップをいくつかの縮小戦略とともに使用することにより達成する。一実例では、フィンＦＥＴに普通に付随する構造体を厚いシリコン・メサの側面に形成する。このシリコン・メサのバルクをドープしてソース、ドレインと反対側のメサの側面にボディ・コンタクトを形成する。本発明には、単側壁型メサＦＥＴ、二重側壁型メサＦＥＴ、メサ・トップ型プレーナＦＥＴ、およびこれらの組み合わせを備えたフィンＦＥＴを同時並行的に製造する方法が含まれる。また、本発明には、本発明に係る方法で製造したフィンＦＥＴ、厚ボディ・デバイス、およびチップが含まれる。
本発明はフィン型電界効果トランジスタ（フィンＦＥＴ）と厚ボディＦＥＴ（厚ボディ・デバイスとも呼ばれる）を同一チップに同時並行的に形成する方法を提供するものである。ここで定義し使用している同時並行的製造は、厚ボディ・デバイスとフィンＦＥＴの双方を形成するために、少なくとも１つの製造工程で１つのマスクとそれに付随する少なくとも１つのプロセスを使用する一連の製造工程による製造を意味する。フィンＦＥＴと厚ボディ・デバイスを形成するのに、可能な場合にはいつでも同時並行的なマスクとプロセスを使用すると、効率が向上する。
デバイスが厚い（すなわち厚ボディ・デバイスである）と考えられるのは、デバイスを形成する基台をなすシリコンの厚さがトランジスタのソース影響領域、ドレイン影響領域、およびゲート影響領域を形成するのに必要な厚さよりも厚い場合である。デバイスが薄い（すなわちフィン型である）のは、その最小寸法が最小リソグラフィ寸法以下の場合である。薄デバイスでは、トランジスタは通常、薄寸法全体にわたって形成する。すなわち、薄デバイスでは、薄デバイスの薄寸法全体の片側または両側でソース影響領域、ドレイン影響領域、およびゲート影響領域にコンタクトすることができる。
図１は同一のチップに厚デバイスと薄デバイスを同時並行的に形成するプロセス１００の一実施形態の一例を示す図である。プロセス１００は薄構造と厚構造用のハードマスクを装着した半導体基板をパターニング１０１することにより開始する。基板は通常、埋め込み酸化膜絶縁体を備えたＳＯＩ（silicon-on-insulator）である。単一のパターンで薄デバイスと厚デバイスの任意の構成を作成することができる。したがって、薄デバイスと厚デバイスはチップ上で分離している必要はない。能動側壁はドープしてトランジスタのソースとドレインを形成する側壁である。ハードマスクのパターニングの詳細は半導体製造の分野ではよく知られている。
プロセス１００の一実施形態の一例のステップ１０２では、基板を埋め込み酸化層に至るまでエッチングする。薄フィンは通常、最小リソグラフィ寸法よりも薄い。そこで、最小リソグラフィ寸法未満のフィンの厚さを実現するために、ステップ１０２には化学エッチングが含まれている。また、当業者が認識しうるように、最小リソグラフィ寸法未満の厚さを実現するのに別の方法を用いることもできる。
プロセス１００の一実施形態の一例のステップ１０４では、フィン上および厚ボディ・デバイス上にゲート構造体を形成する。ステップ１０４には、ゲート酸化膜を形成すること、ゲート材料（たとえばポリシリコン）を堆積すること、ゲート材料をパターニングすること、およびゲート材料をエッチングして所望の形状と大きさにすることが含まれている。プロセスの実施形態１００のフィンＦＥＴの場合、ゲート材料をエッチングしてフィンに垂直でフィンの両側に隣接し埋め込み酸化膜の部分に隣接したゲート材料の薄い塊を残す。ゲート材料はきわめて薄いゲート酸化膜によってボディから分離されている。フィンの頂上は当該フィンの頂上に残存する絶縁性のハードマスクによってゲートへのコンタクトから絶縁されている。ゲート材料はより広い部分を埋め込み酸化膜上に伸ばし電気コンタクトを受け入れるようにエッチングする。厚ボディ・デバイス上のゲート材料をエッチングして得られる寸法と形状は、形成すべきデバイスの種類によって決まる。しかし、メサ上にＦＥＴを形成する場合、ゲートはトランジスタの能動表面を少なくとも２つ領域、すなわちソースとドレインに分割するようにエッチングする。
プロセス１００の一実施形態の一例のステップ１０６では、イオン打ち込みマスクを通したイオン打ち込みで各領域をＮ＋にドープすることにより、Ｎ−ＦＥＴ用のソース、ドレイン、およびゲートを形成する。この実施形態１００では、フィンとメサ用のソース領域、ドレイン領域、およびゲートを同時並行的にＮ＋にドープする。ステップ１０６では、チップ上の様々な薄デバイスと厚ボディ・デバイスの関連する領域をＮ＋にドープする。大多数の実施形態では、イオン打ち込みの深さは薄デバイスと厚デバイスとで同じである。そこで使用する深さでは、イオンはフィンを完全に貫通するけれどもメサは貫通しない。別の実施形態では、イオン打ち込みの深さを所望する動作のデバイスを形成しうるように変化させる。イオン打ち込みの深さをカスタマイズするには一般に、余分なマスクと工程を必要とする。また、Ｎ−ＦＥＴデバイスとＰ−ＦＥＴデバイスはボディ・ドーピングも異なる。ボディ・ドーピングはイオン打ち込みによって、または事前ドープした材料を用いて半導体層を形成することによって実現することができる。Ｐ−ＦＥＴデバイスはＮ−ＦＥＴデバイスに対して「相補型デバイス」と呼ばれるが、逆も同様である。「Ｎ」または「Ｐ」なる表記はＮ−ＦＥＴデバイスまたはＰ−ＦＥＴデバイスの極性と呼ばれている。
プロセス１００の一実施形態の一例のステップ１０７では、相補型マスクを準備し、イオン打ち込みマスクを通したイオン打ち込みで各領域をドープすることにより、Ｐ−ＦＥＴ用のソース、ドレイン、およびゲートを形成する。ステップ１０６とステップ１０７では、フィンＦＥＴの側壁、メサＦＥＴの側壁、およびメサ・トップ型プレーナＦＥＴを同時にイオン打ち込みする。一部の実施形態では、ステップ１０６とステップ１０７の順番を逆にする。ドーピングは傾斜イオン打ち込みによって実現する。
プロセス１００の一実施形態の一例のステップ１０８では、薄デバイスと厚デバイスを酸化膜で封止する。次いで、この酸化膜を平坦化したのち、パターニングとエッチングによって開口を形成し電気コンタクト材料を充填してゲート、ソース、およびドレインに対する電気コンタクトを形成する。電気コンタクト材料としてはタングステンその他当技術分野で知られた好適な金属を用いることができる。
図２に示すプロセス１３０の一実施形態の別の例は、メサ上にボディ・コンタクトを形成する変更したステップ１１４、１１８、１２２と、ボディ・コンタクト用の電気コンタクトを形成するステップ１２４とを特徴とする。フィンＦＥＴは通常、完全に空乏化するので、ボディ・コンタクトは過剰であるから通常は使用しない。ステップ１１４では、単一能動側壁型メサＦＥＴ用のゲート構造体を形成する。単一能動側壁型メサＦＥＴはメサの１つの側壁上に垂直方向に縮小したＦＥＴを備えている。大多数の実施形態では、ＦＥＴの中央部上に垂直に形成したゲート酸化膜上にゲートを形成してソース領域とドレイン領域とを分割している。ゲートはメサ・トップ（メサの頂上）およびチップの基部酸化膜上にも存在する。
ステップ１１８では、Ｎ−ＦＥＴのソース、ドレイン、およびゲート、ならびにすべての相補型デバイス（Ｐ−ＦＥＴ）のボディ・コンタクトをイオン打ち込みマスクを通したイオン打ち込みによってＮ＋にドープする。ステップ１２２では、メサＦＥＴ用のＰ＋ボディ・コンタクトを形成しながら、相補型デバイスのソース、ドレイン、およびゲートをイオン打ち込みマスクを通したイオン打ち込みによって形成する。これは、メサ型Ｎ−ＦＥＴのソース、ドレイン、およびゲートならびにすべての相補型ＦＥＴのボディ・コンタクト領域をイオン打ち込みマスクで選択的に被覆することによって行う。単一能動側壁型メサＦＥＴの場合、ボディ・コンタクトは非能動側壁を通してメサ・ボディをドープしてボディに隣接するボディ・コンタクト領域を形成することにより形成する。実施形態１３０のステップ１１０〜１１２はプロセス１００の同じ名前のステップ群と同様であるが、ボディ・コンタクトを形成することに適合されている。たとえば、ボディ・コンタクトを用いるデバイス用のステップ１１０のパターンは、ボディ・コンタクトを用いないデバイスのステップ１０１のパターンとは異なる。
ステップ１２４はゲートの垂直表面に側壁スペーサを形成するステップと、厚ボディ・デバイスとフィンＦＥＴの露出したシリコン表面上にシリサイド層を成長させて電気コンタクトとソース、ドレイン、ゲート、およびボディ・コンタクトとの間にオーミック接続を実現するステップから成る副ステップ群を備えている。ボディ・コンタクトを備えたフィンＦＥＴを用いる別の実施形態では、ゲート形成ステップ１１４の間にフィンＦＥＴのボディ・コンタクトを形成（すなわち堆積、平坦化、パターニング、そしてエッチング）し、ステップ１１８と１２２の間にドープしている。この別の実施形態の変形例では、ゲートとボディ・コンタクトの双方をポリシリコンの１回の堆積で形成している。これらのゲートとボディ・コンタクトは後刻、別々にドープする。さらに別の実施形態では、フィンＦＥＴのボディ・コンタクトをゲート形成ステップ１１４とは別に形成している。ステップ１２４を完了するために、デバイスは酸化膜で封止する。この酸化膜は平坦化し、パターニングし、エッチングして開口を形成する。この開口は金属で充填してデバイスとの電気コンタクトを形成する。
図３に示すプロセス１５０の一実施形態の別の例は、同一チップにフィンＦＥＴと能動側壁を２つ備えたメサ型ＦＥＴとを形成するのに特有のステップ１５２〜１６４を備えている。ステップ１５２と１５４では、他の構造体とともに特に二重側壁型ＦＥＴを形成すべく特に寸法調整をしたメサを形成する。特定の二重側壁型ＦＥＴの構造によっては、第２の側壁型ＦＥＴ用の余分の副ステップが必要になる。他のプロセス実施形態の場合と同様に、イオン打ち込みステップ（図３のステップ１５８とステップ１６０）は逆の順番に実行してもよい。ステップ１５８では、各メサおよび各フィンＦＥＴ上の第１のメサ型側壁上のソースおよびドレインに加えゲートを同時並行的にＮ＋にドープする。ステップ１５８はさらに、第２のメサ型側壁上のソース、ドレイン、およびゲートをドープするステップも備えている。一部の実施形態では、第２の側壁のソース、ドレイン、ゲートをドープする（ステップ１５８）間にフィンＦＥＴをマスクしてフィンＦＥＴが過剰にドープされるのを防止している。あるいは、第１の側壁のソース、ドレイン、ゲートをドープする（ステップ１５８）間にフィンＦＥＴをマスクし、第２のメサ型側壁のソース、ドレイン、ゲートをドープする（ステップ１５８）のと同時並行的にフィンＦＥＴをドープしてもよい。ステップ１５８では、同一チップ上のすべてのＰ−ＦＥＴのボディ・コンタクトを同時並行的にドープする。
さらに別の実施形態では、ステップ１５８で二重側壁型メサＦＥＴのソース領域とドレイン領域をメサ内で接するようにドープして、各二重側壁型メサＦＥＴに単一の連続ソース領域と単一の連続ドレイン領域を形成している。連続ソース領域と連続ドレイン領域を備えた二重側壁型メサＦＥＴの部分集合では、一方の側壁のみを通して連続ソース領域と連続ドレイン領域をイオン打ち込みする（ステップ１５８）が、ドーピングはメサの幅を貫通して行われる。ボディはゲート直下かつ２つの能動側壁の間にメサのアンドープ領域として形成する。別の実施形態では、ゲート、ソース、ドレインを形成する前にメサをボディとしてドープする。したがって、ステップ１５８後にボディとして残っているメサの部分は、メサの元のボディ・ドーピングを失わないでいる。
ステップ１６０はステップ１５８のＰ＋相補型である。ステップ１６０では、チップ上のＮ−ＦＥＴのボディ・コンタクトを同時並行的にドープする。留意点を挙げると、二重側壁型メサＦＥＴのボディ・コンタクトはメサ・トップを通じて行うから、通常、エッチング副ステップが必要になる。一実施形態では、頂上に設けたハードマスクを通してメサ・ボディまでエッチングするとボディ・コンタクト領域のドーピングが可能になるが、それはゲート・エッチング・ステップの一部として行う。
ボディへの電気コンタクトの取り付けは、パターニングしエッチングしてゲート材料とハードマスクを貫通する開口を形成し、ボディ部分をドープして（ステップ１６０）、電気コンタクトとの良好なオーミック接触用の露出部を形成することにより行う。オーミックな電気的接続用にドープしたボディの部分はボディ・コンタクトと呼ばれている。ステップ１６４はデバイスを絶縁酸化膜で封止するステップと、絶縁酸化膜を平坦化するステップと、絶縁酸化膜をパターニングして電気コンタクト用の開口を形成するステップと、電気コンタクト用の開口を電気コンタクト材料たとえばタングステンその他当技術分野で知られた好適な導体で充填するステップとを備えている。フィンＦＥＴ用のソース、ドレイン、およびゲート用電気コンタクトもステップ１６４の一部として同時並行的に形成する。
図４は同一のチップにフィンＦＥＴを形成しながらメサ・トップにボディ・コンタクトのないプレーナ型ＦＥＴを形成するのに特有のプロセス１７０の一実施形態の一例を示す図である。ステップ１７１で使用するパターンは他の構造体とともに特にメサの頂上表面にプレーナ型ＦＥＴを形成するのに適した少なくとも１つのメサの寸法を決めるものである。エッチング・ステップ１７２はメサ・トップからハードマスクを除去するステップを含んでいるが、フィンの頂上からは除去しない。これを行うには、フィン上に遮蔽（しゃへい）マスクを堆積し、露出しているメサ・トップ上のハードマスクをこの遮蔽マスクに対して選択的に除去する。プレーナ型ＦＥＴを形成するには、メサ・トップを露出させる必要がある。次いで、フィン上の遮蔽マスクを剥離する。
ステップ１７４では、露出したシリコン表面にゲート酸化膜を成長させる。ゲート酸化膜の成長は均一成長法、レジスト基準二重酸化プロセス、またはＮ2 イオン打ち込み二重酸化プロセスにより、フィン上とメサ・トップ上とで酸化膜の厚さを異ならせることにより行う。次いで、ゲート酸化膜の全面にゲート材料を堆積させる。次いで、ゲート材料を平坦化し、パターニングし、エッチングしてゲートを形成する。次いで、残存ゲート材料で被覆されている部分を除くゲート酸化膜を除去する。留意点を挙げると、プロセス１７０ではボディ・コンタクトを形成しないから、ゲート形成ステップ１７４はドーピング・ステップ１７５と１７６のあとに行ってもよい。
ソース、ドレイン、ゲートのＮ＋ドーピング（ステップ１７５）は犠牲酸化膜の形成で開始する。次いで、イオン打ち込みと犠牲酸化膜の剥離を行う。実施形態１７０では、ステップ１７５において、チップの別の場所にある他の種類のＰ−ＦＥＴ厚ボディ・デバイスのボディ・コンタクトを同時並行的にドープする。
ステップ１７６はステップ１７５のＰ＋相補型である。ステップ１７６では、メサ・トップ型プレーナＰ−ＦＥＴのソース、ドレイン、ゲートと、チップの別の場所にある他の種類の厚ボディ・デバイスであるＮ−ＦＥＴのボディ・コンタクトとを同時並行的にドープする。留意点を挙げると、プロセス１７０で形成するメサ・トップ型プレーナＦＥＴはフィンＦＥＴと同様に通常、ボディ・コンタクトを備えていない。
最後に、ステップ１７８で、チップを酸化膜で封止し、平坦化し、電気コンタクト開口用にパターニングし、エッチングし、エッチング形成した開口を電気コンタクト材料で充填してソース、ドレイン、ゲートとの電気コンタクトを形成する。
図５はボディ・コンタクトを備えたメサ・トップ型ＦＥＴを形成するプロセス１８０の一実施形態の一例を示す図である。ステップ１８３で、メサ・トップに「Ｈ」形状のゲート構造体を形成し、メサ・トップを４つの領域に分割する（図２７参照）。「Ｈ」形状は１つのクロスバーと一般にこのクロスバーと垂直な２つのサイドバーとを備えている。クロスバーの上下の領域はそれぞれドレイン領域とソース領域である。垂直バー（サイドバー）の左右の領域はボディ・コンタクト領域である。パターニング・ステップ１８１とエッチング・ステップ１８２は、このゲート形状をサポートするように適合している。ステップ１８４では、Ｎ−ＦＥＴのソースとドレインのＮ＋ドーピング用に遮蔽マスクを開口する一方、Ｎ−ＦＥＴのボディ・コンタクト領域は遮蔽マスクによって閉じておく。そして、この状態でＰ−ＦＥＴのボディ・コンタクト領域をドープする。ステップ１８５では、Ｐ−ＦＥＴのソースとドレインのＰ＋ドーピング用に遮蔽マスクを開口する一方、Ｐ−ＦＥＴのボディ・コンタクト領域は遮蔽マスクによって閉じておく。そして、この状態でＮ−ＦＥＴのボディ・コンタクト領域をドープする。ステップ１８７はゲート、ソース、ドレイン、およびボディ・コンタクトへの電気コンタクトを実現する「Ｈ」形状ゲートの特定の構成に適合している。
上述したプロセス１００、１３０、１５０、１７０、および１８０は薄デバイスと厚ボディ・デバイスの双方を同時並行的に形成することを意図している。また、これらのプロセスは同時並行的に使用することができる。したがって、同時並行的パターニング・ステップはステップ１０１、１１０、１５２、１７１、および１８１を含むことができる。同様に、同時並行的なエッチング・ステップ、ゲート形成ステップ、イオン打ち込みステップ、および電気コンタクト形成ステップが可能である。当業者が容易に認識しうるように、プロセス１００、１３０、１５０、１７０、および１８０から成る同時並行的な組み合わせは多数可能である。
図６はフィンＦＥＴとともに同時並行的に形成する厚ボディ・デバイス用の製造プロセス１３０（図２）の典型的な実施形態を示す図である。プロセス１３０（図２）の実施形態はハードマスク２０８を備えたＳＯＩ基板２００、２０４、２０２で開始する。基板はウェーハ２００、埋め込み酸化膜２０４、およびＰ−にドープした単結晶シリコン２０２から成る。別の実施形態では別の基板を使用する。
図７はプロセス１３０（図２）において厚ボディ・デバイスをパターニングし１１０（図２）エッチングした１１２（図２）結果を示す図である。この結果は埋め込み酸化膜２０４上に形成されたシリコン２０２のメサであり、ハードマスク・キャップ２０８を備えている。プロセス１３０（図２）の典型的な実施形態における同一基板上のフィン・デバイスは示されていないが、薄いだけでメサとほとんど同じように見える。図７〜図２０はチップ上のすべての同様のデバイスの代表として単一側壁型メサＦＥＴ（厚ボディ・デバイス）を示している。
図８はステップ１１４（図２）の一部としてゲート酸化膜３０６を成長させ、ゲート材料を堆積し、ゲート・ハードマスク４０４を堆積した結果の一例を示す図である。図８は終極的にゲート構造体になるゲート材料４０２の部分すなわちメサの中央部を覆う部分を貫通する垂直断面図である。ゲート材料４０２はメサ２０２、２０８、３０６を完全に取り囲んで覆っている。ゲート・ハードマスク４０４はゲート材料４０２を覆っている。ゲート材料４０２としてはポリシリコンを用いることができる。このステップでは、同一チップ上のフィン構造体上にもゲート材料４０２とゲート・ハードマスク４０４を堆積する。
図９はゲート・ハードマスク４０４をパターニングし、ゲート・ハードマスク４０４を開口し、ゲート材料４０２をエッチングした結果の一例を示す図である。図９はゲート中央線を通る垂直断面図である。結果として得られるゲート４０２は両端間の中間でメサの能動側壁と接触している。この結果、能動側壁はソース領域とドレイン領域とに分割されている。ゲート材料４０２の一部はメサ２０２、２０８、３０６から離れて埋め込み酸化膜２０４上に伸びてゲート電気コンタクト用の接続点を実現している。ゲート材料４０２の他の一部はメサの頂上２０８の上に伸びている。このプロセスでは、チップ上のどこかに設けられているフィン用のゲートを同時並行的に形成する。そして、ゲート材料４０２を、フィン（図示してないが、符号２０２および３０６と同じ材料から成る）の両側のゲート酸化膜との接触を維持するようにパターニングしエッチングする。フィンのゲート材料４０２はフィンの頂上層（符号２０８と同じ材料）の上に連続的に存在する。そして、ゲート材料４０２はフィンの両側で埋め込み酸化膜２０４と接触している。メサおよびフィン上にゲート構造体を形成してステップ１１４（図２）を完了する。
図１０はステップ１１８（図２）の一部としてイオン打ち込みレジスト・マスク６０２を堆積した結果の一例およびＮ＋イオン打ち込みを行った結果の一例を示す図である。イオン打ち込みの角度は図１０に示す垂直断面図の左上からである。ゲート４０２、ゲート酸化膜３０６、ゲート・ハードマスク４０４、およびレジスト・マスク６０２の垂直断面図はゲート中心線を通っている。メサを通る垂直断面図は読者に近い側の平面内にあり、ゲートを通っていない。イオン打ち込みによって、ゲート材料の大部分がＮ＋ポリシリコン４０２に変化する。ゲート材料の一部６０４には通常、イオン打ち込みが到達しない。ただし、一部の実施形態では、部分６０４にもイオン打ち込みを行う。ソース６０６、ドレイン６０７（図１４参照）、およびゲート４０２のＮ＋イオン打ち込み用のマスク６０２は、Ｐ−ＦＥＴデバイスのボディ・コンタクト用に開口してＮ＋イオン打ち込みに備えている。一実施形態では、ゲート４０２をドープするＮ＋イオン打ち込みステップによってソース領域６０６とドレイン領域６０７（図１４参照）を形成する（図２のステップ１１８）。このプロセスでは、Ｎ−フィンＦＥＴのソース、ドレイン、ゲートを同時並行的にドープする。イオン打ち込みレジスト・マスク６０２はフィンも覆っているが、フィンの両側のゲート材料４０２用には開口している。したがって、ドーピング・プロセスによっては、フィンの上には符号６０４のようなアンドープ領域が形成されない。メサにおけるソース領域６０６とドレイン領域６０７（図１４参照）を形成するドーピング１１８（図２）によって、フィンのソース端とドレイン端にあるフィンを貫通してソース領域とドレイン領域が完全に形成される。この結果、フィンのソース端とドレイン端はフィン・ゲートによって分離される。
図１１はイオン打ち込みレジスト・マスク６０２（図１０）を除去し、図１１に示す新たなイオン打ち込みレジスト・マスク７０２を堆積し、右上からＰ＋イオンを打ち込んだ結果を示す図である。イオン打ち込みによって、Ｐ型シリコンのメサ・ボディ２０２の一部がＰ＋型シリコンのボディ・コンタクト７１０に変化する。一実施形態では、図１１に示すように、マスク７０２は領域６０４上を下りハードマスク・キャップ２０８の一部を覆っている。別の実施形態では、マスク７０２はゲート・ハードマスク４０４の右端で止まっている。（説明中の）この実施形態では、ゲート材料の微小部分６０４が不可避的にドープされてＰ＋ゲート材料７０８になる。ボディ・コンタクト７１０のＰ＋イオン打ち込みステップ１２２（図２）用のマスク７０２は、Ｐ−ＦＥＴデバイスのソース、ドレイン、ゲート用にも開口している。このステップの間、Ｎ−フィンＦＥＴはイオン打ち込みレジスト・マスク７０２でマスクする。少なくとも１つのフィンＦＥＴがボディ・コンタクトを備えている別の実施形態では、フィンＦＥＴのボディ・コンタクトを厚ボディ・デバイスのボディ・コンタクトと同時並行的にドープする。
図１２はイオン打ち込みレジスト・マスク７０２（図１１）を除去するステップと、ゲート・ハードマスク４０４を除去するステップと、ゲート４０２上へ側壁スペーサ８０５を形成するステップと、ゲート４０２、ソース領域６０６およびドレイン領域６０７（図１４参照）、ならびにボディ・コンタクト７１０の露出したシリコン上へシリサイド層８０２を成長させるステップとを備えた開始ステップ１２４（図２）の結果の一例を示す図である。このプロセスでは、ゲート酸化膜３０６の露出部分が侵食されるほか、Ｐ＋ゲート材料７０８とおそらくアンドープのゲート材料６０４も侵食される。また、シリサイド成長プロセスによって、メサ７１０、６０６のシリコンの一部、厚ボディ・デバイスのゲート４０２のシリコンの一部、ならびにフィンＦＥＴのフィンおよびゲートの一部が侵食される。シリサイド層の形成はステップ１２４（図２）の前置副ステップである。
図１３はさらに厚ボディ・デバイスを酸化膜９０４で封止するステップと、酸化膜９０４を平坦化するステップと、酸化膜９０４をパターニングしエッチングして電気コンタクト９０２、９０３用の開口を形成するステップと、ボディ・コンタクト７１０、ゲート４０２、ソース６０６、およびドレイン６０７（図１４）への電気コンタクト９０２、９０３、１００２（図１４）、および１００４（図１４）をそれぞれ形成するステップとを備えたステップ１２４（図２）のさらなる結果の一例を示す図である。大多数の実施形態では、電気コンタクト９０２、９０３、１００２、および１００４は金属で形成する。電気コンタクト９０３とゲート４０２との間、および電気コンタクト９０２とボディ・コンタクト７１０との間のシリサイド層８０２は、金属の電気コンタクトと半導体材料との間のオーミック接触を実現している。図１３には図１４で使用する断面切り取り面（Ａ−Ａ’）がある。電気コンタクトはフィンのソース、ドレイン、ゲート用に、別の実施形態ではさらにフィンのボディ・コンタクト用に同時並行的に形成する。フィンＦＥＴは通常はボディ・コンタクト７１０を備えていない。ボディ・コンタクトを備えたフィンＦＥＴを備えた装置の実施形態では、それへの電気コンタクトもステップ１２４（図２）で形成する。
図１４は図１３の断面Ａ−Ａ’で画定された平面図である。一例として示す厚ボディ・デバイス、同時並行的に形成した他の厚ボディ・デバイス、および同時並行的に形成したフィンは、絶縁酸化膜９０４で封止されている。トランジスタ２０２のボディにはその長手方向に沿ってボディ・コンタクト７１０が接触している。ボディ・コンタクト７１０はシリサイド層８０２を通じてボディ電気コンタクト９０２と電気的に接続されている。ソース領域６０６とドレイン領域６０７はボディ２０２中のドープされた領域であり、それぞれの表面にシリサイド８０２、８０２が成長されており、それぞれソース電気コンタクト１００２とドレイン電気コンタクト１００４へのオーミック接続を形成している。ゲート４０２で覆われたゲート酸化膜３０６はシリサイド８０２形成プロセスを生き延びている。ゲート４０２はゲート酸化膜３０６を通してボディ２０２とオーミック・コンタクトを形成している。ゲート４０２はシリサイド８０２の形成に起因して寸法が縮小している。ゲート電気コンタクト９０３は断面切り取り面Ａ−Ａ’より下の面でシリサイド層８０２を通じて接続している。
別の実施形態では、メサの頂上を通じてボディ電気コンタクト９０２を形成する。この別の実施形態の一ステップの結果を示す図１５では、元の実施形態である図８の左側が取り除かれている。図１５はゲートの中心線を通る垂直断面図である。この別の実施形態では、ゲート材料４０２とゲート・ハードマスク４０４をパターニングしエッチングしてメサ２０２、２０８の上に伸ばしてある。次いで、元の実施形態と同じくゲート材料４０２、ソース６０６（ゲート中央線よりも読者に近い側の面にある）、およびドレイン６０７（図示せず）のＮ＋イオン打ち込みドーピング（図２のステップ１１８）、ならびにメサ２０２のＰ＋イオン打ち込みドーピング（図２のステップ１２２）に進むが、図１５では反対側から行う。
図１６はメサをＰ＋ドーピング（図２のステップ１２２）した結果を示す図である。Ｐ＋ドーピングによって、ボディ・コンタクト７１０が形成される。ボディ・コンタクト７１０は能動側壁の反対側のボディ２０２と接触している。次いで、ゲート４０２の垂直面に側壁スペーサ８０５を形成する。次いで、図示する厚ボディ・デバイスの露出したシリコン表面、ならびに図１６に示されていないフィンＦＥＴおよび別の厚ボディ・デバイスの露出したシリコン表面にシリサイド層８０２を形成する。留意点を挙げると、メサ・ハードマスク２０８はシリサイド８０２成長プロセスによって侵食されない。シリサイド８０２形成プロセスを生き延びたゲート酸化膜３０６の一部がゲートとボディ２０２との間に残存しているが、メサ上の他の場所には顕著には存在しない。一実施形態では、このステップ１８５（図５）では、チップ上の他の場所に存在するＰ−ＦＥＴのソースとドレインを同時並行的にドープする。別の実施形態では、このステップ１８５（図５）では、チップ上の他の場所に存在するＰ−ＦＥＴのソース、ドレイン、ゲートを同時並行的にドープする。
図１７は図１６のデバイスを、平坦化した酸化膜９０４で封止した状態を示す図である。平坦化した酸化膜９０４はパターニングしエッチングして電気コンタクト１１５２、１１５４、１００２（図１８）、１００４（図１８）用の開口が形成してある。留意点を挙げると、ボディ・コンタクト電気コンタクト１１５２用のエッチングはメサ・ハードマスク２０８を貫通してボディ・コンタクト７１０に到達する。エッチング形成した開口はタングステンその他好適な導体で充填して電気コンタクト１１５２、１１５４、１００２（図１８）、１００４（図１８）を形成する。ボディ・コンタクト電気コンタクト１１５２とゲート電気コンタクト１１５４を図１７に示す。電気コンタクト１１５２、１１５４、１００２（図１８）、１００４（図１８）の形成によって、ステップ１８７（図５）が完了する。図１７には２つの水平断面Ａ−Ａ’とＢ−Ｂ’が画定されている。
図１８は図１７で画定したＢ−Ｂ’水平断面を示す図であるが、ソース用の電気コンタクト１０２とドレイン用の電気コンタクト１０４が付加してある。ソース用の電気コンタクト１０２とドレイン用の電気コンタクト１０４へのソース６０６用のオーミック・コンタクトとドレイン６０７用のオーミック・コンタクトは、シリサイド層８０２、８０２が実現している。埋め込み酸化膜上のゲート４０２の幅広部は（この断面より上にある）ゲート電気コンタクト用の接続点として機能する。幅広部とゲート酸化膜３０６との間の、ゲート材料４０２の薄い部分は最小リソグラフィ寸法以下である。ゲート材料４０２はこれと同じ幅で（図１８の右側において）メサの能動側壁の垂直面と接触している。ボディ・コンタクト７１０はその長手方向および高さ方向に沿ってボディ２０２と接触している。ソース領域６０６とドレイン領域６０７はボディ２０２中にドープされており、シリサイド層８０２はソース６０６とドレイン６０７中に成長している。図１８には垂直断面Ｆ−Ｆ’が画定されているが、これは図１７の断面である。
図１９は図１７で画定した水平断面Ａ−Ａ’を示す図であるが、ソース、ドレイン、ボディ・コンタクト、ゲート・コンタクト用の電気コンタクト１００２、１００４、１１５２、１１５４がそれぞれ付加されている。留意点を挙げると、ゲートはメサ・トップをソース１００２、ドレイン１００４、およびボディ・コンタクト１１５２用の電気コンタクト群にそれぞれ対応する３つの領域に分割するように形成されている。ゲート４０２の垂直面には側壁スペーサ８０５が形成されている。ゲート構造体４０２、メサの能動側壁６０６、６０７（図１９では隠れているが、メサの右側に沿う垂直の破線で示してある。図１８には示されている。）、およびボディ・コンタクト７１０の側壁（図１８）の露出したシリコン表面にはシリサイド８０２が形成されている。ソース電気コンタクト１００２およびドレイン電気コンタクト１００４は、シリサイド８０２を通じてソース領域およびドレイン領域とオーミック接続を形成している。
デバイスは酸化膜９０４で封止されている。酸化膜９０４は平坦化しパターニングしエッチングされ電気コンタクト１１５２、１００２、１００４、１１５４用の開口が形成されている。ボディ電気コンタクト１１５２を形成するには、メサ・ハードマスク２０８をパターニングしエッチングして酸化膜９０４中のボディ電気コンタクト開口を深め（図１９の水平断面の下にある）ボディ・コンタクト７１０に到達するまでエッチングで掘り下げる。次いで、開口によって露出したボディ・コンタクト７１０の部分をドープして電気コンタクト１１５２用のオーミック接続を形成する。次いで、開口を金属で充填して電気コンタクト１１５２を形成する。ソース、ドレイン、ゲート用、他の厚ボディ・デバイスおよびフィン用の電気コンタクト用の、絶縁封止酸化膜９０４中の開口はステップ１２４（図２）の副ステップでパターニングし、ステップ１２４（図２）の副ステップでエッチングする。図１９では２つの垂直断面Ｄ−Ｄ’とＥ−Ｅ’が画定されている。断面Ｅ−Ｅ’は図１７を見る面である。断面Ｄ−Ｄ’は図２０を見る面である。図２０はメサの内部へのドーピングの様子を詳細に示す図である。ボディ・コンタクト７１０は図２０の左上からのイオン打ち込みによって形成する。ソース領域６０６は図２０の右上からのイオン打ち込みによって形成する。ソース６０６、ドレイン６０７（図１８）、およびゲート４０２のイオン打ち込みのあと、シリサイド８０２を成長させる。シリサイド８０２を成長させたあと、酸化膜９０４を堆積し平坦化しエッチングして電気コンタクト１００２用、および電気コンタクト１００４、１１５２、１１５４（図１９）用の開口群を形成する。図２０の開口は電気コンタクト材料たとえばタングステンその他の金属で充填してソース６０６用の電気コンタクト１００２を形成する。他の開口も同様である。電気コンタクト１００２はシリサイド層８０２を通じてソース６０６とオーミック接続している。
プロセス１７０（図４）の典型的な実施形態では、同一チップのどこかにあるフィンＦＥＴの形成と同時並行的にメサ・トップにプレーナ型ＦＥＴを形成する。図２１はたとえば図６に示すようなＳＯＩ基板（２００、２０４、２０２、２０８）をパターニング１７１（図４）しエッチング１７２（図４）してメサ１３０１とフィン１３０３を形成した結果の一例を示す図である。メサ１３０１とフィン１３０３は各々、ウェーハ２００上の基部酸化膜２０４上のシリコン・ボディ２０２の上部にハードマスク２０８の残部を有する。
図２２はプロセス１７０（図４）の典型的な実施形態のステップ１７２（図４）のさらなる結果を示す図であり、フィン１３０３を遮蔽マスク１３０２で封止し、メサ１３０１からハードマスク２０８を選択エッチングして除去した状態を示している。これにより、その上にプレーナ型ＦＥＴを形成することになる、メサ２０２の頂上表面が露出する。実施形態１７０（図４）では、ステップ１７２（図４）は遮蔽マスク１２０２を剥離したときに完了する。
ステップ１７４（図４）では、少なくとも１つのメサ型側壁ＦＥＴデバイス用のゲートを形成している間、プレーナ型ＦＥＴ１３０１を遮蔽する。別の実施形態では、ステップ１７４（図４）用のマスクには遮蔽マスク１２０２が含まれる。
図２３はメサ１３０１とフィン１３０３のドレイン領域を通る垂直断面における、プロセス１７０（図４）の典型的な実施形態のさらなるステップ群の結果の一例を示す図である。上記さらなるステップ群には、フィン１３０３から遮蔽マスク１２０２（図２２）を剥離してステップ１７２（図４）を完了させるステップと、犠牲酸化膜（図示せず）を成長させてステップ１７５（図４）を開始するステップと、遮蔽マスク（図示せず）を通してメサ１３０１の頂上とフィン１３０３の側面１５０８にソース領域（図示せず）とドレイン領域１５０６をイオン打ち込みして形成するステップ（ステップ１７５、図４）と、犠牲酸化膜（図示せず）を剥離しゲート酸化膜１３０４を成長させるステップとが含まれる。ソースとドレイン１５０６のイオン打ち込みはフィン１３０３とメサ１３０１とで同時並行的に行う。この方法の一実施形態では、まずフィン１３０３を遮蔽しておいてメサ１３０１のカスタム化したイオン打ち込みを行い、次いでメサ１３０１を遮蔽しておいてフィン１３０３のカスタム化したイオン打ち込みを行う。この方法の別の実施形態では、まずメサ１３０１を遮蔽しておいてフィン１３０３をイオン打ち込みし、次いでフィン１３０３を遮蔽しておいてメサ１３０１をイオン打ち込みする。さらに別の実施形態では、イオン打ち込みを行う前にフィン用のゲートとメサ・トップ型プレーナＦＥＴのゲートの双方を形成する。この実施形態の変形例では、フィンおよびメサ・トップ型プレーナＦＥＴのソース、ドレイン、ゲートは同一のマスクを通してドープする。
図２４はゲート材料１４０２を堆積し平坦化した、ステップ１７７（図４）中のフィン１３０３とメサ１３０１を示す図である。図２４はゲートの中心線になるものを通る垂直断面である。留意点を挙げると、フィン１３０３はハードマスク・キャップ２０８を残したままであり、ゲート酸化膜１３０４はフィン１３０３の両側およびメサ１３０１の側面と頂上を覆っている。
図２５はゲート１５０４とゲート１５０２をそれぞれパターニングしエッチングしたフィン１３０３とメサ１３０１を示す図である。エッチングしたゲート１５０２とゲート１５０４は薄構造体であり、一般にそれぞれメサとフィンに垂直である。図２５はステップ１７７（図４）の完了を表わしている。
図２６はフィン１３０３とメサ１３０１の平面図であり、酸化膜１６５０で封止されたフィン１３０３とメサ１３０１を示している。酸化膜１６５０は平坦化されパターニングされエッチングされて、プレーナ型メサＦＥＴのソース電気コンタクト１６０４用、プレーナ型メサＦＥＴのドレイン電気コンタクト１６０２用、プレーナ型メサＦＥＴのゲート電気コンタクト１６０９用、フィンＦＥＴのゲート電気コンタクト１６０７用、フィンＦＥＴのソース電気コンタクト１６０３用、およびフィンＦＥＴのドレイン電気コンタクト１６０１用の開口群が形成されている。メサの頂上はゲート酸化膜１３０４で覆われている。ゲート酸化膜１３０４はゲート１５０２で部分的に覆われている。別の実施形態では、封止酸化膜を堆積する前に、露出したゲート酸化層１３０４をエッチング除去してボディ２０２（図２５）を露出させている。フィン１３０３の頂上には、基板に元からあるハードマスク２０８の残部が存在する。このハードマスクの残部２０８にゲート１５０４が部分的に重なり合っている。メサ・ゲート１５０２の延長部はゲート電気コンタクト１６０９用の接続点を形成している。同様に、フィン・ゲート１５０４もボディから外方に伸びてゲート電気コンタクト１６０７用の接続点を形成している。図２６はステップ１７８（図４）の完了を表わしている。
プロセス１８０（図５）のさらに別の典型的な実施形態では、ソースとドレインのイオン打ち込みの前にメサ・トップ型プレーナＦＥＴ用のゲートを形成する。図２７はボディ・コンタクト１８００を備えたメサ・トップ型ＦＥＴ１３２１および同時並行的に形成したフィンＦＥＴ１３０３（両者は酸化膜１６５０で封止されている）の典型的な実施形態の平面図である。ゲート１５０２は「Ｈ」形状をしており、メサの頂上を４つの領域に分割している。ゲート１５０２のサイドバーの左側と右側にはボディ・コンタクト１８００がある。この実施形態１８０に適合するように、ステップ１８１とステップ１８２（図５）のあとにステップ１８３（図５）でゲート１５０２を形成する。ステップ１８３（図５）には、ゲート材料を堆積する前にメサ・トップにゲート酸化膜１３０４を成長させるステップが含まれている。ゲート１５０２の一部（最終的にはステップ１８３（図５）でエッチングされる）がメサ・トップの端を越えて伸びメサの側面のゲート酸化膜と接触したのち基板２０４（図２５）に到達している。ゲート１５０２用の電気コンタクト１６０９は、封止酸化膜１６５０に開口を形成し、その開口をタングステンその他当技術分野で知られた同様の電気導体で充填することにより形成する。
ステップ１８４（図５）では、メサ・トップ・デバイスとフィンＦＥＴの中央部がイオン打ち込み用に開けてある遮蔽マスクを使用している。Ｎ−ＦＥＴの場合、ステップ１８４（図５）で、ソース１８０２、ドレイン１５０６、およびゲート１５０２をＮ＋にドープする。同時に、Ｐ−ＦＥＴのコンタクトをドープする。遮蔽マスクの開口はゲート１５０２全体にわたって完全に開いているわけではなく、「Ｈ」形状のゲートの「垂直」バーの左端および右端は部分的に覆われているいるだけである。傾斜イオン打ち込みによって、ゲート１５０２のほとんど全体をドープする。ステップ１８５（図５）では、メサ・トップ型Ｎ−ＦＥＴのゲート領域、ソース領域、ドレイン領域を遮蔽マスクで閉じ、ボディ・コンタクト１８００領域をＰ＋ドーピング用に開口する。同時に、メサ・トップ型Ｐ−ＦＥＴのゲート領域、ソース領域、ドレイン領域をＰ＋にドープする。ステップ１８４とステップ１８５（図５）の間に、別の場所に開示してある他の厚ボディＦＥＴをそのＦＥＴの種類に適切なように同時並行的にドープする。
ステップ１８７（図５）には、メサ（図２７〜図３０には図示せず）の頂上と側面の露出したドープト・シリコン１８００、１５０６、１８０２の上にシリサイド層を形成するステップが含まれている。このシリサイド層によって、ソース１８０２、ドレイン１５０６、ゲート１５０２、ボディ・コンタクト１８００用の電気コンタクト１６０２、１６０４、１６０９、１８１０用にオーミック接続がそれぞれ形成される。図２８は断面線Ｇ−Ｇ’とＨ−Ｈ’を記入しボディ・コンタクトを備えたメサ型ＦＥＴ１３２１の平面図である。図２９は断面Ｇ−Ｇ’の垂直断面図である。ゲート１５０２とゲート酸化膜１３０４の直下にはボディ１８３０がある。ボディ１８３０はボディ・コンタクト１８００を形成したのちゲート１５０２、ソース１８０２、ドレイン１５０６を形成するイオン打ち込みによってドープされない、メサの部分である。電気コンタクト１８１０は封止酸化膜１６５０中に開口をエッチング形成したのち、その開口をタングステンその他当技術分野で知られた同様の電気導体で充填することにより形成する。電気コンタクト１８１０はボディ・コンタクトを覆うシリサイド層（図示せず）を通じてオーミック接続を形成している。図３０はドレイン１５０６を通る垂直断面Ｈ−Ｈ’を示す図である。電気コンタクト１６０４、１６０２（図２８）は封止酸化膜１６５０中に開口をエッチング形成したのち、その開口をタングステンその他当技術分野で知られた同様の電気導体で充填することにより形成する。ゲート１５０２のサイドバーとクロスバー（図２９）の下にもボディ１８３０が存在する。実施形態によっては、電気コンタクト１８１０は図３０に示すデバイスの上の接続面中で接続されている。
プロセス１５０（図３）の典型的な実施形態である第４の実施形態では、フィンＦＥＴと二重側面型メサＦＥＴを同時並行的に形成する。実施形態１５０（図３）は図３１に示す基板２００、２０４、２０２、２０８、２０６で開始する。上記基板は単結晶シリコン２０２上に設けられた酸化層２０８とこの酸化層２０８上に設けられた窒化層２０６から成るハードマスクを備えている。酸化層２０８としては、ＴＥＯＳ（tetraethyloxisilate)酸化膜を用いることができる。シリコン・ウェーハ２００上には単結晶シリコン２０２の直下に埋め込み酸化膜２０４が成長されている。別の実施形態では別の同様の基板を用いることができる。
図３２はこのプロセスの一実施形態１５０（図３）における追加のステップ群の結果を示す図である。まず、ステップ１５２（図３）で窒化層２０６をパターニングする。次いで、窒化層２０６をマスクとして酸化層２０８を単結晶シリコン２０２に至るまで選択的にエッチングして（まだ図３のステップ１５２）、薄構造体１８０１と厚構造体１８０２を形成する。一実施形態１５０（図３）では、薄構造体１８０１の幅は最小リソグラフィ寸法である。
図３３は窒化層２０６および単結晶シリコン層２０２と反応することなく酸化層２０８を化学的にアンダーカットした結果の一例を示す図である。化学的アンダーカットの目的は最小リソグラフィ寸法未満の厚さのフィン１８０１を得るためである。この方法によって、単結晶シリコン２０２上に酸化膜２０８ストリップが残される。この酸化膜２０８ストリップは窒化膜２０６キャップを備えている。メサ１８０２の酸化膜２０８ストリップの寸法が縮小するのは不可避であるが、メサ１８０２のハードマスク２０６、２０８を最終の所望寸法よりも大きくパターニングすることにより補償することができる。化学的アンダーカットはフィン１８０１の幅用のパターンを形成するためのものであるから、これらの処置はパターニング・ステップ１５２に含まれる。
図３４は窒化膜２０６キャップ（図３２）を選択的にエッチング除去して、単結晶シリコン２０２上に酸化膜２０８ストリップを残した結果の一例を示す図である。これらのストリップは後続するステップにおけるフィン１８０１とメサ１８０２の寸法を画定する。したがって、窒化膜キャップのエッチング除去はステップ１５２（図３）の最終副ステップである。
図３５は頂上にある酸化層２０８をマスクとして単結晶シリコン２０２を埋め込み酸化膜２０４に至るまでエッチング１５４（図３）した結果の一例を示す図である。このエッチング・ステップ１５４によって、最小リソグラフィ寸法未満の幅のフィン１８０１とメサ１８０２とが形成される。続いて、３つの表面、すなわちフィン１８０１の１つの側壁およびメサ１８０２の２つの側壁にトランジスタを形成する。
図３６はフィン１８０１とメサ１８０２の上にゲート酸化膜２２０４を成長させたのち、ゲート材料２２０２を堆積した結果の一例を示す図である。したがって、ステップ１５６（図３）を開始し、ゲート構造体を形成する。ゲート酸化膜２２０４はゲート材料２２０２とボディ２０２との間のオーミック・コンタクトを実現することになる。
次いで、ゲート材料２２０２を同時並行的にパターニングし同時並行的にエッチングして正確な寸法と形状にする。これにより、ステップ１５６（図３）を完了する。次いで、イオン打ち込みによってソースとドレインを形成する。これにより、ステップ１５８（図３）を完了する。一実施形態では、ステップ１５８では、同一チップ上の別のＮ−ＦＥＴのソースとドレイン、加えて同一チップ上の別のＰ−ＦＥＴのボディ・コンタクトを同時並行的にドープする。
図３７（ａ）はフィン１８０１とメサ１８０２の平面図である。フィン１８０１の平面図からは、ゲート材料２２０２とトップ酸化膜２０８が見える。図３７（ａ）では、（図３のステップ１５６の一部として）ゲート２２０２をパターニングしエッチングした結果を見ることができる。メサ１８０２の平面図からは、ゲート材料２２０２とトップ酸化膜２０８が見えるが、エッチング形成した開口を通じ、ゲート材料２２０２を通じ、トップ酸化膜２０８を通じてメサ・ボディ２０２も見える。上記開口はボディ２０２との電気接続を形成する手段である。ステップ１６０（図３）において、ボディ２０２上のコンタクト点で単結晶シリコンのボディ２０２をドープしてボディ・コンタクトを形成する。図３７（ａ）には、図３７（ｂ）に示す垂直断面Ａ−Ａ’が画定されている。
図３７（ｂ）を参照すると、フィン１８０１はフィンの両側に隣接するゲート材料２２０２によって二重ゲート構造をしている。ゲート材料２２０２はフィン１８０１の両側のゲート酸化膜２２０４を通してボディ２０２との電気コンタクトを形成している。したがって、ボディ・コンタクトは必要としない。メサ１８０２に接触しているゲート２２０２は２つの側壁に形成された２つのＦＥＴ用の共通ゲートを形成している。メサ１８０２の両側面に設けられた２つのＦＥＴは電気的に並列に接続されており、単側壁型ＦＥＴやフィンＦＥＴよりも大電力のＦＥＴを形成している。
図３８（ａ）はプロセス１５０（図３）の一実施形態において、デバイス１８０１とデバイス１８０２を酸化膜２３０２で封止し、酸化膜２３０２を平坦化し、酸化膜２３０２をパターニングして電気コンタクト用の開口を形成し、その開口をエッチングし、その開口を金属その他好適な導体で充填してゲート、ソース、ドレイン、および厚ボディ・デバイス１８０２上のボディ・コンタクトへの電気コンタクト２３０４、２３０６、２３０８、２３１０、２３１２を形成している（図３のステップ１６４）。図３８（ａ）には、図３８（ｂ）に示す垂直断面Ａ−Ａ’が画定されている。
図３８（ｂ）を参照すると、フィンＦＥＴゲートの電気コンタクト２３０４、ボディ・コンタクトの電気コンタクト２３１０、および二重側面型メサＦＥＴゲートの電気コンタクト２３０８の断面が示されている。フィン１８０１ゲートの電気コンタクト２３０４は埋め込み酸化膜２０４上に堆積されたゲート２２０２の一部に接触している。ボディ電気コンタクト２３１０はゲート２２０２とハードマスク残部２０８中に侵入し、ボディ２０２のソースまたはドレインとしてドープされていない部分に到達している。垂直断面Ａ−Ａ’では、メサ・ボディ２０２とフィン・ボディ２０２はソースとドレインのイオン打ち込みの影響を受けていない。
図３８（ｂ）には、フィン１８０１と二重側壁型メサＦＥＴ１８０２のドレイン２２１０領域を通る垂直断面Ｂ−Ｂ’も画定されている。図３９（ａ）はドレイン２２１０を通る断面図である。図３９（ａ）を参照すると、フィン１８０１のソース・コンタクト２３０６（この図では２３１２の後ろにに隠れている。図３８（ａ）参照）とドレイン・コンタクト２３１２は、一部は埋め込み酸化膜２０４に到達し、一部はフィン１８０１の頂上のハードマスクの残部キャップ２０８に到達している。フィン１８０１のソース・コンタクト２３０６とドレイン・コンタクト２３１２はそれぞれソース領域とドレイン領域の上の、フィンの垂直面に接触している。ステップ１６４（図３）の第１の副ステップとしてフィン１８０１とメサ１８０２の露出したシリコン表面にシリサイド層を成長させて、電気コンタクト２３０４、２３０６、２３０７、２３０８、２３１０、２３１２用のオーミック・コンタクトを保証している。厚ボディ・デバイス１８０２はドレイン・コンタクト２３１３を備えている。ドレイン・コンタクト２３１３はハードマスク残部２０８中に侵入し単結晶シリコン基板２０２中の２つのドレイン領域２２１０（左右に形成されている）に接触している。厚ボディ・デバイス１８０２はソース・コンタクト２３０７も備えている。ソース・コンタクト２３０７はハードマスク残部２０８中に侵入し単結晶シリコン基板２０２中の２つのソース領域２２１０（左右に形成されている）に接触している。メサ１８０１の右側壁上のＦＥＴとメサ１８０１の左側壁上のＦＥＴはソース、ドレイン、ゲート、およびボディで電気的に接続されている。したがって、これらのＦＥＴは大電力のＦＥＴとして並列動作する。一実施形態では、両側壁のＦＥＴの２つのソースと２つのドレインは繋がっている。このような実施形態では、図３９（ａ）において２つのドレイン領域２２１０の間にシリコン２０２は見えず、ドレイン領域２２１０はメサの幅全体にわたる単一の領域に見える。
図３９（ｂ）はフィンのソース・コンタクトまたはドレイン・コンタクト２３１４の別の実施形態を示す図であり、コンタクト２３１４はフィンのソース領域またはドレイン領域の両側に接触している。
以上、本発明の実施形態を詳細に説明したが、当業者が認識しうるように、上述した４つの実施形態の組み合わせや変形によって、フィンＦＥＴ、単側壁ボディ・コンタクト型メサＦＥＴ、二重側壁ボディ・コンタクト型メサＦＥＴ、およびプレーナ型メサ・トップＦＥＴを同一チップ上に形成することが可能になる。たとえば、プロセス１３０（図２、単側壁ボディ・コンタクト型メサＦＥＴ）の実施形態とプロセス１７０（図４、メサ・トップ型プレーナＦＥＴ）の実施形態を、ソースとドレインをイオン打ち込みする前にゲートを形成するように変更することができる。これにより、１つのチップ上で４つの典型的な実施形態すべてのゲートを形成するステップを共通にすることが可能になる。同様に、たった１つの実施形態が必要とするだけの副ステップであっても、他のすべての実施形態を遮蔽することにより、当該たった１つの実施形態を同一の製造工程で実行することができる。ただし、ある程度の効率は犠牲になる。当業者は本発明の範囲内で単一のチップ上に様々なデバイスの実施形態群を変形し組み合わせることができる。
まとめとして以下の事項を開示する。
（１）
少なくとも１つのフィン型電界効果トランジスタと少なくとも１つの厚ボディ・デバイスとを備えた集積回路チップであって、
前記少なくとも１つのフィン型電界効果トランジスタと前記少なくとも１つの厚ボディ・デバイスとが同時並行的に形成されている、
集積回路チップ。
（２）
前記少なくとも１つの厚ボディ・デバイスがボディ・コンタクトを備えた厚ボディ・デバイスから成る、
上記（１）に記載の集積回路チップ。
（３）
前記厚ボディ・デバイスが半導体メサの第１の側壁上に垂直方向に縮小した電界効果トランジスタを備え、
前記ボディ・コンタクトが前記半導体メサの反対側の第２の側壁を通してドープされた、前記メサの一部を有する、
上記（２）に記載の集積回路チップ。
（４）
前記厚ボディ・デバイスが、
半導体メサの第１の側壁に設けられ垂直方向に縮小した第１の電界効果トランジスタと、
前記半導体メサの反対側の第２の側壁に設けられ垂直方向に縮小した第２の電界効果トランジスタであって、そのソース、ドレイン、ゲートが前記第１の電界効果トランジスタと位置合わせされた第２の電界効果トランジスタと、
前記２つのソースと前記２つのドレインとの間の半導体の表面に設けられたボディ・コンタクトと
備えている
上記（２）に記載の集積回路チップ。
（５）
前記少なくとも１つの厚ボディ・デバイスが半導体メサの表面にプレーナ型電界効果トランジスタを備えている、
上記（２）に記載の集積回路チップ。
（６）
前記少なくとも１つの厚ボディ・デバイスが半導体メサの表面にプレーナ型電界効果トランジスタを備えている、
上記（１）に記載の集積回路チップ。
（７）
前記少なくとも１つの厚ボディ・デバイスが、同時並行的に形成された異なる種類の厚ボディ・デバイスを含む複数の厚ボディ・デバイスを備えている、
上記（１）に記載の集積回路チップ。
（８）
少なくとも１つのフィン型電界効果トランジスタと少なくとも１つの厚ボディ・デバイスとを備えた集積回路チップを製造する方法であって、
前記方法は、
１つのマスクと該マスクに付随する１つのプロセスを用い、前記少なくとも１つのフィン型電界効果トランジスタおよび前記少なくとも１つの厚ボディ・デバイスを同時並行的に形成する少なくとも１つのステップ
を備えている、
方法。
（９） さらに、
ハードマスクを装着した半導体基板ウェーハを準備するステップと、
前記半導体基板をパターニングして前記ウェーハ上に少なくとも１つの狭いフィン構造体および少なくとも１つの厚メサ構造体を形成するステップであって、前記フィン構造体は平行な第１の長側壁および第２の長側壁を備え、前記メサは頂上面ならびに平行な第３の長側壁および第４の長側壁を備えている、ステップと
を備えた、
上記（８）に記載の方法。
（１０） さらに、
（ａ）前記少なくとも１つのフィン構造体を遮蔽マスクで遮蔽するステップと、
（ｂ）前記少なくとも１つのメサ構造体の頂上から前記ハードマスクを、前記遮蔽マスクに対して選択的にエッチング除去するステップと、
（ｃ）前記遮蔽マスクを剥離するステップと、
（ｄ）前記少なくとも１つのメサの頂上、ならびに前記フィン構造体の第１の長側壁および前記フィン構造体の第２の長側壁のうちの一方の上にソース領域およびドレイン領域を同時並行的にイオン打ち込みして形成するステップと、
（ｅ）前記少なくとも１つのメサの頂上、および前記フィン構造体の前記両長側壁の上にゲート酸化膜を同時並行的に成長させるステップと、
（ｆ）前記少なくとも１つのフィン構造体の頂上および両長側壁上、ならびに前記少なくとも１つのメサ構造体の頂上および両長側壁上にゲート材料を同時並行的に堆積するステップと
を備えた、
上記（９）に記載の方法。
（１１） さらに、
（ａ）前記少なくとも１つのフィン構造体上のゲート材料および前記少なくとも１つのメサ構造体上のゲート材料を同時並行的に平坦化するステップと、
（ｂ）前記少なくとも１つのフィン構造体上のゲート構造体および前記少なくとも１つのメサ構造体上のゲート構造体を同時並行的にパターニングするステップと、
（ｃ）前記少なくとも１つのフィン構造体上のゲート構造体および前記少なくとも１つのメサ構造体上のゲート構造体を同時並行的にエッチングするステップと、
（ｄ）前記ウェーハを酸化膜で封止し前記酸化膜を平坦化するステップと、
（ｅ）前記少なくとも１つのメサの頂上に設けられたゲート、ソース、およびドレインへの電気コンタクト、ならびに前記ウェーハ上の少なくとも１つの別のデバイス上に設けられたゲート、ソース、およびドレインへの電気コンタクトを同時並行的に形成するステップと
を備えた、
上記（１０）に記載の方法。
（１２）
（ａ）半導体基板をエッチングして頂上および側壁を備えた少なくとも１つのフィンならびに頂上および側壁を備えた少なくとも１つのメサ構造体を同時並行的に形成するステップと、
（ｂ）前記少なくとも１つのフィン上および前記少なくとも１つのメサ上にゲート構造体を同時並行的に形成するステップであって、前記ゲート構造体は前記少なくとも１つのフィン上および前記少なくとも１つのメサ上に少なくとも１つのソースおよび少なくとも１つのドレインを形成する領域を画定している、ステップと、
（ｃ）前記少なくとも１つのフィン上および前記少なくとも１つのメサ上の前記各ゲート構造体によって画定された領域にソース領域およびドレイン領域を同時並行的形成するステップと、
（ｄ）前記少なくとも１つのフィンのゲート、ソース、およびドレイン、ならびに前記少なくとも１つのメサのゲート、ソース、およびドレインへの電気コンタクト群を同時並行的に形成するステップと
を備えた、
上記（８）に記載の方法。
（１３）
前記製造するステップが、
少なくとも１つのメサの少なくとも１つの側壁上にゲート、ソース、ドレインを形成するステップと、
少なくとも１つのフィンの側壁上にゲート、ソース、ドレインを形成するステップと、
前記厚ボディ・デバイスのボディにボディ・コンタクトを形成するステップと
を備えている、
上記（１１）に記載の方法。
（１４）
少なくとも１つのメサの少なくとも１つの側壁上にゲート、ソース、ドレインを形成する前記ステップが、
前記メサの２つの側壁の各々の上にゲート、ソース、ドレインを形成するステップと、
さらにメサ・ハードマスクの頂上の形状に忠実に前記ゲートの寸法および形状を整えて２つの側壁ゲートを物理的かつ電子的に互いに接続するステップと
を備えた、
上記（１３）に記載の方法。
（１５）
前記メサ・ハードマスクの頂上にゲートを形成する前記ステップが、さらに、
前記ゲート材料および前記メサ・ハードマスクを貫通する開口をパターニングしエッチングして形成して前記電界効果トランジスタのボディを露出させるステップ
を備えている、
上記（１４）に記載の方法。
（１６）
ボディ・コンタクトを形成する前記ステップが、
前記ゲートおよび前記メサ・ハードマスクに形成された前記開口を通し前記電界効果トランジスタの露出したボディをドープするステップ
を備えている、
上記（１５）に記載の方法。
（１７）
前記ソース領域および前記ドレイン領域を形成する前記ステップが、
少なくとも１つのメサ中に十分深く前記ソース領域および前記ドレイン領域をドープして、前記メサ・ハードマスクに形成された第１の開口を通して第１の電気コンタクトが両ソースと接続し、前記メサ・ハードマスクの頂上に形成された第２の開口を通して第２の電気コンタクトが両ドレインと接続するようにするステップ
を備えている、
上記（１４）に記載の方法。
（１８） さらに、
前記メサの能動側壁から外方に伸びる部分を有するゲートを形成するステップであって、前記伸ばされたゲートは寸法および形状が調整されて端が広げられ電気コンタクトを受け入れるようにされており、前記広げられた端は埋め込み酸化膜上に存在する、ステップ
を備えた、
上記（１４）に記載の方法。
（１９）
前記メサに前記ボディ・コンタクトを形成する前記ステップが、
（ａ）能動メサ側壁の反対側のメサ側壁を通して前記メサをドープするステップと、
（ｂ）前記ドープしたメサの側壁上および前記ボディ・コンタクトの頂上にシリサイドを形成して電気コンタクトとのオーミック接続を可能にするステップと、
（ｃ）前記ボディ・コンタクト上の前記シリサイドへの電気コンタクトと、前記ゲート、ソース、ドレインへの電気コンタクトとを同時並行的に形成するステップと
を備えている、
上記（１３）に記載の方法。
（２０）
前記ゲートを形成るすステップが、
前記メサの頂上の前記ゲート材料をエッチングして前記メサの頂上を３つの領域すなわちソース、ドレイン、ボディ・コンタクトに分割するステップ
を備えている、
上記（１３）に記載の方法。
（２１）
前記ボディ・コンタクトを形成する前記ステップが、
前記メサ・ハードマスクを貫通して前記メサのボディに至る開口をパターニングしエッチングして形成するステップと、
前記メサ・ハードマスクに形成した前記開口を通してドープしてボディ・コンタクトを形成するステップと
を備えている、
上記（２０）に記載の方法。
（２２）
電気コンタクトを形成する前記ステップが、さらに、
少なくとも１つのボディ・コンタクトへの少なくとも１つの電気コンタクトを形成するステップ
を備えている、
上記（１１）に記載の方法。
（２３）
少なくとも１つの電気コンタクトを形成する前記ステップが、
前記ボディ・コンタクト形成用にドープしたメサの非能動側壁へのオーミック接続によって電気コンタクトを形成するステップ
を備えている、
上記（２２）に記載の方法。
（２４）
少なくとも１つのボディ・コンタクトへの少なくとも１つの電気コンタクトを形成する前記ステップが、
前記メサの頂上に形成された開口を通る、前記ボディ・コンタクト形成用にドープしたメサへのオーミック接続によって電気コンタクトを形成するステップ
を備えている、
上記（２２）に記載の方法。
（２５）
前記基板上の少なくとも１つのフィンおよび少なくとも１つのメサを同時並行的にパターニングしエッチングする前記ステップが、
２層ハードマスク上の前記少なくとも１つのフィンおよび前記少なくとも１つのメサをパターニングするステップと、
前記２層ハードマスクの両層を前記基板の半導体層に対して選択的にエッチングするステップと、
前記２層ハードマスクの下層を前記半導体層および上部ハードマスク層に対して選択的に化学エッチングして、下層ハードマスクのフィン厚さを最小リソグラフィ寸法未満にするステップと、
前記ハードマスクの前記上層を前記下層および前記半導体に対して選択的にエッチング除去するステップと、
前記半導体層を前記ハードマスクの前記下層に対して選択的に垂直にエッチングして、少なくとも１つのフィンと少なくとも１つのメサを形成するステップと
を備えている、
上記（１１）に記載の方法。
（２６） さらに、
（ａ）少なくとも１つのフィン型電界効果トランジスタのソース、ドレイン、ゲートと、少なくとも１つの厚ボディ・デバイスのソース、ドレイン、ゲートと、少なくとも１つの相補型デバイスのボディ・コンタクトとを同時並行的にドープして形成するステップと、
（ｂ）少なくとも１つの厚ボディ・デバイスのボディ・コンタクトと、少なくとも１つの相補型デバイスのソース、ドレイン、ゲートとを同時並行的にドープして形成するステップと
を備えた、
上記（８）に記載の方法。
（２７）
前記方法が単側壁型厚ボディ・デバイスの形成に適合しており、
（ａ）ハードマスクを装着した半導体基板ウェーハを準備するステップと、
（ｂ）前記半導体基板をパターニングして前記ウェーハ上に少なくとも１つの狭いフィン構造体および少なくとも１つの厚メサ構造体を形成するステップであって、前記フィン構造体は平行な第１の長側壁および第２の長側壁を備え、前記メサは頂上面ならびに平行な第１の長側壁および第２の長側壁を備えている、ステップと、
（ｃ）少なくとも１つのフィンおよび少なくとも１つのメサの上に下地形状に忠実にゲート材料を堆積するステップと、
（ｄ）少なくとも１つのフィン構造体上の前記第１の長側壁および前記第２の長側壁の上のゲートと、少なくとも１つのメサ構造体上の前記第１の長側壁の上のゲートとを同時並行的にパターニングするステップと、
（ｅ）少なくとも１つのフィン構造体上のゲートと、少なくとも１つのメサ構造体上のゲートとを同時並行的にエッチングするステップと、
（ｆ）少なくとも１つのフィンの少なくとも１つの長側壁上のソース領域およびドレイン領域と、
少なくとも１つのフィン上のゲートと、
少なくとも１つのメサの少なくとも１つの長側壁上のソース領域およびドレイン領域と、
少なくとも１つのメサ上のゲートと
を同時並行的にドープして形成するステップと、
（ｇ）前記第２の長側壁を通るイオン打ち込みによって、少なくとも１つのメサ中のボディ・コンタクト領域をドープして形成するステップと、
（ｈ）少なくとも１つのフィン型デバイスの半導体表面および少なくとも１つのメサ型デバイスの半導体表面の上にシリサイドを同時に形成するステップと、
（ｉ）前記ウェーハを酸化膜で封止し前記酸化膜を平坦化するステップと、
（ｊ）各フィン型デバイスおよび各メサ型デバイスのゲート領域、ソース領域、ドレイン領域、ボディ・コンタクト領域への電気コンタクト群を同時並行的に形成するステップと
を備えている、
上記（２６）に記載の方法。
（２８）
前記方法が二重側壁型電界効果トランジスタの形成に適合しており、
（ａ）シリコン・ウェーハ上の埋め込み酸化膜上の単結晶シリコン層上のＴＥＯＳ層上に窒化膜キャップ層を備えハードマスクを装着された半導体基板を準備するステップと、
（ｂ）前記窒化層およびＴＥＯＳ層を同時並行的にパターニングして、厚さが最小リソグラフィ寸法の少なくとも１つのフィン構造体と少なくとも１つのメサとのイメージを形成するステップと、
（ｃ）前記窒化膜キャップを化学的にアンダーカットすることにより、少なくとも１つのフィンの厚さおよび少なくとも１つのメサの厚さを同時並行的に狭めるステップと、
（ｄ）前記窒化膜キャップを同時並行的に剥離するステップと、
（ｅ）前記ＴＥＯＳ層のイメージを前記シリコン層にＲＩＥを用いて転写して、前記基板上に少なくとも１つのフィン構造体および少なくとも１つのメサ構造体を形成するステップであって、前記少なくとも１つのフィン構造体は並行な第１の長側壁および第２の長側壁を備え、前記少なくとも１つのメサ構造体は頂上面ならびに並行な第１の長側壁および第２の長側壁を備えている、ステップと、
（ｆ）少なくとも１つのフィン構造体の長側壁群の中央部上および頂上のゲート誘電体上、ならびに少なくとも１つのメサ構造体の長側壁群の中央部上および頂上のゲート誘電体上にゲートをそれぞれ同時並行的に形成するステップであって、前記ゲート構造体群は少なくとも１つのフィン構造体および少なくとも１つメサ構造体から外方へ伸び前記基板の前記埋め込み酸化膜上に到達している、ステップと、
（ｇ）少なくとも１つのフィン構造体の中へ、ならびに少なくとも１つのメサ構造体の第１の長側壁および第２の長側壁の中へソースおよびドレインをそれぞれ同時並行的にドープして形成するステップであって、前記少なくとも１つのフィン構造体の前記第１の長側壁上の前記ソースおよび前記ドレインは前記フィン・ゲート構造体によって分離されており、前記少なくとも１つのメサ構造体の各長側壁上の前記ソースおよび前記ドレインは前記メサ・ゲート構造体によって分離されており、ゲート群は前記ソース群およびドレイン群と同時並行的にドープして形成し、それにより少なくとも１つのフィン型電界効果トランジスタおよび少なくとも１つの厚ボディ・デバイスを形成する、ステップと、
（ｈ）少なくとも１つの厚ボディ・デバイスの頂上を通してボディ・コンタクトを形成するステップと、
（ｉ）前記ウェーハを酸化膜で封止し前記酸化膜を平坦化するステップと、
（ｊ）前記ゲート群、ソース群、ドレイン群、および少なくとも１つのボディ・コンタクトへの電気コンタクト群を同時並行的に形成するステップと
を備えている、
上記（２６）に記載の方法。
（２９）
前記方法がメサ・トップへのプレーナ型電界効果トランジスタの形成に適合しており、
（ａ）ハードマスクを装着した半導体基板ウェーハを準備するステップと、
（ｂ）前記半導体基板をパターニングして前記ウェーハ上に少なくとも１つの狭いフィン構造体および少なくとも１つの厚メサ構造体を形成するステップであって、前記フィン構造体は平行な第１の長側壁および第２の長側壁を備え、前記メサは頂上面ならびに平行な第１の長側壁および第２の長側壁を備えている、ステップと、
（ｃ）（１）少なくとも１つのフィンを遮蔽マスクで遮蔽し、
（２）前記ハードマスクを前記遮蔽マスクに対して選択にエッチングして少なくとも１つのメサの頂上から除去し、
（３）前記遮蔽マスクを剥離する
ことにより、少なくとも１つのメサの頂上を準備するステップと、
（ｄ）少なくとも１つのメサの頂上および前記フィンの長側壁群の上にゲート酸化膜を同時並行的に成長させるステップと、
（ｅ）少なくとも１つのフィン上および少なくとも１つのメサ上にゲート材料を同時並行的に堆積するステップと、
（ｆ）少なくとも１つのフィン上の前記ゲート材料および少なくとも１つのメサ上の前記ゲート材料を同時並行的に平坦化するステップと、
（ｇ）少なくとも１つのフィン上のゲート構造体および少なくとも１つのメサ上のゲート構造体を同時並行的にパターニングするステップと、
（ｈ）少なくとも１つのフィン上の前記ゲート構造体および少なくとも１つのメサ上の前記ゲート構造体を同時並行的にエッチングするステップと、
（ｉ）（１）少なくとも１つのメサの頂上のソース・ウェルおよびドレイン・ウェルと、
（２）少なくとも１つのメサの前記ゲートと、
（３）少なくとも１つのフィンの前記ソース領域および前記ドレイン領域と、
（４）少なくとも１つのフィンの前記ゲートと、
（５）相補型デバイスのボディ・コンタクトと
を同時並行的にイオン打ち込みして形成するステップと、
（ｊ）（１）少なくとも１つのメサの頂上のボディ・コンタクトと、
（２）少なくとも１つの相補型デバイス上の少なくとも１つのソース、少なくとも１つのドレイン、または少なくとも１つのゲートと
を同時並行的にイオン打ち込みして形成するステップと、
（ｋ）少なくとも１つのフィンの、露出した半導体表面上および少なくとも１つのメサの、露出した半導体表面上にシリサイドを同時並行的に形成するステップと、
（ｌ）前記ウェーハを酸化膜で封止し前記酸化膜を平坦化するステップと、
（ｍ）（１）少なくとも１つのメサの頂上のゲート、ソース、ドレイン、およびボディ・コンタクト、
（２）少なくとも１つのフィンのゲート、ソース、およびドレイン、
ならびに、
（３）前記ウェーハ上の少なくとも１つの別のデバイス上のボディ・コンタクト
への電気コンタクト群を同時並行的に形成するステップと
を備えている、
上記（２６）に記載の方法。
（１）
少なくとも１つのフィン型電界効果トランジスタと少なくとも１つの厚ボディ・デバイスとを備えた集積回路チップであって、
前記少なくとも１つのフィン型電界効果トランジスタと前記少なくとも１つの厚ボディ・デバイスとが同時並行的に形成されている、
集積回路チップ。
（２）
前記少なくとも１つの厚ボディ・デバイスがボディ・コンタクトを備えた厚ボディ・デバイスから成る、
上記（１）に記載の集積回路チップ。
（３）
前記厚ボディ・デバイスが半導体メサの第１の側壁上に垂直方向に縮小した電界効果トランジスタを備え、
前記ボディ・コンタクトが前記半導体メサの反対側の第２の側壁を通してドープされた、前記メサの一部を有する、
上記（２）に記載の集積回路チップ。
（４）
前記厚ボディ・デバイスが、
半導体メサの第１の側壁に設けられ垂直方向に縮小した第１の電界効果トランジスタと、
前記半導体メサの反対側の第２の側壁に設けられ垂直方向に縮小した第２の電界効果トランジスタであって、そのソース、ドレイン、ゲートが前記第１の電界効果トランジスタと位置合わせされた第２の電界効果トランジスタと、
前記２つのソースと前記２つのドレインとの間の半導体の表面に設けられたボディ・コンタクトと
備えている
上記（２）に記載の集積回路チップ。
（５）
前記少なくとも１つの厚ボディ・デバイスが半導体メサの表面にプレーナ型電界効果トランジスタを備えている、
上記（２）に記載の集積回路チップ。
（６）
前記少なくとも１つの厚ボディ・デバイスが半導体メサの表面にプレーナ型電界効果トランジスタを備えている、
上記（１）に記載の集積回路チップ。
（７）
前記少なくとも１つの厚ボディ・デバイスが、同時並行的に形成された異なる種類の厚ボディ・デバイスを含む複数の厚ボディ・デバイスを備えている、
上記（１）に記載の集積回路チップ。
（８）
少なくとも１つのフィン型電界効果トランジスタと少なくとも１つの厚ボディ・デバイスとを備えた集積回路チップを製造する方法であって、
前記方法は、
１つのマスクと該マスクに付随する１つのプロセスを用い、前記少なくとも１つのフィン型電界効果トランジスタおよび前記少なくとも１つの厚ボディ・デバイスを同時並行的に形成する少なくとも１つのステップ
を備えている、
方法。
（９） さらに、
ハードマスクを装着した半導体基板ウェーハを準備するステップと、
前記半導体基板をパターニングして前記ウェーハ上に少なくとも１つの狭いフィン構造体および少なくとも１つの厚メサ構造体を形成するステップであって、前記フィン構造体は平行な第１の長側壁および第２の長側壁を備え、前記メサは頂上面ならびに平行な第３の長側壁および第４の長側壁を備えている、ステップと
を備えた、
上記（８）に記載の方法。
（１０） さらに、
（ａ）前記少なくとも１つのフィン構造体を遮蔽マスクで遮蔽するステップと、
（ｂ）前記少なくとも１つのメサ構造体の頂上から前記ハードマスクを、前記遮蔽マスクに対して選択的にエッチング除去するステップと、
（ｃ）前記遮蔽マスクを剥離するステップと、
（ｄ）前記少なくとも１つのメサの頂上、ならびに前記フィン構造体の第１の長側壁および前記フィン構造体の第２の長側壁のうちの一方の上にソース領域およびドレイン領域を同時並行的にイオン打ち込みして形成するステップと、
（ｅ）前記少なくとも１つのメサの頂上、および前記フィン構造体の前記両長側壁の上にゲート酸化膜を同時並行的に成長させるステップと、
（ｆ）前記少なくとも１つのフィン構造体の頂上および両長側壁上、ならびに前記少なくとも１つのメサ構造体の頂上および両長側壁上にゲート材料を同時並行的に堆積するステップと
を備えた、
上記（９）に記載の方法。
（１１） さらに、
（ａ）前記少なくとも１つのフィン構造体上のゲート材料および前記少なくとも１つのメサ構造体上のゲート材料を同時並行的に平坦化するステップと、
（ｂ）前記少なくとも１つのフィン構造体上のゲート構造体および前記少なくとも１つのメサ構造体上のゲート構造体を同時並行的にパターニングするステップと、
（ｃ）前記少なくとも１つのフィン構造体上のゲート構造体および前記少なくとも１つのメサ構造体上のゲート構造体を同時並行的にエッチングするステップと、
（ｄ）前記ウェーハを酸化膜で封止し前記酸化膜を平坦化するステップと、
（ｅ）前記少なくとも１つのメサの頂上に設けられたゲート、ソース、およびドレインへの電気コンタクト、ならびに前記ウェーハ上の少なくとも１つの別のデバイス上に設けられたゲート、ソース、およびドレインへの電気コンタクトを同時並行的に形成するステップと
を備えた、
上記（１０）に記載の方法。
（１２）
（ａ）半導体基板をエッチングして頂上および側壁を備えた少なくとも１つのフィンならびに頂上および側壁を備えた少なくとも１つのメサ構造体を同時並行的に形成するステップと、
（ｂ）前記少なくとも１つのフィン上および前記少なくとも１つのメサ上にゲート構造体を同時並行的に形成するステップであって、前記ゲート構造体は前記少なくとも１つのフィン上および前記少なくとも１つのメサ上に少なくとも１つのソースおよび少なくとも１つのドレインを形成する領域を画定している、ステップと、
（ｃ）前記少なくとも１つのフィン上および前記少なくとも１つのメサ上の前記各ゲート構造体によって画定された領域にソース領域およびドレイン領域を同時並行的形成するステップと、
（ｄ）前記少なくとも１つのフィンのゲート、ソース、およびドレイン、ならびに前記少なくとも１つのメサのゲート、ソース、およびドレインへの電気コンタクト群を同時並行的に形成するステップと
を備えた、
上記（８）に記載の方法。
（１３）
前記製造するステップが、
少なくとも１つのメサの少なくとも１つの側壁上にゲート、ソース、ドレインを形成するステップと、
少なくとも１つのフィンの側壁上にゲート、ソース、ドレインを形成するステップと、
前記厚ボディ・デバイスのボディにボディ・コンタクトを形成するステップと
を備えている、
上記（１１）に記載の方法。
（１４）
少なくとも１つのメサの少なくとも１つの側壁上にゲート、ソース、ドレインを形成する前記ステップが、
前記メサの２つの側壁の各々の上にゲート、ソース、ドレインを形成するステップと、
さらにメサ・ハードマスクの頂上の形状に忠実に前記ゲートの寸法および形状を整えて２つの側壁ゲートを物理的かつ電子的に互いに接続するステップと
を備えた、
上記（１３）に記載の方法。
（１５）
前記メサ・ハードマスクの頂上にゲートを形成する前記ステップが、さらに、
前記ゲート材料および前記メサ・ハードマスクを貫通する開口をパターニングしエッチングして形成して前記電界効果トランジスタのボディを露出させるステップ
を備えている、
上記（１４）に記載の方法。
（１６）
ボディ・コンタクトを形成する前記ステップが、
前記ゲートおよび前記メサ・ハードマスクに形成された前記開口を通し前記電界効果トランジスタの露出したボディをドープするステップ
を備えている、
上記（１５）に記載の方法。
（１７）
前記ソース領域および前記ドレイン領域を形成する前記ステップが、
少なくとも１つのメサ中に十分深く前記ソース領域および前記ドレイン領域をドープして、前記メサ・ハードマスクに形成された第１の開口を通して第１の電気コンタクトが両ソースと接続し、前記メサ・ハードマスクの頂上に形成された第２の開口を通して第２の電気コンタクトが両ドレインと接続するようにするステップ
を備えている、
上記（１４）に記載の方法。
（１８） さらに、
前記メサの能動側壁から外方に伸びる部分を有するゲートを形成するステップであって、前記伸ばされたゲートは寸法および形状が調整されて端が広げられ電気コンタクトを受け入れるようにされており、前記広げられた端は埋め込み酸化膜上に存在する、ステップ
を備えた、
上記（１４）に記載の方法。
（１９）
前記メサに前記ボディ・コンタクトを形成する前記ステップが、
（ａ）能動メサ側壁の反対側のメサ側壁を通して前記メサをドープするステップと、
（ｂ）前記ドープしたメサの側壁上および前記ボディ・コンタクトの頂上にシリサイドを形成して電気コンタクトとのオーミック接続を可能にするステップと、
（ｃ）前記ボディ・コンタクト上の前記シリサイドへの電気コンタクトと、前記ゲート、ソース、ドレインへの電気コンタクトとを同時並行的に形成するステップと
を備えている、
上記（１３）に記載の方法。
（２０）
前記ゲートを形成るすステップが、
前記メサの頂上の前記ゲート材料をエッチングして前記メサの頂上を３つの領域すなわちソース、ドレイン、ボディ・コンタクトに分割するステップ
を備えている、
上記（１３）に記載の方法。
（２１）
前記ボディ・コンタクトを形成する前記ステップが、
前記メサ・ハードマスクを貫通して前記メサのボディに至る開口をパターニングしエッチングして形成するステップと、
前記メサ・ハードマスクに形成した前記開口を通してドープしてボディ・コンタクトを形成するステップと
を備えている、
上記（２０）に記載の方法。
（２２）
電気コンタクトを形成する前記ステップが、さらに、
少なくとも１つのボディ・コンタクトへの少なくとも１つの電気コンタクトを形成するステップ
を備えている、
上記（１１）に記載の方法。
（２３）
少なくとも１つの電気コンタクトを形成する前記ステップが、
前記ボディ・コンタクト形成用にドープしたメサの非能動側壁へのオーミック接続によって電気コンタクトを形成するステップ
を備えている、
上記（２２）に記載の方法。
（２４）
少なくとも１つのボディ・コンタクトへの少なくとも１つの電気コンタクトを形成する前記ステップが、
前記メサの頂上に形成された開口を通る、前記ボディ・コンタクト形成用にドープしたメサへのオーミック接続によって電気コンタクトを形成するステップ
を備えている、
上記（２２）に記載の方法。
（２５）
前記基板上の少なくとも１つのフィンおよび少なくとも１つのメサを同時並行的にパターニングしエッチングする前記ステップが、
２層ハードマスク上の前記少なくとも１つのフィンおよび前記少なくとも１つのメサをパターニングするステップと、
前記２層ハードマスクの両層を前記基板の半導体層に対して選択的にエッチングするステップと、
前記２層ハードマスクの下層を前記半導体層および上部ハードマスク層に対して選択的に化学エッチングして、下層ハードマスクのフィン厚さを最小リソグラフィ寸法未満にするステップと、
前記ハードマスクの前記上層を前記下層および前記半導体に対して選択的にエッチング除去するステップと、
前記半導体層を前記ハードマスクの前記下層に対して選択的に垂直にエッチングして、少なくとも１つのフィンと少なくとも１つのメサを形成するステップと
を備えている、
上記（１１）に記載の方法。
（２６） さらに、
（ａ）少なくとも１つのフィン型電界効果トランジスタのソース、ドレイン、ゲートと、少なくとも１つの厚ボディ・デバイスのソース、ドレイン、ゲートと、少なくとも１つの相補型デバイスのボディ・コンタクトとを同時並行的にドープして形成するステップと、
（ｂ）少なくとも１つの厚ボディ・デバイスのボディ・コンタクトと、少なくとも１つの相補型デバイスのソース、ドレイン、ゲートとを同時並行的にドープして形成するステップと
を備えた、
上記（８）に記載の方法。
（２７）
前記方法が単側壁型厚ボディ・デバイスの形成に適合しており、
（ａ）ハードマスクを装着した半導体基板ウェーハを準備するステップと、
（ｂ）前記半導体基板をパターニングして前記ウェーハ上に少なくとも１つの狭いフィン構造体および少なくとも１つの厚メサ構造体を形成するステップであって、前記フィン構造体は平行な第１の長側壁および第２の長側壁を備え、前記メサは頂上面ならびに平行な第１の長側壁および第２の長側壁を備えている、ステップと、
（ｃ）少なくとも１つのフィンおよび少なくとも１つのメサの上に下地形状に忠実にゲート材料を堆積するステップと、
（ｄ）少なくとも１つのフィン構造体上の前記第１の長側壁および前記第２の長側壁の上のゲートと、少なくとも１つのメサ構造体上の前記第１の長側壁の上のゲートとを同時並行的にパターニングするステップと、
（ｅ）少なくとも１つのフィン構造体上のゲートと、少なくとも１つのメサ構造体上のゲートとを同時並行的にエッチングするステップと、
（ｆ）少なくとも１つのフィンの少なくとも１つの長側壁上のソース領域およびドレイン領域と、
少なくとも１つのフィン上のゲートと、
少なくとも１つのメサの少なくとも１つの長側壁上のソース領域およびドレイン領域と、
少なくとも１つのメサ上のゲートと
を同時並行的にドープして形成するステップと、
（ｇ）前記第２の長側壁を通るイオン打ち込みによって、少なくとも１つのメサ中のボディ・コンタクト領域をドープして形成するステップと、
（ｈ）少なくとも１つのフィン型デバイスの半導体表面および少なくとも１つのメサ型デバイスの半導体表面の上にシリサイドを同時に形成するステップと、
（ｉ）前記ウェーハを酸化膜で封止し前記酸化膜を平坦化するステップと、
（ｊ）各フィン型デバイスおよび各メサ型デバイスのゲート領域、ソース領域、ドレイン領域、ボディ・コンタクト領域への電気コンタクト群を同時並行的に形成するステップと
を備えている、
上記（２６）に記載の方法。
（２８）
前記方法が二重側壁型電界効果トランジスタの形成に適合しており、
（ａ）シリコン・ウェーハ上の埋め込み酸化膜上の単結晶シリコン層上のＴＥＯＳ層上に窒化膜キャップ層を備えハードマスクを装着された半導体基板を準備するステップと、
（ｂ）前記窒化層およびＴＥＯＳ層を同時並行的にパターニングして、厚さが最小リソグラフィ寸法の少なくとも１つのフィン構造体と少なくとも１つのメサとのイメージを形成するステップと、
（ｃ）前記窒化膜キャップを化学的にアンダーカットすることにより、少なくとも１つのフィンの厚さおよび少なくとも１つのメサの厚さを同時並行的に狭めるステップと、
（ｄ）前記窒化膜キャップを同時並行的に剥離するステップと、
（ｅ）前記ＴＥＯＳ層のイメージを前記シリコン層にＲＩＥを用いて転写して、前記基板上に少なくとも１つのフィン構造体および少なくとも１つのメサ構造体を形成するステップであって、前記少なくとも１つのフィン構造体は並行な第１の長側壁および第２の長側壁を備え、前記少なくとも１つのメサ構造体は頂上面ならびに並行な第１の長側壁および第２の長側壁を備えている、ステップと、
（ｆ）少なくとも１つのフィン構造体の長側壁群の中央部上および頂上のゲート誘電体上、ならびに少なくとも１つのメサ構造体の長側壁群の中央部上および頂上のゲート誘電体上にゲートをそれぞれ同時並行的に形成するステップであって、前記ゲート構造体群は少なくとも１つのフィン構造体および少なくとも１つメサ構造体から外方へ伸び前記基板の前記埋め込み酸化膜上に到達している、ステップと、
（ｇ）少なくとも１つのフィン構造体の中へ、ならびに少なくとも１つのメサ構造体の第１の長側壁および第２の長側壁の中へソースおよびドレインをそれぞれ同時並行的にドープして形成するステップであって、前記少なくとも１つのフィン構造体の前記第１の長側壁上の前記ソースおよび前記ドレインは前記フィン・ゲート構造体によって分離されており、前記少なくとも１つのメサ構造体の各長側壁上の前記ソースおよび前記ドレインは前記メサ・ゲート構造体によって分離されており、ゲート群は前記ソース群およびドレイン群と同時並行的にドープして形成し、それにより少なくとも１つのフィン型電界効果トランジスタおよび少なくとも１つの厚ボディ・デバイスを形成する、ステップと、
（ｈ）少なくとも１つの厚ボディ・デバイスの頂上を通してボディ・コンタクトを形成するステップと、
（ｉ）前記ウェーハを酸化膜で封止し前記酸化膜を平坦化するステップと、
（ｊ）前記ゲート群、ソース群、ドレイン群、および少なくとも１つのボディ・コンタクトへの電気コンタクト群を同時並行的に形成するステップと
を備えている、
上記（２６）に記載の方法。
（２９）
前記方法がメサ・トップへのプレーナ型電界効果トランジスタの形成に適合しており、
（ａ）ハードマスクを装着した半導体基板ウェーハを準備するステップと、
（ｂ）前記半導体基板をパターニングして前記ウェーハ上に少なくとも１つの狭いフィン構造体および少なくとも１つの厚メサ構造体を形成するステップであって、前記フィン構造体は平行な第１の長側壁および第２の長側壁を備え、前記メサは頂上面ならびに平行な第１の長側壁および第２の長側壁を備えている、ステップと、
（ｃ）（１）少なくとも１つのフィンを遮蔽マスクで遮蔽し、
（２）前記ハードマスクを前記遮蔽マスクに対して選択にエッチングして少なくとも１つのメサの頂上から除去し、
（３）前記遮蔽マスクを剥離する
ことにより、少なくとも１つのメサの頂上を準備するステップと、
（ｄ）少なくとも１つのメサの頂上および前記フィンの長側壁群の上にゲート酸化膜を同時並行的に成長させるステップと、
（ｅ）少なくとも１つのフィン上および少なくとも１つのメサ上にゲート材料を同時並行的に堆積するステップと、
（ｆ）少なくとも１つのフィン上の前記ゲート材料および少なくとも１つのメサ上の前記ゲート材料を同時並行的に平坦化するステップと、
（ｇ）少なくとも１つのフィン上のゲート構造体および少なくとも１つのメサ上のゲート構造体を同時並行的にパターニングするステップと、
（ｈ）少なくとも１つのフィン上の前記ゲート構造体および少なくとも１つのメサ上の前記ゲート構造体を同時並行的にエッチングするステップと、
（ｉ）（１）少なくとも１つのメサの頂上のソース・ウェルおよびドレイン・ウェルと、
（２）少なくとも１つのメサの前記ゲートと、
（３）少なくとも１つのフィンの前記ソース領域および前記ドレイン領域と、
（４）少なくとも１つのフィンの前記ゲートと、
（５）相補型デバイスのボディ・コンタクトと
を同時並行的にイオン打ち込みして形成するステップと、
（ｊ）（１）少なくとも１つのメサの頂上のボディ・コンタクトと、
（２）少なくとも１つの相補型デバイス上の少なくとも１つのソース、少なくとも１つのドレイン、または少なくとも１つのゲートと
を同時並行的にイオン打ち込みして形成するステップと、
（ｋ）少なくとも１つのフィンの、露出した半導体表面上および少なくとも１つのメサの、露出した半導体表面上にシリサイドを同時並行的に形成するステップと、
（ｌ）前記ウェーハを酸化膜で封止し前記酸化膜を平坦化するステップと、
（ｍ）（１）少なくとも１つのメサの頂上のゲート、ソース、ドレイン、およびボディ・コンタクト、
（２）少なくとも１つのフィンのゲート、ソース、およびドレイン、
ならびに、
（３）前記ウェーハ上の少なくとも１つの別のデバイス上のボディ・コンタクト
への電気コンタクト群を同時並行的に形成するステップと
を備えている、
上記（２６）に記載の方法。
２００ ウェーハ
２０２ 単結晶シリコン
２０４ 埋め込み酸化膜
２０６ 窒化膜
２０８ ハードマスク
３０６ ゲート酸化膜
４０２ ゲート材料
４０４ ゲート・ハードマスク
６０２ イオン打ち込みレジスト・マスク
６０４ ゲート材料の一部
６０６ ソース
６０７ ドレイン
７０２ イオン打ち込みレジスト・マスク
７０８ Ｐ＋ゲート材料
７１０ ボディ・コンタクト
８０５ 側壁スペーサ
９０４ 酸化膜
９０２ 電気コンタクト
９０３ 電気コンタクト
１００２ 電気コンタクト
１００４ 電気コンタクト
１１５２ 電気コンタクト
１１５４ 電気コンタクト
１２０２ 遮蔽マスク
１３０１ メサ
１３０３ フィン
１３０４ ゲート酸化膜
１４０２ ゲート材料
１５０２ ゲート
１５０４ ゲート
１５０６ ドレイン領域
１５０８ 側面
１６５０ 酸化膜
１６０１ 電気コンタクト
１６０２ 電気コンタクト
１６０３ 電気コンタクト
１６０４ 電気コンタクト
１６０７ 電気コンタクト
１６０９ 電気コンタクト
１８００ ボディ・コンタクト
１８０１ 薄構造体
１８０２ 厚構造体
１８１０ 電気コンタクト
２２０２ ゲート材料
２２０４ ゲート酸化膜
２３０２ 酸化膜
２３０４ 電気コンタクト
２３０６ 電気コンタクト
２３０７ 電気コンタクト
２３０８ 電気コンタクト
２３１０ 電気コンタクト
２３１２ 電気コンタクト
２３１３ 電気コンタクト
２３１４ 電気コンタクト
２０２ 単結晶シリコン
２０４ 埋め込み酸化膜
２０６ 窒化膜
２０８ ハードマスク
３０６ ゲート酸化膜
４０２ ゲート材料
４０４ ゲート・ハードマスク
６０２ イオン打ち込みレジスト・マスク
６０４ ゲート材料の一部
６０６ ソース
６０７ ドレイン
７０２ イオン打ち込みレジスト・マスク
７０８ Ｐ＋ゲート材料
７１０ ボディ・コンタクト
８０５ 側壁スペーサ
９０４ 酸化膜
９０２ 電気コンタクト
９０３ 電気コンタクト
１００２ 電気コンタクト
１００４ 電気コンタクト
１１５２ 電気コンタクト
１１５４ 電気コンタクト
１２０２ 遮蔽マスク
１３０１ メサ
１３０３ フィン
１３０４ ゲート酸化膜
１４０２ ゲート材料
１５０２ ゲート
１５０４ ゲート
１５０６ ドレイン領域
１５０８ 側面
１６５０ 酸化膜
１６０１ 電気コンタクト
１６０２ 電気コンタクト
１６０３ 電気コンタクト
１６０４ 電気コンタクト
１６０７ 電気コンタクト
１６０９ 電気コンタクト
１８００ ボディ・コンタクト
１８０１ 薄構造体
１８０２ 厚構造体
１８１０ 電気コンタクト
２２０２ ゲート材料
２２０４ ゲート酸化膜
２３０２ 酸化膜
２３０４ 電気コンタクト
２３０６ 電気コンタクト
２３０７ 電気コンタクト
２３０８ 電気コンタクト
２３１０ 電気コンタクト
２３１２ 電気コンタクト
２３１３ 電気コンタクト
２３１４ 電気コンタクト
Claims (29)
- 少なくとも１つのフィン型電界効果トランジスタと少なくとも１つの厚ボディ・デバイスとを備えた集積回路チップであって、
前記少なくとも１つのフィン型電界効果トランジスタと前記少なくとも１つの厚ボディ・デバイスとが同時並行的に形成されている、
集積回路チップ。 - 前記少なくとも１つの厚ボディ・デバイスがボディ・コンタクトを備えた厚ボディ・デバイスから成る、
請求項１に記載の集積回路チップ。 - 前記厚ボディ・デバイスが半導体メサの第１の側壁上に垂直方向に縮小した電界効果トランジスタを備え、
前記ボディ・コンタクトが前記半導体メサの反対側の第２の側壁を通してドープされた、前記メサの一部を有する、
請求項２に記載の集積回路チップ。 - 前記厚ボディ・デバイスが、
半導体メサの第１の側壁に設けられ垂直方向に縮小した第１の電界効果トランジスタと、
前記半導体メサの反対側の第２の側壁に設けられ垂直方向に縮小した第２の電界効果トランジスタであって、そのソース、ドレイン、ゲートが前記第１の電界効果トランジスタと位置合わせされた第２の電界効果トランジスタと、
前記２つのソースと前記２つのドレインとの間の半導体の表面に設けられたボディ・コンタクトと
備えている
請求項２に記載の集積回路チップ。 - 前記少なくとも１つの厚ボディ・デバイスが半導体メサの表面にプレーナ型電界効果トランジスタを備えている、
請求項２に記載の集積回路チップ。 - 前記少なくとも１つの厚ボディ・デバイスが半導体メサの表面にプレーナ型電界効果トランジスタを備えている、
請求項１に記載の集積回路チップ。 - 前記少なくとも１つの厚ボディ・デバイスが、同時並行的に形成された異なる種類の厚ボディ・デバイスを含む複数の厚ボディ・デバイスを備えている、
請求項１に記載の集積回路チップ。 - 少なくとも１つのフィン型電界効果トランジスタと少なくとも１つの厚ボディ・デバイスとを備えた集積回路チップを製造する方法であって、
前記方法は、
１つのマスクと該マスクに付随する１つのプロセスを用い、前記少なくとも１つのフィン型電界効果トランジスタおよび前記少なくとも１つの厚ボディ・デバイスを同時並行的に形成する少なくとも１つのステップ
を備えている、
方法。 - さらに、
ハードマスクを装着した半導体基板ウェーハを準備するステップと、
前記半導体基板をパターニングして前記ウェーハ上に少なくとも１つの狭いフィン構造体および少なくとも１つの厚メサ構造体を形成するステップであって、前記フィン構造体は平行な第１の長側壁および第２の長側壁を備え、前記メサは頂上面ならびに平行な第３の長側壁および第４の長側壁を備えている、ステップと
を備えた、
請求項８に記載の方法。 - さらに、
（ａ）前記少なくとも１つのフィン構造体を遮蔽マスクで遮蔽するステップと、
（ｂ）前記少なくとも１つのメサ構造体の頂上から前記ハードマスクを、前記遮蔽マスクに対して選択的にエッチング除去するステップと、
（ｃ）前記遮蔽マスクを剥離するステップと、
（ｄ）前記少なくとも１つのメサの頂上、ならびに前記フィン構造体の第１の長側壁および前記フィン構造体の第２の長側壁のうちの一方の上にソース領域およびドレイン領域を同時並行的にイオン打ち込みして形成するステップと、
（ｅ）前記少なくとも１つのメサの頂上、および前記フィン構造体の前記両長側壁の上にゲート酸化膜を同時並行的に成長させるステップと、
（ｆ）前記少なくとも１つのフィン構造体の頂上および両長側壁上、ならびに前記少なくとも１つのメサ構造体の頂上および両長側壁上にゲート材料を同時並行的に堆積するステップと
を備えた、
請求項９に記載の方法。 - さらに、
（ａ）前記少なくとも１つのフィン構造体上のゲート材料および前記少なくとも１つのメサ構造体上のゲート材料を同時並行的に平坦化するステップと、
（ｂ）前記少なくとも１つのフィン構造体上のゲート構造体および前記少なくとも１つのメサ構造体上のゲート構造体を同時並行的にパターニングするステップと、
（ｃ）前記少なくとも１つのフィン構造体上のゲート構造体および前記少なくとも１つのメサ構造体上のゲート構造体を同時並行的にエッチングするステップと、
（ｄ）前記ウェーハを酸化膜で封止し前記酸化膜を平坦化するステップと、
（ｅ）前記少なくとも１つのメサの頂上に設けられたゲート、ソース、およびドレインへの電気コンタクト、ならびに前記ウェーハ上の少なくとも１つの別のデバイス上に設けられたゲート、ソース、およびドレインへの電気コンタクトを同時並行的に形成するステップと
を備えた、
請求項１０に記載の方法。 - （ａ）半導体基板をエッチングして頂上および側壁を備えた少なくとも１つのフィンならびに頂上および側壁を備えた少なくとも１つのメサ構造体を同時並行的に形成するステップと、
（ｂ）前記少なくとも１つのフィン上および前記少なくとも１つのメサ上にゲート構造体を同時並行的に形成するステップであって、前記ゲート構造体は前記少なくとも１つのフィン上および前記少なくとも１つのメサ上に少なくとも１つのソースおよび少なくとも１つのドレインを形成する領域を画定している、ステップと、
（ｃ）前記少なくとも１つのフィン上および前記少なくとも１つのメサ上の前記各ゲート構造体によって画定された領域にソース領域およびドレイン領域を同時並行的形成するステップと、
（ｄ）前記少なくとも１つのフィンのゲート、ソース、およびドレイン、ならびに前記少なくとも１つのメサのゲート、ソース、およびドレインへの電気コンタクト群を同時並行的に形成するステップと
を備えた、
請求項８に記載の方法。 - 前記製造するステップが、
少なくとも１つのメサの少なくとも１つの側壁上にゲート、ソース、ドレインを形成するステップと、
少なくとも１つのフィンの側壁上にゲート、ソース、ドレインを形成するステップと、
前記厚ボディ・デバイスのボディにボディ・コンタクトを形成するステップと
を備えている、
請求項１１に記載の方法。 - 少なくとも１つのメサの少なくとも１つの側壁上にゲート、ソース、ドレインを形成する前記ステップが、
前記メサの２つの側壁の各々の上にゲート、ソース、ドレインを形成するステップと、
さらにメサ・ハードマスクの頂上の形状に忠実に前記ゲートの寸法および形状を整えて２つの側壁ゲートを物理的かつ電子的に互いに接続するステップと
を備えた、
請求項１３に記載の方法。 - 前記メサ・ハードマスクの頂上にゲートを形成する前記ステップが、さらに、
前記ゲート材料および前記メサ・ハードマスクを貫通する開口をパターニングしエッチングして形成して前記電界効果トランジスタのボディを露出させるステップ
を備えている、
請求項１４に記載の方法。 - ボディ・コンタクトを形成する前記ステップが、
前記ゲートおよび前記メサ・ハードマスクに形成された前記開口を通し前記電界効果トランジスタの露出したボディをドープするステップ
を備えている、
請求項１５に記載の方法。 - 前記ソース領域および前記ドレイン領域を形成する前記ステップが、
少なくとも１つのメサ中に十分深く前記ソース領域および前記ドレイン領域をドープして、前記メサ・ハードマスクに形成された第１の開口を通して第１の電気コンタクトが両ソースと接続し、前記メサ・ハードマスクの頂上に形成された第２の開口を通して第２の電気コンタクトが両ドレインと接続するようにするステップ
を備えている、
請求項１４に記載の方法。 - さらに、
前記メサの能動側壁から外方に伸びる部分を有するゲートを形成するステップであって、前記伸ばされたゲートは寸法および形状が調整されて端が広げられ電気コンタクトを受け入れるようにされており、前記広げられた端は埋め込み酸化膜上に存在する、ステップ
を備えた、
請求項１４に記載の方法。 - 前記メサに前記ボディ・コンタクトを形成する前記ステップが、
（ａ）能動メサ側壁の反対側のメサ側壁を通して前記メサをドープするステップと、
（ｂ）前記ドープしたメサの側壁上および前記ボディ・コンタクトの頂上にシリサイドを形成して電気コンタクトとのオーミック接続を可能にするステップと、
（ｃ）前記ボディ・コンタクト上の前記シリサイドへの電気コンタクトと、前記ゲート、ソース、ドレインへの電気コンタクトとを同時並行的に形成するステップと
を備えている、
請求項１３に記載の方法。 - 前記ゲートを形成るすステップが、
前記メサの頂上の前記ゲート材料をエッチングして前記メサの頂上を３つの領域すなわちソース、ドレイン、ボディ・コンタクトに分割するステップ
を備えている、
請求項１３に記載の方法。 - 前記ボディ・コンタクトを形成する前記ステップが、
前記メサ・ハードマスクを貫通して前記メサのボディに至る開口をパターニングしエッチングして形成するステップと、
前記メサ・ハードマスクに形成した前記開口を通してドープしてボディ・コンタクトを形成するステップと
を備えている、
請求項２０に記載の方法。 - 電気コンタクトを形成する前記ステップが、さらに、
少なくとも１つのボディ・コンタクトへの少なくとも１つの電気コンタクトを形成するステップ
を備えている、
請求項１１に記載の方法。 - 少なくとも１つの電気コンタクトを形成する前記ステップが、
前記ボディ・コンタクト形成用にドープしたメサの非能動側壁へのオーミック接続によって電気コンタクトを形成するステップ
を備えている、
請求項２２に記載の方法。 - 少なくとも１つのボディ・コンタクトへの少なくとも１つの電気コンタクトを形成する前記ステップが、
前記メサの頂上に形成された開口を通る、前記ボディ・コンタクト形成用にドープしたメサへのオーミック接続によって電気コンタクトを形成するステップ
を備えている、
請求項２２に記載の方法。 - 前記基板上の少なくとも１つのフィンおよび少なくとも１つのメサを同時並行的にパターニングしエッチングする前記ステップが、
２層ハードマスク上の前記少なくとも１つのフィンおよび前記少なくとも１つのメサをパターニングするステップと、
前記２層ハードマスクの両層を前記基板の半導体層に対して選択的にエッチングするステップと、
前記２層ハードマスクの下層を前記半導体層および上部ハードマスク層に対して選択的に化学エッチングして、下層ハードマスクのフィン厚さを最小リソグラフィ寸法未満にするステップと、
前記ハードマスクの前記上層を前記下層および前記半導体に対して選択的にエッチング除去するステップと、
前記半導体層を前記ハードマスクの前記下層に対して選択的に垂直にエッチングして、少なくとも１つのフィンと少なくとも１つのメサを形成するステップと
を備えている、
請求項１１に記載の方法。 - さらに、
（ａ）少なくとも１つのフィン型電界効果トランジスタのソース、ドレイン、ゲートと、少なくとも１つの厚ボディ・デバイスのソース、ドレイン、ゲートと、少なくとも１つの相補型デバイスのボディ・コンタクトとを同時並行的にドープして形成するステップと、
（ｂ）少なくとも１つの厚ボディ・デバイスのボディ・コンタクトと、少なくとも１つの相補型デバイスのソース、ドレイン、ゲートとを同時並行的にドープして形成するステップと
を備えた、
請求項８に記載の方法。 - 前記方法が単側壁型厚ボディ・デバイスの形成に適合しており、
（ａ）ハードマスクを装着した半導体基板ウェーハを準備するステップと、
（ｂ）前記半導体基板をパターニングして前記ウェーハ上に少なくとも１つの狭いフィン構造体および少なくとも１つの厚メサ構造体を形成するステップであって、前記フィン構造体は平行な第１の長側壁および第２の長側壁を備え、前記メサは頂上面ならびに平行な第１の長側壁および第２の長側壁を備えている、ステップと、
（ｃ）少なくとも１つのフィンおよび少なくとも１つのメサの上に下地形状に忠実にゲート材料を堆積するステップと、
（ｄ）少なくとも１つのフィン構造体上の前記第１の長側壁および前記第２の長側壁の上のゲートと、少なくとも１つのメサ構造体上の前記第１の長側壁の上のゲートとを同時並行的にパターニングするステップと、
（ｅ）少なくとも１つのフィン構造体上のゲートと、少なくとも１つのメサ構造体上のゲートとを同時並行的にエッチングするステップと、
（ｆ）少なくとも１つのフィンの少なくとも１つの長側壁上のソース領域およびドレイン領域と、
少なくとも１つのフィン上のゲートと、
少なくとも１つのメサの少なくとも１つの長側壁上のソース領域およびドレイン領域と、
少なくとも１つのメサ上のゲートと
を同時並行的にドープして形成するステップと、
（ｇ）前記第２の長側壁を通るイオン打ち込みによって、少なくとも１つのメサ中のボディ・コンタクト領域をドープして形成するステップと、
（ｈ）少なくとも１つのフィン型デバイスの半導体表面および少なくとも１つのメサ型デバイスの半導体表面の上にシリサイドを同時に形成するステップと、
（ｉ）前記ウェーハを酸化膜で封止し前記酸化膜を平坦化するステップと、
（ｊ）各フィン型デバイスおよび各メサ型デバイスのゲート領域、ソース領域、ドレイン領域、ボディ・コンタクト領域への電気コンタクト群を同時並行的に形成するステップと
を備えている、
請求項２６に記載の方法。 - 前記方法が二重側壁型電界効果トランジスタの形成に適合しており、
（ａ）シリコン・ウェーハ上の埋め込み酸化膜上の単結晶シリコン層上のＴＥＯＳ層上に窒化膜キャップ層を備えハードマスクを装着された半導体基板を準備するステップと、
（ｂ）前記窒化層およびＴＥＯＳ層を同時並行的にパターニングして、厚さが最小リソグラフィ寸法の少なくとも１つのフィン構造体と少なくとも１つのメサとのイメージを形成するステップと、
（ｃ）前記窒化膜キャップを化学的にアンダーカットすることにより、少なくとも１つのフィンの厚さおよび少なくとも１つのメサの厚さを同時並行的に狭めるステップと、
（ｄ）前記窒化膜キャップを同時並行的に剥離するステップと、
（ｅ）前記ＴＥＯＳ層のイメージを前記シリコン層にＲＩＥを用いて転写して、前記基板上に少なくとも１つのフィン構造体および少なくとも１つのメサ構造体を形成するステップであって、前記少なくとも１つのフィン構造体は並行な第１の長側壁および第２の長側壁を備え、前記少なくとも１つのメサ構造体は頂上面ならびに並行な第１の長側壁および第２の長側壁を備えている、ステップと、
（ｆ）少なくとも１つのフィン構造体の長側壁群の中央部上および頂上のゲート誘電体上、ならびに少なくとも１つのメサ構造体の長側壁群の中央部上および頂上のゲート誘電体上にゲートをそれぞれ同時並行的に形成するステップであって、前記ゲート構造体群は少なくとも１つのフィン構造体および少なくとも１つメサ構造体から外方へ伸び前記基板の前記埋め込み酸化膜上に到達している、ステップと、
（ｇ）少なくとも１つのフィン構造体の中へ、ならびに少なくとも１つのメサ構造体の第１の長側壁および第２の長側壁の中へソースおよびドレインをそれぞれ同時並行的にドープして形成するステップであって、前記少なくとも１つのフィン構造体の前記第１の長側壁上の前記ソースおよび前記ドレインは前記フィン・ゲート構造体によって分離されており、前記少なくとも１つのメサ構造体の各長側壁上の前記ソースおよび前記ドレインは前記メサ・ゲート構造体によって分離されており、ゲート群は前記ソース群およびドレイン群と同時並行的にドープして形成し、それにより少なくとも１つのフィン型電界効果トランジスタおよび少なくとも１つの厚ボディ・デバイスを形成する、ステップと、
（ｈ）少なくとも１つの厚ボディ・デバイスの頂上を通してボディ・コンタクトを形成するステップと、
（ｉ）前記ウェーハを酸化膜で封止し前記酸化膜を平坦化するステップと、
（ｊ）前記ゲート群、ソース群、ドレイン群、および少なくとも１つのボディ・コンタクトへの電気コンタクト群を同時並行的に形成するステップと
を備えている、
請求項２６に記載の方法。 - 前記方法がメサ・トップへのプレーナ型電界効果トランジスタの形成に適合しており、
（ａ）ハードマスクを装着した半導体基板ウェーハを準備するステップと、
（ｂ）前記半導体基板をパターニングして前記ウェーハ上に少なくとも１つの狭いフィン構造体および少なくとも１つの厚メサ構造体を形成するステップであって、前記フィン構造体は平行な第１の長側壁および第２の長側壁を備え、前記メサは頂上面ならびに平行な第１の長側壁および第２の長側壁を備えている、ステップと、
（ｃ）（１）少なくとも１つのフィンを遮蔽マスクで遮蔽し、
（２）前記ハードマスクを前記遮蔽マスクに対して選択にエッチングして少なくとも１つのメサの頂上から除去し、
（３）前記遮蔽マスクを剥離する
ことにより、少なくとも１つのメサの頂上を準備するステップと、
（ｄ）少なくとも１つのメサの頂上および前記フィンの長側壁群の上にゲート酸化膜を同時並行的に成長させるステップと、
（ｅ）少なくとも１つのフィン上および少なくとも１つのメサ上にゲート材料を同時並行的に堆積するステップと、
（ｆ）少なくとも１つのフィン上の前記ゲート材料および少なくとも１つのメサ上の前記ゲート材料を同時並行的に平坦化するステップと、
（ｇ）少なくとも１つのフィン上のゲート構造体および少なくとも１つのメサ上のゲート構造体を同時並行的にパターニングするステップと、
（ｈ）少なくとも１つのフィン上の前記ゲート構造体および少なくとも１つのメサ上の前記ゲート構造体を同時並行的にエッチングするステップと、
（ｉ）（１）少なくとも１つのメサの頂上のソース・ウェルおよびドレイン・ウェルと、
（２）少なくとも１つのメサの前記ゲートと、
（３）少なくとも１つのフィンの前記ソース領域および前記ドレイン領域と、
（４）少なくとも１つのフィンの前記ゲートと、
（５）相補型デバイスのボディ・コンタクトと
を同時並行的にイオン打ち込みして形成するステップと、
（ｊ）（１）少なくとも１つのメサの頂上のボディ・コンタクトと、
（２）少なくとも１つの相補型デバイス上の少なくとも１つのソース、少なくとも１つのドレイン、または少なくとも１つのゲートと
を同時並行的にイオン打ち込みして形成するステップと、
（ｋ）少なくとも１つのフィンの、露出した半導体表面上および少なくとも１つのメサの、露出した半導体表面上にシリサイドを同時並行的に形成するステップと、
（ｌ）前記ウェーハを酸化膜で封止し前記酸化膜を平坦化するステップと、
（ｍ）（１）少なくとも１つのメサの頂上のゲート、ソース、ドレイン、およびボディ・コンタクト、
（２）少なくとも１つのフィンのゲート、ソース、およびドレイン、
ならびに、
（３）前記ウェーハ上の少なくとも１つの別のデバイス上のボディ・コンタクト
への電気コンタクト群を同時並行的に形成するステップと
を備えている、
請求項２６に記載の方法。
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|---|---|---|---|
| US10/227,995 US7163851B2 (en) | 2002-08-26 | 2002-08-26 | Concurrent Fin-FET and thick-body device fabrication |
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| Publication Number | Publication Date |
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|---|---|
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Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6911383B2 (en) * | 2003-06-26 | 2005-06-28 | International Business Machines Corporation | Hybrid planar and finFET CMOS devices |
| JP2006279010A (ja) * | 2005-03-25 | 2006-10-12 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2007123555A (ja) * | 2005-10-28 | 2007-05-17 | Hitachi Displays Ltd | 画像表示装置及びその製造方法 |
| JP2007533121A (ja) * | 2004-03-18 | 2007-11-15 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 複数誘電体のｆｉｎｆｅｔ構造および方法 |
| JP2007535153A (ja) * | 2004-04-27 | 2007-11-29 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Ｆｉｎ電界効果トランジスタの配列及びＦｉｎ電界効果トランジスタの配列の形成方法 |
| JP2007324530A (ja) * | 2006-06-05 | 2007-12-13 | Oki Electric Ind Co Ltd | 半導体装置 |
| US7501674B2 (en) | 2004-10-19 | 2009-03-10 | Samsung Electronics Co., Ltd. | Semiconductor device having fin transistor and planar transistor and associated methods of manufacture |
| US7534669B2 (en) | 2004-01-28 | 2009-05-19 | International Business Machines Corporation | Method and structure to create multiple device widths in FinFET technology in both bulk and SOI |
| JP2009123762A (ja) * | 2007-11-12 | 2009-06-04 | Sharp Corp | 半導体記憶装置およびその製造方法 |
| KR100900831B1 (ko) | 2004-09-29 | 2009-06-04 | 인텔 코포레이션 | 반도체 트랜지스터 제조 방법 |
| JP2009123760A (ja) * | 2007-11-12 | 2009-06-04 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2009158711A (ja) * | 2007-12-26 | 2009-07-16 | Toshiba Corp | 半導体装置 |
| US7754546B2 (en) | 2006-10-20 | 2010-07-13 | Oki Semiconductor Co., Ltd. | Semiconductor device manufacturing method and semiconductor device using the same |
| US7804127B2 (en) | 2007-08-16 | 2010-09-28 | Oki Electric Industry Co., Ltd. | Semiconductor non-volatile memory having semiconductor non-volatile memory cell with electric charge accumulation layer, and method of producing the same |
| JP2010258124A (ja) * | 2009-04-23 | 2010-11-11 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
Families Citing this family (68)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
| DE10241170A1 (de) * | 2002-09-05 | 2004-03-18 | Infineon Technologies Ag | Hochdichter NROM-FINFET |
| US6800885B1 (en) * | 2003-03-12 | 2004-10-05 | Advance Micro Devices, Inc. | Asymmetrical double gate or all-around gate MOSFET devices and methods for making same |
| WO2004084292A1 (en) * | 2003-03-20 | 2004-09-30 | Matsushita Electric Industrial Co., Ltd. | Finfet-type semiconductor device and method for fabricating the same |
| US6855602B2 (en) * | 2003-03-27 | 2005-02-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a box shaped polygate |
| US20040266115A1 (en) * | 2003-06-25 | 2004-12-30 | Bor-Wen Chan | Method of making a gate electrode on a semiconductor device |
| US7456476B2 (en) | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| US6909151B2 (en) | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
| JPWO2005022637A1 (ja) * | 2003-08-28 | 2007-11-01 | 日本電気株式会社 | フィン型電界効果トランジスタを有する半導体装置 |
| US20050062088A1 (en) * | 2003-09-22 | 2005-03-24 | Texas Instruments Incorporated | Multi-gate one-transistor dynamic random access memory |
| US7105390B2 (en) * | 2003-12-30 | 2006-09-12 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| US7624192B2 (en) * | 2003-12-30 | 2009-11-24 | Microsoft Corporation | Framework for user interaction with multiple network devices |
| US7268058B2 (en) * | 2004-01-16 | 2007-09-11 | Intel Corporation | Tri-gate transistors and methods to fabricate same |
| US7154118B2 (en) * | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
| US7078723B2 (en) * | 2004-04-06 | 2006-07-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Microelectronic device with depth adjustable sill |
| US20050230763A1 (en) * | 2004-04-15 | 2005-10-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing a microelectronic device with electrode perturbing sill |
| US7579280B2 (en) * | 2004-06-01 | 2009-08-25 | Intel Corporation | Method of patterning a film |
| US7042009B2 (en) * | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
| WO2006006438A1 (ja) * | 2004-07-12 | 2006-01-19 | Nec Corporation | 半導体装置及びその製造方法 |
| US7348284B2 (en) | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
| US6969659B1 (en) | 2004-08-12 | 2005-11-29 | International Business Machines Corporation | FinFETs (Fin Field Effect Transistors) |
| US7071064B2 (en) * | 2004-09-23 | 2006-07-04 | Intel Corporation | U-gate transistors and methods of fabrication |
| US7332439B2 (en) * | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
| US7361958B2 (en) * | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| US20060086977A1 (en) * | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
| US7193279B2 (en) * | 2005-01-18 | 2007-03-20 | Intel Corporation | Non-planar MOS structure with a strained channel region |
| US20060177977A1 (en) * | 2005-02-08 | 2006-08-10 | The Hong Kong University Of Science And Technology | Method for patterning fins and gates in a FinFET device using trimmed hard-mask capped with imaging layer |
| US7518196B2 (en) | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| US20060202266A1 (en) * | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
| US7858481B2 (en) * | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
| US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
| US20070001231A1 (en) * | 2005-06-29 | 2007-01-04 | Amberwave Systems Corporation | Material systems for dielectrics and metal electrodes |
| US7432139B2 (en) * | 2005-06-29 | 2008-10-07 | Amberwave Systems Corp. | Methods for forming dielectrics and metal electrodes |
| US7279375B2 (en) * | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
| KR100673144B1 (ko) * | 2005-07-15 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 및 그 형성방법 |
| US7288802B2 (en) * | 2005-07-27 | 2007-10-30 | International Business Machines Corporation | Virtual body-contacted trigate |
| US7402875B2 (en) * | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
| US20070090416A1 (en) * | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
| US7479421B2 (en) * | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
| US20070090408A1 (en) * | 2005-09-29 | 2007-04-26 | Amlan Majumdar | Narrow-body multiple-gate FET with dominant body transistor for high performance |
| US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| US7968394B2 (en) * | 2005-12-16 | 2011-06-28 | Freescale Semiconductor, Inc. | Transistor with immersed contacts and methods of forming thereof |
| US7396711B2 (en) * | 2005-12-27 | 2008-07-08 | Intel Corporation | Method of fabricating a multi-cornered film |
| US20070152266A1 (en) * | 2005-12-29 | 2007-07-05 | Intel Corporation | Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| US7646046B2 (en) * | 2006-11-14 | 2010-01-12 | Infineon Technologies Ag | Field effect transistor with a fin structure |
| US20080157225A1 (en) * | 2006-12-29 | 2008-07-03 | Suman Datta | SRAM and logic transistors with variable height multi-gate transistor architecture |
| US7452758B2 (en) * | 2007-03-14 | 2008-11-18 | International Business Machines Corporation | Process for making FinFET device with body contact and buried oxide junction isolation |
| FR2917896B1 (fr) * | 2007-06-21 | 2009-11-06 | Commissariat Energie Atomique | Transistor a effet de champ a contacts electriques alternes. |
| US20090001426A1 (en) * | 2007-06-29 | 2009-01-01 | Kangguo Cheng | Integrated Fin-Local Interconnect Structure |
| US20090007036A1 (en) * | 2007-06-29 | 2009-01-01 | International Business Machines Corporation | Integrated Fin-Local Interconnect Structure |
| US7859044B2 (en) * | 2007-07-24 | 2010-12-28 | International Business Machines Corporation | Partially gated FINFET with gate dielectric on only one sidewall |
| US7927938B2 (en) * | 2007-11-19 | 2011-04-19 | Micron Technology, Inc. | Fin-JFET |
| EP2070533B1 (en) * | 2007-12-11 | 2014-05-07 | Apoteknos Para La Piel, s.l. | Use of a compound derived from P-hydroxyphenyl propionic acid for the treatment of psoriasis |
| US7902000B2 (en) * | 2008-06-04 | 2011-03-08 | International Business Machines Corporation | MugFET with stub source and drain regions |
| US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
| US8227867B2 (en) | 2008-12-23 | 2012-07-24 | International Business Machines Corporation | Body contacted hybrid surface semiconductor-on-insulator devices |
| US8174055B2 (en) * | 2010-02-17 | 2012-05-08 | Globalfoundries Inc. | Formation of FinFET gate spacer |
| CN104103517B (zh) * | 2013-04-08 | 2017-03-29 | 中国科学院微电子研究所 | FinFET及其制造方法 |
| US8957478B2 (en) | 2013-06-24 | 2015-02-17 | International Business Machines Corporation | Semiconductor device including source/drain formed on bulk and gate channel formed on oxide layer |
| US9524902B2 (en) * | 2013-12-12 | 2016-12-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming integrated circuit with conductive line having line-ends |
| US9281303B2 (en) | 2014-05-28 | 2016-03-08 | International Business Machines Corporation | Electrostatic discharge devices and methods of manufacture |
| KR102352154B1 (ko) | 2015-03-03 | 2022-01-17 | 삼성전자주식회사 | 집적회로 소자 |
| KR102269415B1 (ko) | 2015-03-16 | 2021-06-24 | 삼성전자주식회사 | 반도체 장치 |
| FR3038775A1 (fr) | 2015-07-09 | 2017-01-13 | St Microelectronics Sa | Prise de contact substrat pour un transistor mos dans un substrat soi, en particulier fdsoi |
| US10096708B2 (en) | 2016-03-30 | 2018-10-09 | Stmicroelectronics Sa | Enhanced substrate contact for MOS transistor in an SOI substrate, in particular an FDSOI substrate |
| FR3053834B1 (fr) * | 2016-07-05 | 2020-06-12 | Stmicroelectronics Sa | Structure de transistor |
| US10340364B2 (en) | 2017-11-14 | 2019-07-02 | International Business Machines Corporation | H-shaped VFET with increased current drivability |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4057824A (en) | 1976-04-30 | 1977-11-08 | Rca Corporation | P+ Silicon integrated circuit interconnection lines |
| JPH0214578A (ja) * | 1988-07-01 | 1990-01-18 | Fujitsu Ltd | 半導体装置 |
| US5498882A (en) | 1994-03-16 | 1996-03-12 | Texas Instruments Incorporated | Efficient control of the body voltage of a field effect transistor |
| JP3745392B2 (ja) * | 1994-05-26 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5587604A (en) | 1994-09-22 | 1996-12-24 | International Business Machines Corporation | Contacted body silicon-on-insulator field effect transistor |
| US5684319A (en) | 1995-08-24 | 1997-11-04 | National Semiconductor Corporation | Self-aligned source and body contact structure for high performance DMOS transistors and method of fabricating same |
| US5767549A (en) * | 1996-07-03 | 1998-06-16 | International Business Machines Corporation | SOI CMOS structure |
| JP2870635B2 (ja) | 1997-04-17 | 1999-03-17 | 日本電気株式会社 | 半導体装置 |
| JPH1117000A (ja) | 1997-06-27 | 1999-01-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6069390A (en) * | 1998-01-15 | 2000-05-30 | International Business Machines Corporation | Semiconductor integrated circuits with mesas |
| US6020239A (en) | 1998-01-28 | 2000-02-01 | International Business Machines Corporation | Pillar transistor incorporating a body contact |
| US6207985B1 (en) | 1998-02-02 | 2001-03-27 | Texas Instruments Incorporated | DRAM memory cell and array having pass transistors with surrounding gate |
| US6097065A (en) * | 1998-03-30 | 2000-08-01 | Micron Technology, Inc. | Circuits and methods for dual-gated transistors |
| US6252284B1 (en) * | 1999-12-09 | 2001-06-26 | International Business Machines Corporation | Planarized silicon fin device |
| US6413802B1 (en) * | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
| US6300182B1 (en) * | 2000-12-11 | 2001-10-09 | Advanced Micro Devices, Inc. | Field effect transistor having dual gates with asymmetrical doping for reduced threshold voltage |
| US6870225B2 (en) * | 2001-11-02 | 2005-03-22 | International Business Machines Corporation | Transistor structure with thick recessed source/drain structures and fabrication process of same |
| US6995412B2 (en) * | 2002-04-12 | 2006-02-07 | International Business Machines Corporation | Integrated circuit with capacitors having a fin structure |
| US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
-
2002
- 2002-08-26 US US10/227,995 patent/US7163851B2/en not_active Expired - Lifetime
-
2003
- 2003-08-05 JP JP2003287197A patent/JP3935869B2/ja not_active Expired - Lifetime
-
2006
- 2006-07-05 US US11/481,120 patent/US7473970B2/en not_active Expired - Lifetime
-
2009
- 2009-01-05 US US12/348,344 patent/US7872310B2/en not_active Expired - Lifetime
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7250658B2 (en) | 2003-06-26 | 2007-07-31 | International Business Machines Corporation | Hybrid planar and FinFET CMOS devices |
| US6911383B2 (en) * | 2003-06-26 | 2005-06-28 | International Business Machines Corporation | Hybrid planar and finFET CMOS devices |
| US7534669B2 (en) | 2004-01-28 | 2009-05-19 | International Business Machines Corporation | Method and structure to create multiple device widths in FinFET technology in both bulk and SOI |
| JP2007533121A (ja) * | 2004-03-18 | 2007-11-15 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 複数誘電体のｆｉｎｆｅｔ構造および方法 |
| JP2007535153A (ja) * | 2004-04-27 | 2007-11-29 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Ｆｉｎ電界効果トランジスタの配列及びＦｉｎ電界効果トランジスタの配列の形成方法 |
| KR100900831B1 (ko) | 2004-09-29 | 2009-06-04 | 인텔 코포레이션 | 반도체 트랜지스터 제조 방법 |
| US7501674B2 (en) | 2004-10-19 | 2009-03-10 | Samsung Electronics Co., Ltd. | Semiconductor device having fin transistor and planar transistor and associated methods of manufacture |
| JP2006279010A (ja) * | 2005-03-25 | 2006-10-12 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2007123555A (ja) * | 2005-10-28 | 2007-05-17 | Hitachi Displays Ltd | 画像表示装置及びその製造方法 |
| JP2007324530A (ja) * | 2006-06-05 | 2007-12-13 | Oki Electric Ind Co Ltd | 半導体装置 |
| US7754546B2 (en) | 2006-10-20 | 2010-07-13 | Oki Semiconductor Co., Ltd. | Semiconductor device manufacturing method and semiconductor device using the same |
| US7804127B2 (en) | 2007-08-16 | 2010-09-28 | Oki Electric Industry Co., Ltd. | Semiconductor non-volatile memory having semiconductor non-volatile memory cell with electric charge accumulation layer, and method of producing the same |
| JP2009123762A (ja) * | 2007-11-12 | 2009-06-04 | Sharp Corp | 半導体記憶装置およびその製造方法 |
| JP2009123760A (ja) * | 2007-11-12 | 2009-06-04 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2009158711A (ja) * | 2007-12-26 | 2009-07-16 | Toshiba Corp | 半導体装置 |
| JP2010258124A (ja) * | 2009-04-23 | 2010-11-11 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| US8269271B2 (en) | 2009-04-23 | 2012-09-18 | Renesas Electronics Corporation | Hybrid planarFET and FinFET provided on a chip |
| US8586437B2 (en) | 2009-04-23 | 2013-11-19 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the semiconductor device |
Also Published As
| Publication number | Publication date |
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