JP3164381B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、シリコン基板に極微細な素子間分離領域
を形成できる半導体装置の製造方法に関する。
に関し、特に、シリコン基板に極微細な素子間分離領域
を形成できる半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、この種の半導体装置の製造方法と
しては、ＬＯＣＯＳ(ローカル・オキシデーション・オ
ブ・シリコン)分離法を用いた以下に説明するものがあ
る。
しては、ＬＯＣＯＳ(ローカル・オキシデーション・オ
ブ・シリコン)分離法を用いた以下に説明するものがあ
る。
【０００３】この製造方法は、まず、図９(Ａ)に示すよ
うに、シリコン基板５１Ａ上のシリコン酸化膜６０の上
のＳＯＩ(シリコン・オン・インシュレータ)基板５１を
熱酸化して、第１のシリコン酸化膜５２を形成する。次
に、図９(Ｂ)に示すように、上記シリコン酸化膜５２上
に、ＣＶＤ(化学的気相成長)法などにより、シリコン窒
化膜５８を積層する。
うに、シリコン基板５１Ａ上のシリコン酸化膜６０の上
のＳＯＩ(シリコン・オン・インシュレータ)基板５１を
熱酸化して、第１のシリコン酸化膜５２を形成する。次
に、図９(Ｂ)に示すように、上記シリコン酸化膜５２上
に、ＣＶＤ(化学的気相成長)法などにより、シリコン窒
化膜５８を積層する。
【０００４】次に、図９(Ｃ)に示すように、通常のフォ
トリソグラフィー技術により、ＳＯＩ基板５１の素子領
域に対応する部分にフォトレジストパターン５３を形成
する。次に、図１０(Ｄ)に示すように、フォトレジスト
パターン５３をマスクとして、ＲＩＥ(リアクチブ・イ
オン・エッチング)法により、シリコン窒化膜５８のエ
ッチングを行ない、フィールド部となる非素子領域の部
分のシリコン窒化膜５８を除去する。
トリソグラフィー技術により、ＳＯＩ基板５１の素子領
域に対応する部分にフォトレジストパターン５３を形成
する。次に、図１０(Ｄ)に示すように、フォトレジスト
パターン５３をマスクとして、ＲＩＥ(リアクチブ・イ
オン・エッチング)法により、シリコン窒化膜５８のエ
ッチングを行ない、フィールド部となる非素子領域の部
分のシリコン窒化膜５８を除去する。
【０００５】次に、図１０(Ｅ)に示すように、上記フォ
トレジストパターン５３を除去してから、シリコン窒化
膜５８を耐酸化マスクとして、ＳＯＩ基板５１の熱酸化
を行う。すると、シリコン窒化膜５８で覆われていない
領域のＳＯＩ領域５１が酸化され、上記フィールド部に
シリコン酸化膜５９が成長する。そして、この成長と共
に、このシリコン酸化膜５９は、ＳＯＩ基板５１の下の
シリコン基板５１Ａと一体となる。
トレジストパターン５３を除去してから、シリコン窒化
膜５８を耐酸化マスクとして、ＳＯＩ基板５１の熱酸化
を行う。すると、シリコン窒化膜５８で覆われていない
領域のＳＯＩ領域５１が酸化され、上記フィールド部に
シリコン酸化膜５９が成長する。そして、この成長と共
に、このシリコン酸化膜５９は、ＳＯＩ基板５１の下の
シリコン基板５１Ａと一体となる。
【０００６】次に、シリコン窒化膜５８と、ＳＯＩ基板
５１上のシリコン酸化膜５２を除去して、図１０(Ｆ)に
示すようにＳＯＩ基板５１が各素子領域に分離される。
５１上のシリコン酸化膜５２を除去して、図１０(Ｆ)に
示すようにＳＯＩ基板５１が各素子領域に分離される。
【０００７】以降、通常のＭＯＳＦＥＴ作成プロセスに
より、図１１に示す断面構造のＳＯＩＭＯＳＦＥＴ半導
体装置を形成する。図１１において、６１はソース・ド
レイン拡散層、６２はゲート絶縁膜、６３はゲート電
極、６４は層間絶縁膜、６５は金属配線である。
より、図１１に示す断面構造のＳＯＩＭＯＳＦＥＴ半導
体装置を形成する。図１１において、６１はソース・ド
レイン拡散層、６２はゲート絶縁膜、６３はゲート電
極、６４は層間絶縁膜、６５は金属配線である。
【０００８】
【発明が解決しようとする課題】ところが、ＬＯＣＯＳ
分離法を用いた上記従来の半導体装置の製造方法では、
図１０(Ｅ)に示すように、シリコン窒化膜５８のパター
ンエッジ５８aが、成長したシリコン酸化膜５９によっ
て押し上げられる形になるいわゆるバーズビークが発生
する。このため、非素子領域に寸法変化が生じるという
問題がある。
分離法を用いた上記従来の半導体装置の製造方法では、
図１０(Ｅ)に示すように、シリコン窒化膜５８のパター
ンエッジ５８aが、成長したシリコン酸化膜５９によっ
て押し上げられる形になるいわゆるバーズビークが発生
する。このため、非素子領域に寸法変化が生じるという
問題がある。
【０００９】また、熱酸化で成長したシリコン酸化膜５
９によって、ＳＯＩ基板５１の底部側のエッジ部５１b
が裾野の形状となってしまう。このため、上記シリコン
酸化膜５９による素子間分離幅は、フォトリソグラフィ
ー技術で形成したフォトレジストパターン５３のパター
ン間隔よりも広くなる。したがって、上記従来の製造方
法では、フォトリソグラフィー技術で形成できる最小の
パターン間隔よりも素子間分離幅が広くなり、半導体装
置の高密度化および高集積化が妨げられるという問題が
ある。
９によって、ＳＯＩ基板５１の底部側のエッジ部５１b
が裾野の形状となってしまう。このため、上記シリコン
酸化膜５９による素子間分離幅は、フォトリソグラフィ
ー技術で形成したフォトレジストパターン５３のパター
ン間隔よりも広くなる。したがって、上記従来の製造方
法では、フォトリソグラフィー技術で形成できる最小の
パターン間隔よりも素子間分離幅が広くなり、半導体装
置の高密度化および高集積化が妨げられるという問題が
ある。
【００１０】更に、図１１に示すようにＳＯＩＭＯＳＦ
ＥＴ半導体装置を形成した場合に、ＳＯＩ基板５１のエ
ッジ部５１bにサイドチャネルが発生して耐圧が低下し
たり、エッジ部５１bにおいてリーク電流が増加しやす
くなり素子特性が劣化するという問題もある。
ＥＴ半導体装置を形成した場合に、ＳＯＩ基板５１のエ
ッジ部５１bにサイドチャネルが発生して耐圧が低下し
たり、エッジ部５１bにおいてリーク電流が増加しやす
くなり素子特性が劣化するという問題もある。
【００１１】そこで、本発明の目的は、バーズビークを
抑制した極微細な素子間分離ができると共に、耐圧特性
の改善およびリーク電流の抑制ができ、高密度化と高信
頼性を図ることができる半導体装置の製造方法を提供す
ることにある。
抑制した極微細な素子間分離ができると共に、耐圧特性
の改善およびリーク電流の抑制ができ、高密度化と高信
頼性を図ることができる半導体装置の製造方法を提供す
ることにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明の半導体装置の製造方法は、ＳＯＩ
基板上に、第１絶縁膜を積層する工程と、上記第１絶縁
膜をパターニングして、素子領域上に上記第１絶縁膜を
残す工程と、上記第１絶縁膜をマスクとして、非素子領
域に不純物層を形成する工程と、上記不純物層および第
１絶縁膜上に、第２絶縁膜を積層する工程と、上記第２
絶縁膜をエッチバックして、上記第１絶縁膜の側壁付近
に上記第２絶縁膜を残す工程と、上記第１絶縁膜と第２
絶縁膜をマスクとして、上記不純物層をエッチングし
て、素子間分離溝を形成する工程と、上記素子間分離溝
と第１絶縁膜および第２絶縁膜上に、第３絶縁膜を形成
する工程と、上記第３の絶縁膜に対してエッチバック処
理を行い、上記第１絶縁膜を選択的に除去する工程とを
備えることを特徴としている。また、請求項２の発明
は、請求項１に記載の半導体装置の製造方法において、
上記第１絶縁膜は、リンケイ素ガラス膜であることを特
徴としている。
め、請求項１の発明の半導体装置の製造方法は、ＳＯＩ
基板上に、第１絶縁膜を積層する工程と、上記第１絶縁
膜をパターニングして、素子領域上に上記第１絶縁膜を
残す工程と、上記第１絶縁膜をマスクとして、非素子領
域に不純物層を形成する工程と、上記不純物層および第
１絶縁膜上に、第２絶縁膜を積層する工程と、上記第２
絶縁膜をエッチバックして、上記第１絶縁膜の側壁付近
に上記第２絶縁膜を残す工程と、上記第１絶縁膜と第２
絶縁膜をマスクとして、上記不純物層をエッチングし
て、素子間分離溝を形成する工程と、上記素子間分離溝
と第１絶縁膜および第２絶縁膜上に、第３絶縁膜を形成
する工程と、上記第３の絶縁膜に対してエッチバック処
理を行い、上記第１絶縁膜を選択的に除去する工程とを
備えることを特徴としている。また、請求項２の発明
は、請求項１に記載の半導体装置の製造方法において、
上記第１絶縁膜は、リンケイ素ガラス膜であることを特
徴としている。
【００１３】
【作用】この発明の半導体装置の製造方法によれば、Ｓ
ＯＩ基板をエッチングして素子間分離溝を形成すること
によって、素子分離領域の幅を小さくできて高密度化を
図れる上に、素子間分離溝を深く掘らなくても、良好な
素子間分離を行うことができるから、深い溝を埋め込む
ことによるストレス発生を防止でき、半導体特性の劣化
を防止できる。
ＯＩ基板をエッチングして素子間分離溝を形成すること
によって、素子分離領域の幅を小さくできて高密度化を
図れる上に、素子間分離溝を深く掘らなくても、良好な
素子間分離を行うことができるから、深い溝を埋め込む
ことによるストレス発生を防止でき、半導体特性の劣化
を防止できる。
【００１４】すなわち、この発明によれば、ＳＯＩ基板
をエッチングして素子間分離溝を形成することによっ
て、狭くて浅い素子間分離溝でもって良好な素子間分離
を行うことができ、高密度化と半導体特性の向上を図れ
る。
をエッチングして素子間分離溝を形成することによっ
て、狭くて浅い素子間分離溝でもって良好な素子間分離
を行うことができ、高密度化と半導体特性の向上を図れ
る。
【００１５】
【実施例】以下、本発明を図示の実施例により詳細に説
明する。
明する。
【００１６】図１〜図４を順に参照しながら、ＳＯＩ基
板に対して素子間分離を行う実施例を説明する。
板に対して素子間分離を行う実施例を説明する。
【００１７】(i) まず、図１(Ａ)に示すように、シリ
コン基板１Ａ上のシリコン酸化膜１０の上のＳＯＩ基板
１上にＣＶＤ(化学気相成長)法により、第１の絶縁膜と
してのＰＳＧ膜(リンケイ素ガラス膜)２を５００nm程度
の膜厚に積層する。
コン基板１Ａ上のシリコン酸化膜１０の上のＳＯＩ基板
１上にＣＶＤ(化学気相成長)法により、第１の絶縁膜と
してのＰＳＧ膜(リンケイ素ガラス膜)２を５００nm程度
の膜厚に積層する。
【００１８】(ii) 次に、図１(Ｂ)に示すように、通常
のフォトリソグラフィー技術を用いて、ＳＯＩ基板１の
素子領域上のＰＳＧ膜２の表面にフォトレジストパター
ン３を形成する。
のフォトリソグラフィー技術を用いて、ＳＯＩ基板１の
素子領域上のＰＳＧ膜２の表面にフォトレジストパター
ン３を形成する。
【００１９】(iii) 次に、図１(Ｃ)に示すように、フ
ォトレジストパターン３をマスクにしてＰＳＧ膜２をＲ
ＩＥ法によりエッチングすることにより、ＳＯＩ基板１
の素子領域上のみにＰＳＧ膜２を残す。そして、そのＰ
ＳＧ膜２をマスクにして、イオン注入４を行い、反転防
止層を形成するための不純物拡散層５を、ＳＯＩ基板１
の非素子領域に形成する。
ォトレジストパターン３をマスクにしてＰＳＧ膜２をＲ
ＩＥ法によりエッチングすることにより、ＳＯＩ基板１
の素子領域上のみにＰＳＧ膜２を残す。そして、そのＰ
ＳＧ膜２をマスクにして、イオン注入４を行い、反転防
止層を形成するための不純物拡散層５を、ＳＯＩ基板１
の非素子領域に形成する。
【００２０】(iv) 次に、フォトレジストパターン３を
除去してから、図２(Ｄ)に示すように、ＰＳＧ膜２およ
び不純物拡散層５の上に第２の絶縁膜としてのシリコン
酸化膜６を、ＣＶＤ法により７００nm厚程度の膜厚で積
層する。
除去してから、図２(Ｄ)に示すように、ＰＳＧ膜２およ
び不純物拡散層５の上に第２の絶縁膜としてのシリコン
酸化膜６を、ＣＶＤ法により７００nm厚程度の膜厚で積
層する。
【００２１】(v) 次に、図２(Ｅ)に示すように、シリ
コン酸化膜６に対して全面ＲＩＥ(リアクチブ・イオン
・エッチング)によるエッチバック処理を行ない、ＰＳ
Ｇ膜の側壁付近だけにシリコン酸化膜６を残す。
コン酸化膜６に対して全面ＲＩＥ(リアクチブ・イオン
・エッチング)によるエッチバック処理を行ない、ＰＳ
Ｇ膜の側壁付近だけにシリコン酸化膜６を残す。
【００２２】(vi) 次に、図２(Ｆ)に示すように、ＰＳ
Ｇ膜２とシリコン酸化膜６をマスクとして、ＲＩＥ法に
よりＳＯＩ基板１の不純物拡散層５をエッチングするこ
とにより、素子間分離溝Ｔを形成すると共に、素子間分
離溝Ｔの両脇に不純物拡散層５を残す。この不純物拡散
層５が反転防止層となる。
Ｇ膜２とシリコン酸化膜６をマスクとして、ＲＩＥ法に
よりＳＯＩ基板１の不純物拡散層５をエッチングするこ
とにより、素子間分離溝Ｔを形成すると共に、素子間分
離溝Ｔの両脇に不純物拡散層５を残す。この不純物拡散
層５が反転防止層となる。
【００２３】(vii) 次に、図３(Ｇ)に示すように、素
子間分離溝ＴおよびＰＳＧ膜２とシリコン酸化膜６上
に、ＣＶＤ法により第３の絶縁膜としてのシリコン窒化
膜７を１μmの程度の膜厚で積層する。
子間分離溝ＴおよびＰＳＧ膜２とシリコン酸化膜６上
に、ＣＶＤ法により第３の絶縁膜としてのシリコン窒化
膜７を１μmの程度の膜厚で積層する。
【００２４】(viii) 次に、図３(Ｈ)に示すように、シ
リコン窒化膜７に対して全面ＲＩＥによるエッチバック
処理を行ない、シリコン窒化膜７の上面をＰＳＧ膜２の
上面を一致させる。
リコン窒化膜７に対して全面ＲＩＥによるエッチバック
処理を行ない、シリコン窒化膜７の上面をＰＳＧ膜２の
上面を一致させる。
【００２５】(ix) 次に、図３(Ｉ)に示すように、ＰＳ
Ｇ膜２のみを選択的に除去し、素子領域のＳＯＩ基板１
の表面を露出させる。
Ｇ膜２のみを選択的に除去し、素子領域のＳＯＩ基板１
の表面を露出させる。
【００２６】上記(i)〜(ix)の工程により、素子間分離
が完了する。この後、通常のＭＯＳＦＥＴ作成プロセス
により、図４に示す断面構造のＳＯＩＭＯＳＦＥＴ半導
体装置を形成する。図４において、１１はソース・ドレ
イン拡散層、１２はゲート絶縁膜、１３はゲート電極、
１４は層間絶縁膜、１５は金属配線である。
が完了する。この後、通常のＭＯＳＦＥＴ作成プロセス
により、図４に示す断面構造のＳＯＩＭＯＳＦＥＴ半導
体装置を形成する。図４において、１１はソース・ドレ
イン拡散層、１２はゲート絶縁膜、１３はゲート電極、
１４は層間絶縁膜、１５は金属配線である。
【００２７】上記実施例によれば、フォトリソグラフィ
ー法によって形成したフォトレジストパターン３が規定
するＳＯＩ基板１の非素子領域の幅が素子間分離幅にな
る。したがって、フォトリソグラフィー法で可能な最小
の線幅を素子間分離幅にでき、極微細な素子間分離が可
能になり、ＳＯＩＭＯＳＦＥＴ半導体装置を高密度化で
きる。
ー法によって形成したフォトレジストパターン３が規定
するＳＯＩ基板１の非素子領域の幅が素子間分離幅にな
る。したがって、フォトリソグラフィー法で可能な最小
の線幅を素子間分離幅にでき、極微細な素子間分離が可
能になり、ＳＯＩＭＯＳＦＥＴ半導体装置を高密度化で
きる。
【００２８】また、非素子領域のＳＯＩ基板１を熱酸化
させずに素子間分離を行なうので、バーズビークが発生
せず非素子領域に寸法変化を生じることがない。
させずに素子間分離を行なうので、バーズビークが発生
せず非素子領域に寸法変化を生じることがない。
【００２９】また、素子間分離溝Ｔの両脇の不純物拡散
層５が素子領域のＳＯＩ基板１の反転を防止するので、
ＳＯＩＭＯＳＦＥＴ半導体装置の耐圧特性を改善でき、
リーク電流を抑制できる。
層５が素子領域のＳＯＩ基板１の反転を防止するので、
ＳＯＩＭＯＳＦＥＴ半導体装置の耐圧特性を改善でき、
リーク電流を抑制できる。
【００３０】次に、図５〜図８を順に参照しながら、バ
ルクシリコン基板に対して素子間分離を行う参考例を説
明する。
ルクシリコン基板に対して素子間分離を行う参考例を説
明する。
【００３１】(i) まず、図５(Ａ)に示すように、バル
クシリコン基板２１上にＣＶＤ法により、第１の絶縁膜
としてのＰＳＧ膜２２を５００nm程度の膜厚に積層す
る。
クシリコン基板２１上にＣＶＤ法により、第１の絶縁膜
としてのＰＳＧ膜２２を５００nm程度の膜厚に積層す
る。
【００３２】(ii) 次に、図５(Ｂ)に示すように、通常
のフォトリソグラフィー技術を用いて、バルクシリコン
基板２１の素子領域上のＰＳＧ膜２２の表面にフォトレ
ジストパターン２３を形成する。
のフォトリソグラフィー技術を用いて、バルクシリコン
基板２１の素子領域上のＰＳＧ膜２２の表面にフォトレ
ジストパターン２３を形成する。
【００３３】(iii) 次に、図５(Ｃ)に示すように、フ
ォトレジストパターン２３をマスクにしてＰＳＧ膜２２
をＲＩＥ法によりエッチングすることにより、バルクシ
リコン基板２１の素子領域上のみにＰＳＧ膜２２を残
す。そして、そのＰＳＧ膜２２をマスクにして、イオン
注入２４を行い、反転防止層を形成するための不純物拡
散層２５を、バルクシリコン基板２１の非素子領域に形
成する。
ォトレジストパターン２３をマスクにしてＰＳＧ膜２２
をＲＩＥ法によりエッチングすることにより、バルクシ
リコン基板２１の素子領域上のみにＰＳＧ膜２２を残
す。そして、そのＰＳＧ膜２２をマスクにして、イオン
注入２４を行い、反転防止層を形成するための不純物拡
散層２５を、バルクシリコン基板２１の非素子領域に形
成する。
【００３４】(iv) 次に、フォトレジストパターン２３
を除去してから、図６(Ｄ)に示すように、ＰＳＧ膜２２
および不純物拡散層２５の上に第２の絶縁膜としてのシ
リコン酸化膜２６を、高温のＣＶＤ法により７００nm程
度の膜厚で積層する。
を除去してから、図６(Ｄ)に示すように、ＰＳＧ膜２２
および不純物拡散層２５の上に第２の絶縁膜としてのシ
リコン酸化膜２６を、高温のＣＶＤ法により７００nm程
度の膜厚で積層する。
【００３５】(v) 次に、図６(Ｅ)に示すように、シリ
コン酸化膜２６に対して全面ＲＩＥによるエッチバック
処理を行ない、ＰＳＧ膜２２の側壁付近だけにシリコン
酸化膜２６を残す。
コン酸化膜２６に対して全面ＲＩＥによるエッチバック
処理を行ない、ＰＳＧ膜２２の側壁付近だけにシリコン
酸化膜２６を残す。
【００３６】(vi) 次に、図６(Ｆ)に示すように、ＰＳ
Ｇ膜２２とシリコン酸化膜２６をマスクとして、ＲＩＥ
法により不純物拡散層２５およびバルクシリコン基板２
１をエッチングすることにより、素子間分離溝Ｕを形成
する。
Ｇ膜２２とシリコン酸化膜２６をマスクとして、ＲＩＥ
法により不純物拡散層２５およびバルクシリコン基板２
１をエッチングすることにより、素子間分離溝Ｕを形成
する。
【００３７】(vii) 次に、図７(Ｇ)に示すように、素
子間分離溝ＵおよびＰＳＧ膜２２とシリコン酸化膜２６
上に、ＣＶＤ法により第３の絶縁膜としてのシリコン窒
化膜２８を１μm程度の膜厚で積層する。
子間分離溝ＵおよびＰＳＧ膜２２とシリコン酸化膜２６
上に、ＣＶＤ法により第３の絶縁膜としてのシリコン窒
化膜２８を１μm程度の膜厚で積層する。
【００３８】(viii) 次に、図７(Ｈ)に示すように、シ
リコン窒化膜２８に対して全面ＲＩＥによるエッチング
処理を行ない、シリコン窒化膜２８の上面とＰＳＧ膜２
２の上面を一致させる。
リコン窒化膜２８に対して全面ＲＩＥによるエッチング
処理を行ない、シリコン窒化膜２８の上面とＰＳＧ膜２
２の上面を一致させる。
【００３９】(ix) 次に、図７(Ｉ)に示すように、ＰＳ
Ｇ膜２２をフッ酸等の水溶液によりエッチング除去し
て、素子領域のバルクシリコン基板２１の表面を露出さ
せる。
Ｇ膜２２をフッ酸等の水溶液によりエッチング除去し
て、素子領域のバルクシリコン基板２１の表面を露出さ
せる。
【００４０】上記(i)〜(ix)の工程により、素子間分離
が完了する。この後、通常のＭＯＳＦＥＴ作成プロセス
により、図８に示す断面構造のＭＯＳＦＥＴを形成す
る。図８において、３１はソース・ドレイン拡散層、３
２はゲート絶縁膜、３３はゲート電極、３４は層間絶縁
膜、３５は金属配線である。
が完了する。この後、通常のＭＯＳＦＥＴ作成プロセス
により、図８に示す断面構造のＭＯＳＦＥＴを形成す
る。図８において、３１はソース・ドレイン拡散層、３
２はゲート絶縁膜、３３はゲート電極、３４は層間絶縁
膜、３５は金属配線である。
【００４１】上記参考例によれば、フォトリソグラフィ
ー法によって形成したフォトレジストパターン２３が規
定するバルクシリコン基板２１の非素子領域の幅が素子
間分離幅になる。したがって、フォトリソグラフィー法
で可能な最小の線幅を素子間分離幅にでき、極微細な素
子間分離が可能になり、ＭＯＳＦＥＴ半導体装置を高密
度化できる。
ー法によって形成したフォトレジストパターン２３が規
定するバルクシリコン基板２１の非素子領域の幅が素子
間分離幅になる。したがって、フォトリソグラフィー法
で可能な最小の線幅を素子間分離幅にでき、極微細な素
子間分離が可能になり、ＭＯＳＦＥＴ半導体装置を高密
度化できる。
【００４２】また、非素子領域のバルクシリコン基板２
１を熱酸化させずに素子間分離を行なうので、バーズビ
ークが発生せず非素子領域に寸法変化を生じることがな
い。
１を熱酸化させずに素子間分離を行なうので、バーズビ
ークが発生せず非素子領域に寸法変化を生じることがな
い。
【００４３】また、素子間分離溝Ｕの両脇の不純物拡散
層２５が素子領域のバルクシリコン基板２１の反転を防
止するので、ＭＯＳＦＥＴ半導体装置の耐圧特性を改善
でき、リーク電流を抑制できる。
層２５が素子領域のバルクシリコン基板２１の反転を防
止するので、ＭＯＳＦＥＴ半導体装置の耐圧特性を改善
でき、リーク電流を抑制できる。
【００４４】尚、上記実施例,参考例では、第１の絶縁
膜として５００nm程度の膜厚のＰＳＧ膜を用い、第２の
絶縁膜として７００nm程度の膜厚のシリコン酸化膜を用
い、第３の絶縁膜として１μm程度の膜厚のシリコン窒
化膜を用いたが、第１,第２,第３の絶縁膜の膜厚,膜種
は上記実施例,参考例のものに限られるものではない。
膜として５００nm程度の膜厚のＰＳＧ膜を用い、第２の
絶縁膜として７００nm程度の膜厚のシリコン酸化膜を用
い、第３の絶縁膜として１μm程度の膜厚のシリコン窒
化膜を用いたが、第１,第２,第３の絶縁膜の膜厚,膜種
は上記実施例,参考例のものに限られるものではない。
【００４５】
【発明の効果】以上の説明より明らかなように、本発明
の半導体装置の製造方法は、ＳＯＩ基板をエッチングし
て素子間分離溝を形成することによって、素子分離領域
の幅を小さくできて高密度化を図れる上に、素子間分離
溝を深く掘らなくても、良好な素子間分離を行うことが
できるから、深い溝を埋め込むことによるストレス発生
を防止でき、半導体特性の劣化を防止できる。
の半導体装置の製造方法は、ＳＯＩ基板をエッチングし
て素子間分離溝を形成することによって、素子分離領域
の幅を小さくできて高密度化を図れる上に、素子間分離
溝を深く掘らなくても、良好な素子間分離を行うことが
できるから、深い溝を埋め込むことによるストレス発生
を防止でき、半導体特性の劣化を防止できる。
【００４６】すなわち、ＳＯＩ基板をエッチングして素
子間分離溝を形成することによって、狭くて浅い素子間
分離溝でもって良好な素子間分離を行うことができ、高
密度化と半導体特性の向上を図れる。
子間分離溝を形成することによって、狭くて浅い素子間
分離溝でもって良好な素子間分離を行うことができ、高
密度化と半導体特性の向上を図れる。
【図１】 本発明の実施例の工程説明図である。
【図２】 上記実施例の工程説明図である。
【図３】 上記実施例の工程説明図である。
【図４】 上記実施例により製造した半導体装置の断面
図である。
図である。
【図５】 本発明の参考例の工程説明図である。
【図６】 上記参考例の工程説明図である。
【図７】 上記参考例の工程説明図である。
【図８】 上記参考例により製造した半導体装置の断面
図である。
図である。
【図９】 従来例の工程説明図である。
【図１０】 従来例の工程説明図である。
【図１１】 従来例により製造した半導体装置の断面図
である。
である。
１,５１ ＳＯＩ基板 １Ａ,５１Ａ シリコン基板 ２,２２ ＰＳＧ膜 ３,２３,５３ フォトレジ
ストパターン ５,２５ 不純物拡散層 ６,１０,２６,５２,６０
シリコン酸化膜 ７,２８,５８ シリコン窒化膜 １１,３３,６１ ソース・ドレイン拡散層 １２,３２ ゲート絶縁膜 １３,３３ ゲー
ト電極 １４,３４,６４ 層間絶縁膜 １５,３５,６５
金属配線 Ｔ,Ｕ 素子間分離溝
ストパターン ５,２５ 不純物拡散層 ６,１０,２６,５２,６０
シリコン酸化膜 ７,２８,５８ シリコン窒化膜 １１,３３,６１ ソース・ドレイン拡散層 １２,３２ ゲート絶縁膜 １３,３３ ゲー
ト電極 １４,３４,６４ 層間絶縁膜 １５,３５,６５
金属配線 Ｔ,Ｕ 素子間分離溝
Claims (2)
- 【請求項１】 ＳＯＩ基板上に、第１絶縁膜を積層する
工程と、 上記第１絶縁膜をパターニングして、素子領域上に上記
第１絶縁膜を残す工程と、 上記第１絶縁膜をマスクとして、非素子領域に不純物層
を形成する工程と、 上記不純物層および第１絶縁膜上に、第２絶縁膜を積層
する工程と、 上記第２絶縁膜をエッチバックして、上記第１絶縁膜の
側壁付近に上記第２絶縁膜を残す工程と、 上記第１絶縁膜と第２絶縁膜をマスクとして、上記不純
物層をエッチングして、素子間分離溝を形成する工程
と、 上記素子間分離溝と第１絶縁膜および第２絶縁膜上に、
第３絶縁膜を形成する工程と、 上記第３の絶縁膜に対してエッチバック処理を行い、上
記第１絶縁膜を選択的に除去する工程とを備えることを
特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 上記第１絶縁膜は、リンケイ素ガラス膜であることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16807391A JP3164381B2 (ja) | 1991-07-09 | 1991-07-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16807391A JP3164381B2 (ja) | 1991-07-09 | 1991-07-09 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000394103A Division JP2001223266A (ja) | 2000-12-26 | 2000-12-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521589A JPH0521589A (ja) | 1993-01-29 |
| JP3164381B2 true JP3164381B2 (ja) | 2001-05-08 |
Family
ID=15861342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16807391A Expired - Fee Related JP3164381B2 (ja) | 1991-07-09 | 1991-07-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3164381B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100296130B1 (ko) | 1998-06-29 | 2001-08-07 | 박종섭 | 이중막 실리콘웨이퍼를 이용한 금속-산화막-반도체 전계효과트랜지스터 제조방법 |
| KR100402392B1 (ko) * | 2001-11-06 | 2003-10-17 | 삼성전자주식회사 | 트렌치 소자분리 구조를 갖는 반도체 소자 및 그 제조방법 |
| JP5697961B2 (ja) * | 2010-12-06 | 2015-04-08 | シャープ株式会社 | 固体撮像素子およびその製造方法、電子情報機器 |
-
1991
- 1991-07-09 JP JP16807391A patent/JP3164381B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0521589A (ja) | 1993-01-29 |
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Legal Events
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