JP2001223266A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 耐圧特性の改善およびリーク電流の抑制がで
きる半導体装置の製造方法を提供する。 【解決手段】 本発明の半導体装置は、絶縁膜上の半導
体層に形成された半導体装置において、前記半導体層が
素子間分離溝によって分離され、前記素子間分離溝の側
壁に不純物拡散層からなる反転防止層を有することを特
徴とする
きる半導体装置の製造方法を提供する。 【解決手段】 本発明の半導体装置は、絶縁膜上の半導
体層に形成された半導体装置において、前記半導体層が
素子間分離溝によって分離され、前記素子間分離溝の側
壁に不純物拡散層からなる反転防止層を有することを特
徴とする
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、シリコン基板に極微細な素子間分離領域を形
成できる半導体装置に関する。
し、特に、シリコン基板に極微細な素子間分離領域を形
成できる半導体装置に関する。
【０００２】
【従来の技術】従来、この種の半導体装置の製造方法と
しては、ＬＯＣＯＳ（ローカル・オキシデーション・オ
ブ・シリコン）分離法を用いた以下に説明するものがあ
る。
しては、ＬＯＣＯＳ（ローカル・オキシデーション・オ
ブ・シリコン）分離法を用いた以下に説明するものがあ
る。
【０００３】この製造方法は、まず、図９（Ａ）に示す
ように、シリコン基板５１Ａ上のシリコン酸化膜６０の
上のＳＯＩ（シリコン・オン・インシュレータ）基板５
１を熱酸化して、第１のシリコン酸化膜５２を形成す
る。次に、図９（Ｂ）に示すように、上記シリコン酸化
膜５２上に、ＣＶＤ（化学的気相成長）法などにより、
シリコン窒化膜５８を積層する。
ように、シリコン基板５１Ａ上のシリコン酸化膜６０の
上のＳＯＩ（シリコン・オン・インシュレータ）基板５
１を熱酸化して、第１のシリコン酸化膜５２を形成す
る。次に、図９（Ｂ）に示すように、上記シリコン酸化
膜５２上に、ＣＶＤ（化学的気相成長）法などにより、
シリコン窒化膜５８を積層する。
【０００４】次に、図９（Ｃ）に示すように、通常のフ
ォトリソグラフィー技術により、ＳＯＩ基板５１の素子
領域に対応する部分にフォトレジストパターン５３を形
成する。次に、図１０（Ｄ）に示すように、フォトレジ
ストパターン５３をマスクとして、ＲＩＥ（リアクチブ
・イオン・エッチング）法により、シリコン窒化膜５８
のエッチングを行ない、フィールド部となる非素子領域
の部分のシリコン窒化膜５８を除去する。
ォトリソグラフィー技術により、ＳＯＩ基板５１の素子
領域に対応する部分にフォトレジストパターン５３を形
成する。次に、図１０（Ｄ）に示すように、フォトレジ
ストパターン５３をマスクとして、ＲＩＥ（リアクチブ
・イオン・エッチング）法により、シリコン窒化膜５８
のエッチングを行ない、フィールド部となる非素子領域
の部分のシリコン窒化膜５８を除去する。
【０００５】次に、図１０（Ｅ）に示すように、上記フ
ォトレジストパターン５３を除去してから、シリコン窒
化膜５８を耐酸化マスクとして、ＳＯＩ基板５１の熱酸
化を行う。すると、シリコン窒化膜５８で覆われていな
い領域のＳＯＩ領域５１が酸化され、上記フィールド部
にシリコン酸化膜５９が成長する。そして、この成長と
共に、このシリコン酸化膜５９は、ＳＯＩ基板５１の下
のシリコン基板５１Ａと一体となる。
ォトレジストパターン５３を除去してから、シリコン窒
化膜５８を耐酸化マスクとして、ＳＯＩ基板５１の熱酸
化を行う。すると、シリコン窒化膜５８で覆われていな
い領域のＳＯＩ領域５１が酸化され、上記フィールド部
にシリコン酸化膜５９が成長する。そして、この成長と
共に、このシリコン酸化膜５９は、ＳＯＩ基板５１の下
のシリコン基板５１Ａと一体となる。
【０００６】次に、シリコン窒化膜５８と、ＳＯＩ基板
５１上のシリコン酸化膜５２を除去して、図１０（Ｆ）
に示すようにＳＯＩ基板５１が各素子領域に分離され
る。
５１上のシリコン酸化膜５２を除去して、図１０（Ｆ）
に示すようにＳＯＩ基板５１が各素子領域に分離され
る。
【０００７】以降、通常のＭＯＳＦＥＴ作成プロセスに
より、図１１に示す断面構造のＳＯＩＭＯＳＦＥＴ半導
体装置を形成する。図１１において、６１はソース・ド
レイン拡散層、６２はゲート絶縁膜、６３はゲート電
極、６４は層間絶縁膜、６５は金属配線である。
より、図１１に示す断面構造のＳＯＩＭＯＳＦＥＴ半導
体装置を形成する。図１１において、６１はソース・ド
レイン拡散層、６２はゲート絶縁膜、６３はゲート電
極、６４は層間絶縁膜、６５は金属配線である。
【０００８】
【発明が解決しようとする課題】ところが、ＬＯＣＯＳ
分離法を用いた上記従来の半導体装置の製造方法では、
図１０（Ｅ）に示すように、シリコン窒化膜５８のパタ
ーンエッジ５８ａが、成長したシリコン酸化膜５９によ
って押し上げられる形になるいわゆるバーズビークが発
生する。このため、非素子領域に寸法変化が生じるとい
う問題がある。
分離法を用いた上記従来の半導体装置の製造方法では、
図１０（Ｅ）に示すように、シリコン窒化膜５８のパタ
ーンエッジ５８ａが、成長したシリコン酸化膜５９によ
って押し上げられる形になるいわゆるバーズビークが発
生する。このため、非素子領域に寸法変化が生じるとい
う問題がある。
【０００９】また、熱酸化で成長したシリコン酸化膜５
９によって、ＳＯＩ基板５１の底部側のエッジ部５１ｂ
が裾野の形状となってしまう。このため、上記シリコン
酸化膜５９による素子間分離幅は、フォトリソグラフィ
ー技術で形成したフォトレジストパターン５３のパター
ン間隔よりも広くなる。したがって、上記従来の製造方
法では、フォトリソグラフィー技術で形成できる最小の
パターン間隔よりも素子間分離幅が広くなり、半導体装
置の高密度化および高集積化が妨げられるという問題が
ある。
９によって、ＳＯＩ基板５１の底部側のエッジ部５１ｂ
が裾野の形状となってしまう。このため、上記シリコン
酸化膜５９による素子間分離幅は、フォトリソグラフィ
ー技術で形成したフォトレジストパターン５３のパター
ン間隔よりも広くなる。したがって、上記従来の製造方
法では、フォトリソグラフィー技術で形成できる最小の
パターン間隔よりも素子間分離幅が広くなり、半導体装
置の高密度化および高集積化が妨げられるという問題が
ある。
【００１０】更に、図１１に示すようにＳＯＩＭＯＳＦ
ＥＴ半導体装置を形成した場合に、ＳＯＩ基板５１のエ
ッジ部５１ｂにサイドチャネルが発生して耐圧が低下し
たり、エッジ部５１ｂにおいてリーク電流が増加しやす
くなり素子特性が劣化するという問題もある。
ＥＴ半導体装置を形成した場合に、ＳＯＩ基板５１のエ
ッジ部５１ｂにサイドチャネルが発生して耐圧が低下し
たり、エッジ部５１ｂにおいてリーク電流が増加しやす
くなり素子特性が劣化するという問題もある。
【００１１】そこで、本発明の目的は、極微細な素子間
分離ができると共に、耐圧特性の改善およびリーク電流
の抑制ができ、高密度化と高信頼性を図ることができる
半導体装置を提供することにある。
分離ができると共に、耐圧特性の改善およびリーク電流
の抑制ができ、高密度化と高信頼性を図ることができる
半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、絶縁膜上の半導体層に形成
された半導体装置において、前記半導体層が素子間分離
溝によって分離され、前記素子間分離溝の側壁に不純物
拡散層からなる反転防止層を有することを特徴としてい
る。
め、本発明の半導体装置は、絶縁膜上の半導体層に形成
された半導体装置において、前記半導体層が素子間分離
溝によって分離され、前記素子間分離溝の側壁に不純物
拡散層からなる反転防止層を有することを特徴としてい
る。
【００１３】また、前記素子間分離溝上に絶縁膜を有
し、前記素子間分離溝上の絶縁膜と組成の異なる絶縁膜
を、前記反転防止層上に有することを特徴とする。
し、前記素子間分離溝上の絶縁膜と組成の異なる絶縁膜
を、前記反転防止層上に有することを特徴とする。
【００１４】さらに、前記素子間分離溝上の絶縁膜が窒
化シリコン膜であり、前記反転防止層上の絶縁膜が酸化
シリコン膜であることを特徴とするこのように、本発明
の半導体装置によれば、極微細な素子間分離が可能にな
って、半導体装置の高密度化が図れる。また、上記素子
間分離溝の両脇の不純物拡散層が、素子領域の半導体基
板の反転を防止するので、半導体装置の耐圧特性が改善
され、リーク電流が抑制される。
化シリコン膜であり、前記反転防止層上の絶縁膜が酸化
シリコン膜であることを特徴とするこのように、本発明
の半導体装置によれば、極微細な素子間分離が可能にな
って、半導体装置の高密度化が図れる。また、上記素子
間分離溝の両脇の不純物拡散層が、素子領域の半導体基
板の反転を防止するので、半導体装置の耐圧特性が改善
され、リーク電流が抑制される。
【００１５】
【発明の実施の形態】以下、本発明を図示の実施例によ
り詳細に説明する。
り詳細に説明する。
【００１６】図１〜図４を順に参照しながら、ＳＯＩ基
板に対して素子間分離を行う第１の実施例を説明する。
板に対して素子間分離を行う第１の実施例を説明する。
【００１７】（ｉ） まず、図１（Ａ）に示すよう
に、シリコン基板１Ａ上のシリコン酸化膜１０の上のＳ
ＯＩ基板１上にＣＶＤ（化学気相成長）法により、第１
の絶縁膜としてのＰＳＧ膜（リンケイ素ガラス膜）２を
５００ｎｍ程度の膜厚に積層する。
に、シリコン基板１Ａ上のシリコン酸化膜１０の上のＳ
ＯＩ基板１上にＣＶＤ（化学気相成長）法により、第１
の絶縁膜としてのＰＳＧ膜（リンケイ素ガラス膜）２を
５００ｎｍ程度の膜厚に積層する。
【００１８】（ii） 次に、図１（Ｂ）に示すよう
に、通常のフォトリソグラフィー技術を用いて、ＳＯＩ
基板１の素子領域上のＰＳＧ膜２の表面にフォトレジス
トパターン３を形成する。
に、通常のフォトリソグラフィー技術を用いて、ＳＯＩ
基板１の素子領域上のＰＳＧ膜２の表面にフォトレジス
トパターン３を形成する。
【００１９】（iii） 次に、図１（Ｃ）に示すよう
に、フォトレジストパターン３をマスクにしてＰＳＧ膜
２をＲＩＥ法によりエッチングすることにより、ＳＯＩ
基板１の素子領域上のみにＰＳＧ膜２を残す。そして、
そのＰＳＧ膜２をマスクにして、イオン注入４を行い、
反転防止層を形成するための不純物拡散層５を、ＳＯＩ
基板１の非素子領域に形成する。
に、フォトレジストパターン３をマスクにしてＰＳＧ膜
２をＲＩＥ法によりエッチングすることにより、ＳＯＩ
基板１の素子領域上のみにＰＳＧ膜２を残す。そして、
そのＰＳＧ膜２をマスクにして、イオン注入４を行い、
反転防止層を形成するための不純物拡散層５を、ＳＯＩ
基板１の非素子領域に形成する。
【００２０】（iv） 次に、フォトレジストパターン
３を除去してから、図２（Ｄ）に示すように、ＰＳＧ膜
２および不純物拡散層５の上に第２の絶縁膜としてのシ
リコン酸化膜６を、ＣＶＤ法により７００ｎｍ厚程度の
膜厚で積層する。
３を除去してから、図２（Ｄ）に示すように、ＰＳＧ膜
２および不純物拡散層５の上に第２の絶縁膜としてのシ
リコン酸化膜６を、ＣＶＤ法により７００ｎｍ厚程度の
膜厚で積層する。
【００２１】（ｖ） 次に、図２（Ｅ）に示すよう
に、シリコン酸化膜６に対して全面ＲＩＥ（リアクチブ
・イオン・エッチング）によるエッチバック処理を行な
い、ＰＳＧ膜の側壁付近だけにシリコン酸化膜６を残
す。
に、シリコン酸化膜６に対して全面ＲＩＥ（リアクチブ
・イオン・エッチング）によるエッチバック処理を行な
い、ＰＳＧ膜の側壁付近だけにシリコン酸化膜６を残
す。
【００２２】（vi） 次に、図２（Ｆ）に示すよう
に、ＰＳＧ膜２とシリコン酸化膜６をマスクとして、Ｒ
ＩＥ法によりＳＯＩ基板１の不純物拡散層５をエッチン
グすることにより、素子間分離溝Ｔを形成すると共に、
素子間分離溝Ｔの両脇に不純物拡散層５を残す。この不
純物拡散層５が反転防止層となる。
に、ＰＳＧ膜２とシリコン酸化膜６をマスクとして、Ｒ
ＩＥ法によりＳＯＩ基板１の不純物拡散層５をエッチン
グすることにより、素子間分離溝Ｔを形成すると共に、
素子間分離溝Ｔの両脇に不純物拡散層５を残す。この不
純物拡散層５が反転防止層となる。
【００２３】（vii） 次に、図３（Ｇ）に示すよう
に、素子間分離溝ＴおよびＰＳＧ膜２とシリコン酸化膜
６上に、ＣＶＤ法により第３の絶縁膜としてのシリコン
窒化膜７を１μｍの程度の膜厚で積層する。
に、素子間分離溝ＴおよびＰＳＧ膜２とシリコン酸化膜
６上に、ＣＶＤ法により第３の絶縁膜としてのシリコン
窒化膜７を１μｍの程度の膜厚で積層する。
【００２４】（viii） 次に、図３（Ｈ）に示すよう
に、シリコン窒化膜７に対して全面ＲＩＥによるエッチ
バック処理を行ない、シリコン窒化膜７の上面をＰＳＧ
膜２の上面を一致させる。
に、シリコン窒化膜７に対して全面ＲＩＥによるエッチ
バック処理を行ない、シリコン窒化膜７の上面をＰＳＧ
膜２の上面を一致させる。
【００２５】（ix） 次に、図３（Ｉ）に示すよう
に、ＰＳＧ膜２のみを選択的に除去し、素子領域のＳＯ
Ｉ基板１の表面を露出させる。
に、ＰＳＧ膜２のみを選択的に除去し、素子領域のＳＯ
Ｉ基板１の表面を露出させる。
【００２６】上記（ｉ）〜（ix）の工程により、素子間
分離が完了する。この後、通常のＭＯＳＦＥＴ作成プロ
セスにより、図４に示す断面構造のＳＯＩＭＯＳＦＥＴ
半導体装置を形成する。図４において、１１はソース・
ドレイン拡散層、１２はゲート絶縁膜、１３はゲート電
極、１４は層間絶縁膜、１５は金属配線である。
分離が完了する。この後、通常のＭＯＳＦＥＴ作成プロ
セスにより、図４に示す断面構造のＳＯＩＭＯＳＦＥＴ
半導体装置を形成する。図４において、１１はソース・
ドレイン拡散層、１２はゲート絶縁膜、１３はゲート電
極、１４は層間絶縁膜、１５は金属配線である。
【００２７】上記実施例によれば、フォトリソグラフィ
ー法によって形成したフォトレジストパターン３が規定
するＳＯＩ基板１の非素子領域の幅が素子間分離幅にな
る。したがって、フォトリソグラフィー法で可能な最小
の線幅を素子間分離幅にでき、極微細な素子間分離が可
能になり、ＳＯＩＭＯＳＦＥＴ半導体装置を高密度化で
きる。
ー法によって形成したフォトレジストパターン３が規定
するＳＯＩ基板１の非素子領域の幅が素子間分離幅にな
る。したがって、フォトリソグラフィー法で可能な最小
の線幅を素子間分離幅にでき、極微細な素子間分離が可
能になり、ＳＯＩＭＯＳＦＥＴ半導体装置を高密度化で
きる。
【００２８】また、非素子領域のＳＯＩ基板１を熱酸化
させずに素子間分離を行なうので、バーズビークが発生
せず非素子領域に寸法変化を生じることがない。
させずに素子間分離を行なうので、バーズビークが発生
せず非素子領域に寸法変化を生じることがない。
【００２９】また、素子間分離溝Ｔの両脇の不純物拡散
層５が素子領域のＳＯＩ基板１の反転を防止するので、
ＳＯＩＭＯＳＦＥＴ半導体装置の耐圧特性を改善でき、
リーク電流を抑制できる。
層５が素子領域のＳＯＩ基板１の反転を防止するので、
ＳＯＩＭＯＳＦＥＴ半導体装置の耐圧特性を改善でき、
リーク電流を抑制できる。
【００３０】次に、図５〜図８を順に参照しながら、バ
ルクシリコン基板に対して素子間分離を行う第２の実施
例を説明する。
ルクシリコン基板に対して素子間分離を行う第２の実施
例を説明する。
【００３１】（ｉ） まず、図５（Ａ）に示すように、
バルクシリコン基板２１上にＣＶＤ法により、第１の絶
縁膜としてのＰＳＧ膜２２を５００ｎｍ程度の膜厚に積
層する。
バルクシリコン基板２１上にＣＶＤ法により、第１の絶
縁膜としてのＰＳＧ膜２２を５００ｎｍ程度の膜厚に積
層する。
【００３２】（ii） 次に、図５（Ｂ）に示すように、
通常のフォトリソグラフィー技術を用いて、バルクシリ
コン基板２１の素子領域上のＰＳＧ膜２２の表面にフォ
トレジストパターン２３を形成する。
通常のフォトリソグラフィー技術を用いて、バルクシリ
コン基板２１の素子領域上のＰＳＧ膜２２の表面にフォ
トレジストパターン２３を形成する。
【００３３】（iii） 次に、図５（Ｃ）に示すよう
に、フォトレジストパターン２３をマスクにしてＰＳＧ
膜２２をＲＩＥ法によりエッチングすることにより、バ
ルクシリコン基板２１の素子領域上のみにＰＳＧ膜２２
を残す。そして、そのＰＳＧ膜２２をマスクにして、イ
オン注入２４を行い、反転防止層を形成するための不純
物拡散層２５を、バルクシリコン基板２１の非素子領域
に形成する。
に、フォトレジストパターン２３をマスクにしてＰＳＧ
膜２２をＲＩＥ法によりエッチングすることにより、バ
ルクシリコン基板２１の素子領域上のみにＰＳＧ膜２２
を残す。そして、そのＰＳＧ膜２２をマスクにして、イ
オン注入２４を行い、反転防止層を形成するための不純
物拡散層２５を、バルクシリコン基板２１の非素子領域
に形成する。
【００３４】（iv） 次に、フォトレジストパターン２
３を除去してから、図６（Ｄ）に示すように、ＰＳＧ膜
２２および不純物拡散層２５の上に第２の絶縁膜として
のシリコン酸化膜２６を、高温のＣＶＤ法により７００
ｎｍ程度の膜厚で積層する。
３を除去してから、図６（Ｄ）に示すように、ＰＳＧ膜
２２および不純物拡散層２５の上に第２の絶縁膜として
のシリコン酸化膜２６を、高温のＣＶＤ法により７００
ｎｍ程度の膜厚で積層する。
【００３５】（ｖ） 次に、図６（Ｅ）に示すように、
シリコン酸化膜２６に対して全面ＲＩＥによるエッチバ
ック処理を行ない、ＰＳＧ膜２２の側壁付近だけにシリ
コン酸化膜２６を残す。
シリコン酸化膜２６に対して全面ＲＩＥによるエッチバ
ック処理を行ない、ＰＳＧ膜２２の側壁付近だけにシリ
コン酸化膜２６を残す。
【００３６】（vi） 次に、図６（Ｆ）に示すように、
ＰＳＧ膜２２とシリコン酸化膜２６をマスクとして、Ｒ
ＩＥ法により不純物拡散層２５およびバルクシリコン基
板２１をエッチングすることにより、素子間分離溝Ｕを
形成する。
ＰＳＧ膜２２とシリコン酸化膜２６をマスクとして、Ｒ
ＩＥ法により不純物拡散層２５およびバルクシリコン基
板２１をエッチングすることにより、素子間分離溝Ｕを
形成する。
【００３７】（vii） 次に、図７（Ｇ）に示すよう
に、素子間分離溝ＵおよびＰＳＧ膜２２とシリコン酸化
膜２６上に、ＣＶＤ法により第３の絶縁膜としてのシリ
コン窒化膜２８を１μｍ程度の膜厚で積層する。
に、素子間分離溝ＵおよびＰＳＧ膜２２とシリコン酸化
膜２６上に、ＣＶＤ法により第３の絶縁膜としてのシリ
コン窒化膜２８を１μｍ程度の膜厚で積層する。
【００３８】（viii） 次に、図７（Ｈ）に示すよう
に、シリコン窒化膜２８に対して全面ＲＩＥによるエッ
チング処理を行ない、シリコン窒化膜２８の上面とＰＳ
Ｇ膜２２の上面を一致させる。
に、シリコン窒化膜２８に対して全面ＲＩＥによるエッ
チング処理を行ない、シリコン窒化膜２８の上面とＰＳ
Ｇ膜２２の上面を一致させる。
【００３９】（ix） 次に、図７（Ｉ）に示すように、
ＰＳＧ膜２２をフッ酸等の水溶液によりエッチング除去
して、素子領域のバルクシリコン基板２１の表面を露出
させる。
ＰＳＧ膜２２をフッ酸等の水溶液によりエッチング除去
して、素子領域のバルクシリコン基板２１の表面を露出
させる。
【００４０】上記（ｉ）〜（ix）の工程により、素子間
分離が完了する。この後、通常のＭＯＳＦＥＴ作成プロ
セスにより、図８に示す断面構造のＭＯＳＦＥＴを形成
する。図８において、３１はソース・ドレイン拡散層、
３２はゲート絶縁膜、３３はゲート電極、３４は層間絶
縁膜、３５は金属配線である。
分離が完了する。この後、通常のＭＯＳＦＥＴ作成プロ
セスにより、図８に示す断面構造のＭＯＳＦＥＴを形成
する。図８において、３１はソース・ドレイン拡散層、
３２はゲート絶縁膜、３３はゲート電極、３４は層間絶
縁膜、３５は金属配線である。
【００４１】上記実施例によれば、フォトリソグラフィ
ー法によって形成したフォトレジストパターン２３が規
定するバルクシリコン基板２１の非素子領域の幅が素子
間分離幅になる。したがって、フォトリソグラフィー法
で可能な最小の線幅を素子間分離幅にでき、極微細な素
子間分離が可能になり、ＭＯＳＦＥＴ半導体装置を高密
度化できる。
ー法によって形成したフォトレジストパターン２３が規
定するバルクシリコン基板２１の非素子領域の幅が素子
間分離幅になる。したがって、フォトリソグラフィー法
で可能な最小の線幅を素子間分離幅にでき、極微細な素
子間分離が可能になり、ＭＯＳＦＥＴ半導体装置を高密
度化できる。
【００４２】また、非素子領域のバルクシリコン基板２
１を熱酸化させずに素子間分離を行なうので、バーズビ
ークが発生せず非素子領域に寸法変化を生じることがな
い。
１を熱酸化させずに素子間分離を行なうので、バーズビ
ークが発生せず非素子領域に寸法変化を生じることがな
い。
【００４３】また、素子間分離溝Ｕの両脇の不純物拡散
層２５が素子領域のバルクシリコン基板２１の反転を防
止するので、ＭＯＳＦＥＴ半導体装置の耐圧特性を改善
でき、リーク電流を抑制できる。
層２５が素子領域のバルクシリコン基板２１の反転を防
止するので、ＭＯＳＦＥＴ半導体装置の耐圧特性を改善
でき、リーク電流を抑制できる。
【００４４】尚、第１，第２の実施例では、第１の絶縁
膜として５００ｎｍ程度の膜厚のＰＳＧ膜を用い、第２
の絶縁膜として７００ｎｍ程度の膜厚のシリコン酸化膜
を用い、第３の絶縁膜として１μｍ程度の膜厚のシリコ
ン窒化膜を用いたが、第１，第２，第３の絶縁膜の膜
厚，膜種は第１，第２の実施例のものに限られるもので
はない。
膜として５００ｎｍ程度の膜厚のＰＳＧ膜を用い、第２
の絶縁膜として７００ｎｍ程度の膜厚のシリコン酸化膜
を用い、第３の絶縁膜として１μｍ程度の膜厚のシリコ
ン窒化膜を用いたが、第１，第２，第３の絶縁膜の膜
厚，膜種は第１，第２の実施例のものに限られるもので
はない。
【００４５】
【発明の効果】以上の説明より明らかなように、本発明
の半導体装置によれば、極微細な素子間分離が可能にな
って、半導体装置の高密度化が図れる。また、上記非素
子領域の半導体基板の反転を防止するので、半導体装置
の耐圧特性を改善でき、リーク電流を抑制できる。
の半導体装置によれば、極微細な素子間分離が可能にな
って、半導体装置の高密度化が図れる。また、上記非素
子領域の半導体基板の反転を防止するので、半導体装置
の耐圧特性を改善でき、リーク電流を抑制できる。
【図１】本発明の第１の実施例の工程説明図である。
【図２】上記実施例の工程説明図である。
【図３】上記実施例の工程説明図である。
【図４】上記実施例により製造した半導体装置の断面図
である。
である。
【図５】本発明の第２の実施例の工程説明図である。
【図６】上記実施例の工程説明図である。
【図７】上記実施例の工程説明図である。
【図８】上記実施例により製造した半導体装置の断面図
である。
である。
【図９】従来例の工程説明図である。
【図１０】従来例の工程説明図である。
【図１１】従来例により製造した半導体装置の断面図で
ある。
ある。
１，５１ ＳＯＩ基板 １Ａ，５１Ａ シリコン基板 ２，２２ ＰＳＧ膜 ３，２３，５３ フォトレジストパターン ５，２５ 不純物拡散層 ６，１０，２６，５２，６０シリコン酸化膜 ７，２８，５８ シリコン窒化膜 １１，３３，６１ ソース・ドレイン拡散層 １２，３２ ゲート絶縁膜 １３，３３ ゲート電極 １４，３４，６４ 層間絶縁膜 １５，３５，６５金属配線 Ｔ，Ｕ 素子間分離溝
Claims (3)
- 【請求項１】 絶縁膜上の半導体層に形成された半導体
装置において、前記半導体層が素子間分離溝によって分
離され、前記素子間分離溝の側壁に不純物拡散層からな
る反転防止層を有することを特徴とする半導体装置。 - 【請求項２】 前記素子間分離溝上に絶縁膜を有し、 前記素子間分離溝上の絶縁膜と組成の異なる絶縁膜を、
前記反転防止層上に有することを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】 前記素子間分離溝上の絶縁膜が窒化シリ
コン膜であり、 前記反転防止層上の絶縁膜が酸化シリコン膜であること
を特徴とする請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000394103A JP2001223266A (ja) | 2000-12-26 | 2000-12-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000394103A JP2001223266A (ja) | 2000-12-26 | 2000-12-26 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16807391A Division JP3164381B2 (ja) | 1991-07-09 | 1991-07-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001223266A true JP2001223266A (ja) | 2001-08-17 |
Family
ID=18859786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000394103A Pending JP2001223266A (ja) | 2000-12-26 | 2000-12-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001223266A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7019380B2 (en) | 2003-06-20 | 2006-03-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
2000
- 2000-12-26 JP JP2000394103A patent/JP2001223266A/ja active Pending
Cited By (1)
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040127 |