JPH0547916A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0547916A JPH0547916A JP20773591A JP20773591A JPH0547916A JP H0547916 A JPH0547916 A JP H0547916A JP 20773591 A JP20773591 A JP 20773591A JP 20773591 A JP20773591 A JP 20773591A JP H0547916 A JPH0547916 A JP H0547916A
- Authority
- JP
- Japan
- Prior art keywords
- film
- trench
- oxide film
- opening
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 トレンチ状素子間分離領域の形成方法に関
し、素子間分離領域及びその近傍で発生する基板配線間
リーク、素子間リーク、素子内リーク等の防止を目的と
する。 【構成】 半導体基板１上にSi3N4 膜２と第１のSiO2膜
３を順次積層し、第１のSiO2膜３とSi3N4 膜２を貫通し
て基板１のトレンチ形成領域TAを表出する開孔４を形成
し、熱酸化手段により開孔４下部の基板１面に端部がSi
3N4 ２膜の下部に食い込んだ第２のSiO2膜５を形成し、
等方性エッチング手段により第２のSiO2膜５を除去し、
異方性ドライエッチング手段により開孔４下部の基板１
面に開孔４に整合するトレンチ７を形成し、熱酸化手段
により第２のSiO2膜５除去部及びトレンチ７内の基板１
面に第３のSiO2膜８を形成し、トレンチ７内を開口部ま
でシリコン層９で埋め、シリコン層の表面に第４のSiO2
膜10を形成する工程を有するように構成する。
し、素子間分離領域及びその近傍で発生する基板配線間
リーク、素子間リーク、素子内リーク等の防止を目的と
する。 【構成】 半導体基板１上にSi3N4 膜２と第１のSiO2膜
３を順次積層し、第１のSiO2膜３とSi3N4 膜２を貫通し
て基板１のトレンチ形成領域TAを表出する開孔４を形成
し、熱酸化手段により開孔４下部の基板１面に端部がSi
3N4 ２膜の下部に食い込んだ第２のSiO2膜５を形成し、
等方性エッチング手段により第２のSiO2膜５を除去し、
異方性ドライエッチング手段により開孔４下部の基板１
面に開孔４に整合するトレンチ７を形成し、熱酸化手段
により第２のSiO2膜５除去部及びトレンチ７内の基板１
面に第３のSiO2膜８を形成し、トレンチ７内を開口部ま
でシリコン層９で埋め、シリコン層の表面に第４のSiO2
膜10を形成する工程を有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特にトレンチ状素子間分離領域の形成方法に関する。
特にトレンチ状素子間分離領域の形成方法に関する。
【０００２】半導体装置の高集積化に伴い、素子間分離
領域の幅が縮小でき、且つ素子間分離領域の幅を縮小し
た際にも、リークの少ない素子間分離を行うことが可能
なトレンチを用いた素子間分離が多用されるようになっ
てきている。
領域の幅が縮小でき、且つ素子間分離領域の幅を縮小し
た際にも、リークの少ない素子間分離を行うことが可能
なトレンチを用いた素子間分離が多用されるようになっ
てきている。
【０００３】
【従来の技術】トレンチ状素子間分離領域は従来、以下
に図４の工程断面図を参照して説明する方法で形成され
ていた。
に図４の工程断面図を参照して説明する方法で形成され
ていた。
【０００４】図４(a) 参照 即ち、半導体基板51上に窒化シリコン(Si3N4) 膜52と第
１の酸化シリコン(SiO 2)膜53を積層形成した後、フォト
リソグラフィにより上記第１のSiO2膜53及びSi 3N4 膜52
に、それらを貫通し、トレンチ形成領域を表出する開孔
54を形成する。
１の酸化シリコン(SiO 2)膜53を積層形成した後、フォト
リソグラフィにより上記第１のSiO2膜53及びSi 3N4 膜52
に、それらを貫通し、トレンチ形成領域を表出する開孔
54を形成する。
【０００５】図４(b) 参照 次いで、上記第１のSiO2膜53をマスクにしリアクティブ
イオンエッチング（ＲＩＥ）手段により半導体基板51に
トレンチ56を形成する。
イオンエッチング（ＲＩＥ）手段により半導体基板51に
トレンチ56を形成する。
【０００６】図４(c) 参照 次いで、第１のSiO2膜53を除去した後、Si3N4膜52をマ
スクにして選択酸化を行ってトレンチ56の内面に第２の
SiO2膜57を形成する。
スクにして選択酸化を行ってトレンチ56の内面に第２の
SiO2膜57を形成する。
【０００７】図４(d) 参照 次いで、この基板上にトレンチ56内を完全に埋める厚さ
のポリシリコン層58を気相成長させる。
のポリシリコン層58を気相成長させる。
【０００８】図４(e) 参照 次いで、Si3N4 膜52をストッパとしポリッシング手段に
より、Si3N4 膜52上のポリシリコン層58を選択的に除去
し、トレンチ56内のみをポリシリコン層58で埋める。
より、Si3N4 膜52上のポリシリコン層58を選択的に除去
し、トレンチ56内のみをポリシリコン層58で埋める。
【０００９】図４(f) 参照 次いで、Si3N4 膜52をマスクにし選択酸化手段により、
前記トレンチ56内に埋め込まれたポリシリコン層58の表
面に第３のSiO2膜59を形成する方法である。
前記トレンチ56内に埋め込まれたポリシリコン層58の表
面に第３のSiO2膜59を形成する方法である。
【００１０】
【発明が解決しようとする課題】しかし上記従来の方法
によると、図からも明らかなようにトレンチ56が開口す
る半導体基板51の角部60がほぼ直角に形成されるため
に、このトレンチ状素子間分離領域上を基板51と高電位
差を有する配線が横切った際には上記角部60に電界集中
が起こって配線−基板間に電流リークが生じ易く、ま
た、トレンチ幅が極度に狭くなり且つトレンチの両側の
領域が高電位差を有する場合にも、上記電界集中により
素子間リークを生ずるという問題があった。更にまた、
トレンチ56内に埋め込まれるポリシリコン層57の表面に
熱酸化により形成される第３のSiO2膜58がトレンチ56の
開口面全面に形成されるので、その際、トレンチ56が開
口する半導体基板51のほぼ直角に形成された角部60に強
い圧縮応力を及ぼし、この角部内に欠陥を生じ、この欠
陥を介して素子内リークを生ずるという問題もあった。
によると、図からも明らかなようにトレンチ56が開口す
る半導体基板51の角部60がほぼ直角に形成されるため
に、このトレンチ状素子間分離領域上を基板51と高電位
差を有する配線が横切った際には上記角部60に電界集中
が起こって配線−基板間に電流リークが生じ易く、ま
た、トレンチ幅が極度に狭くなり且つトレンチの両側の
領域が高電位差を有する場合にも、上記電界集中により
素子間リークを生ずるという問題があった。更にまた、
トレンチ56内に埋め込まれるポリシリコン層57の表面に
熱酸化により形成される第３のSiO2膜58がトレンチ56の
開口面全面に形成されるので、その際、トレンチ56が開
口する半導体基板51のほぼ直角に形成された角部60に強
い圧縮応力を及ぼし、この角部内に欠陥を生じ、この欠
陥を介して素子内リークを生ずるという問題もあった。
【００１１】そこで本発明は、トレンチ状素子間分離領
域を有する半導体装置において、素子間分離領域及びそ
の近傍で発生する基板配線間リーク、素子間リーク、素
子内リーク等を防止することを目的とする。
域を有する半導体装置において、素子間分離領域及びそ
の近傍で発生する基板配線間リーク、素子間リーク、素
子内リーク等を防止することを目的とする。
【００１２】
【課題を解決するための手段】上記課題の解決は、開口
部にテーパ状の拡大部を有するトレンチ状素子間分離領
域を形成するに際して、半導体基板上に窒化シリコン膜
と第１の酸化シリコン膜を順次積層する工程、該第１の
酸化シリコン膜と窒化シリコン膜を貫通して該半導体基
板のトレンチ形成領域を表出する開孔を形成する工程、
熱酸化手段により、該開孔下部の半導体基板面に、端部
が該窒化シリコン膜の下部に食い込んだ第２の酸化シリ
コン膜を形成する工程、等方性エッチング手段により該
第２の酸化シリコン膜を除去する工程、異方性ドライエ
ッチング手段により該開孔下部の半導体基板面に該開孔
に整合するトレンチを形成する工程、熱酸化手段によ
り、該第２の酸化シリコン膜除去部及び該トレンチ内の
半導体基板面に第３の酸化シリコン膜を形成する工程、
該基板上に、該第２の酸化シリコン膜の除去部及び該ト
レンチ内を完全に埋めるシリコン層を気相成長させる工
程、該第１の酸化シリコン膜上にある該シリコン層と該
第１の酸化シリコン膜を順次除去する工程、該開孔部の
シリコン層を該窒化シリコン膜に対して平坦化する工
程、熱酸化手段により、開孔内に表出する該シリコン層
の表面に第４の酸化シリコン膜を形成する工程を有する
本発明による半導体装置の製造方法によって達成され
る。
部にテーパ状の拡大部を有するトレンチ状素子間分離領
域を形成するに際して、半導体基板上に窒化シリコン膜
と第１の酸化シリコン膜を順次積層する工程、該第１の
酸化シリコン膜と窒化シリコン膜を貫通して該半導体基
板のトレンチ形成領域を表出する開孔を形成する工程、
熱酸化手段により、該開孔下部の半導体基板面に、端部
が該窒化シリコン膜の下部に食い込んだ第２の酸化シリ
コン膜を形成する工程、等方性エッチング手段により該
第２の酸化シリコン膜を除去する工程、異方性ドライエ
ッチング手段により該開孔下部の半導体基板面に該開孔
に整合するトレンチを形成する工程、熱酸化手段によ
り、該第２の酸化シリコン膜除去部及び該トレンチ内の
半導体基板面に第３の酸化シリコン膜を形成する工程、
該基板上に、該第２の酸化シリコン膜の除去部及び該ト
レンチ内を完全に埋めるシリコン層を気相成長させる工
程、該第１の酸化シリコン膜上にある該シリコン層と該
第１の酸化シリコン膜を順次除去する工程、該開孔部の
シリコン層を該窒化シリコン膜に対して平坦化する工
程、熱酸化手段により、開孔内に表出する該シリコン層
の表面に第４の酸化シリコン膜を形成する工程を有する
本発明による半導体装置の製造方法によって達成され
る。
【００１３】
【作用】即ち本発明の方法においては、トレンチ形成用
のマスクと選択酸化用のマスクに同一のマスクを用い、
先ずこのマスクの開孔に整合させて基板面の選択酸化を
行って、トレンチ形成領域に端部がマスクの下部にテー
パ状に食い込んだ第２の酸化シリコン膜を形成した後、
この第２の酸化シリコン膜を除去することによって、ト
レンチが形成される基板面にトレンチの幅より外側のマ
スクの下部にテーパ部を有する凹部を形成し、しかる
後、この凹部の底面に前記マスクの開孔の幅に整合させ
て異方性ドライエッチング手段によりトレンチを形成す
る。
のマスクと選択酸化用のマスクに同一のマスクを用い、
先ずこのマスクの開孔に整合させて基板面の選択酸化を
行って、トレンチ形成領域に端部がマスクの下部にテー
パ状に食い込んだ第２の酸化シリコン膜を形成した後、
この第２の酸化シリコン膜を除去することによって、ト
レンチが形成される基板面にトレンチの幅より外側のマ
スクの下部にテーパ部を有する凹部を形成し、しかる
後、この凹部の底面に前記マスクの開孔の幅に整合させ
て異方性ドライエッチング手段によりトレンチを形成す
る。
【００１４】従って、形成されるトレンチ状素子間分離
領域はトレンチの開孔部にテーパ状の拡大部を有する構
造になるため、トレンチ開孔部に接する基板の角は鈍角
状になる。そのために、この素子間分離領域上を基板に
対し高電位差を有する配線が横切った際、或いは素子間
分離領域を挟んで高電位差の領域が存在する際等におけ
る上記基板角部における電界の集中は緩和され、この部
分を介して生ずる配線−基板間、素子間のリークは防止
される。またトレンチ内に埋め込まれたポリシリコン層
表面に、このポリシリコンを絶縁するために形成される
熱酸化膜（従来方法における第３のSiO2膜58に対応）
は、そのまま残留させる前記マスクに整合して、周辺部
にポリシリコン層を残しその中央領域のみに形成される
ので、このポリシリコン層に形成される熱酸化膜によっ
て分離領域周辺の半導体基板面に及ぼされる圧縮応力は
大幅に緩和され、上記基板角部に欠陥が生じなくなるた
めに、素子内リークも防止される。
領域はトレンチの開孔部にテーパ状の拡大部を有する構
造になるため、トレンチ開孔部に接する基板の角は鈍角
状になる。そのために、この素子間分離領域上を基板に
対し高電位差を有する配線が横切った際、或いは素子間
分離領域を挟んで高電位差の領域が存在する際等におけ
る上記基板角部における電界の集中は緩和され、この部
分を介して生ずる配線−基板間、素子間のリークは防止
される。またトレンチ内に埋め込まれたポリシリコン層
表面に、このポリシリコンを絶縁するために形成される
熱酸化膜（従来方法における第３のSiO2膜58に対応）
は、そのまま残留させる前記マスクに整合して、周辺部
にポリシリコン層を残しその中央領域のみに形成される
ので、このポリシリコン層に形成される熱酸化膜によっ
て分離領域周辺の半導体基板面に及ぼされる圧縮応力は
大幅に緩和され、上記基板角部に欠陥が生じなくなるた
めに、素子内リークも防止される。
【００１５】
【実施例】以下本発明を、図を参照し、実施例により具
体的に説明する。図１及び図２は本発明の方法の一実施
例の工程断面図、図３は本発明の適用例の模式断面図で
ある。全図を通じ同一対象物は同一符合で示す。
体的に説明する。図１及び図２は本発明の方法の一実施
例の工程断面図、図３は本発明の適用例の模式断面図で
ある。全図を通じ同一対象物は同一符合で示す。
【００１６】図１(a) 参照 本発明の方法によりトレンチ状の素子間分離領域を形成
するに際しては、所望の導電型を有するシリコン基板１
上に、気相成長法により厚さ 500Å程度の Si3N4膜２及
び厚さ 0.8〜１μｍの第１のSiO2膜３を順次堆積し、通
常のフォトリソグラフィにより上記第１のSiO2膜３及び
Si3N4膜２に、それらを貫通し、該シリコン基板１の例
えば幅 0.5〜１μｍ程度のトレンチ形成領域TAを表出す
る開孔４を形成する。
するに際しては、所望の導電型を有するシリコン基板１
上に、気相成長法により厚さ 500Å程度の Si3N4膜２及
び厚さ 0.8〜１μｍの第１のSiO2膜３を順次堆積し、通
常のフォトリソグラフィにより上記第１のSiO2膜３及び
Si3N4膜２に、それらを貫通し、該シリコン基板１の例
えば幅 0.5〜１μｍ程度のトレンチ形成領域TAを表出す
る開孔４を形成する。
【００１７】図１(b) 参照 そして先ず、上記第１のSiO2膜３及び Si3N4膜２をマス
クにし例えばウエット酸化等の方法により熱酸化を行
い、前記開孔４の下部のシリコン基板１面に選択的に、
端部が Si3N4膜２の下部にテーパ状に食い込んだ厚さ
0.5〜１μｍ程度の第２のSiO2膜５を形成する。この
際、上記食い込み部の幅は 0.5〜１μｍ程度となる。
クにし例えばウエット酸化等の方法により熱酸化を行
い、前記開孔４の下部のシリコン基板１面に選択的に、
端部が Si3N4膜２の下部にテーパ状に食い込んだ厚さ
0.5〜１μｍ程度の第２のSiO2膜５を形成する。この
際、上記食い込み部の幅は 0.5〜１μｍ程度となる。
【００１８】図１(c) 参照 次いで、上記開孔４を介し、等方性エッチング手段であ
る例えば弗酸系の液によるウェットエッチング処理によ
り上記第２のSiO2膜５を除去する。ここでトレンチ形成
領域TAの上部に、トレンチ形成領域TAから Si3N4膜２の
下部に例えば 0.3〜0.5 μｍ程度の幅で食い込んだテー
パ状拡大部６を有する凹部6Pを形成される。なお、等方
性エッチング手段には、弗素系ガスによるダウンフロー
エッチング等のドライエッチング方法を用いてもよい。
る例えば弗酸系の液によるウェットエッチング処理によ
り上記第２のSiO2膜５を除去する。ここでトレンチ形成
領域TAの上部に、トレンチ形成領域TAから Si3N4膜２の
下部に例えば 0.3〜0.5 μｍ程度の幅で食い込んだテー
パ状拡大部６を有する凹部6Pを形成される。なお、等方
性エッチング手段には、弗素系ガスによるダウンフロー
エッチング等のドライエッチング方法を用いてもよい。
【００１９】図１(d) 参照 次いで、上記第１のSiO2膜３及び Si3N4膜２をマスクに
しその開孔４を介し異方性ドライエッチング手段である
例えばＲＩＥ処理により、前記凹部6Pの下部のシリコン
基板１に前記開孔４に整合する例えば 0.5〜１μｍ程度
の幅を有し、深さ４〜５μｍ程度のトレンチ７を形成す
る。ここでＲＩＥ処理のエッチングガスには通常のハロ
ゲン系ガスが用いられる。
しその開孔４を介し異方性ドライエッチング手段である
例えばＲＩＥ処理により、前記凹部6Pの下部のシリコン
基板１に前記開孔４に整合する例えば 0.5〜１μｍ程度
の幅を有し、深さ４〜５μｍ程度のトレンチ７を形成す
る。ここでＲＩＥ処理のエッチングガスには通常のハロ
ゲン系ガスが用いられる。
【００２０】図１(e) 参照 次いで、前記 Si3N4膜２をマスクにし、例えばドライ酸
素中で選択酸化を行い、前記テーパ状拡大部６及びトレ
ンチ７の内面に厚さ 500〜2000Å程度の第３のSiO2膜８
を形成する。
素中で選択酸化を行い、前記テーパ状拡大部６及びトレ
ンチ７の内面に厚さ 500〜2000Å程度の第３のSiO2膜８
を形成する。
【００２１】図１(f) 参照 次いで、通常の気相成長手段により、上記基板上に、前
記トレンチ７及びテーパ状拡大部５の内部が完全に埋め
られるような 0.5〜１μｍ程度厚さのポリシリコン層９
を堆積する。
記トレンチ７及びテーパ状拡大部５の内部が完全に埋め
られるような 0.5〜１μｍ程度厚さのポリシリコン層９
を堆積する。
【００２２】図２(a) 参照 次いで、第１のSiO2膜３上のポリシリコン層９をハロゲ
ン系ガスによるエッチバックにより除去する。このエッ
チバックは等方性エッチング手段あるいは異方性エッチ
ング手段の何れで行ってもよい。
ン系ガスによるエッチバックにより除去する。このエッ
チバックは等方性エッチング手段あるいは異方性エッチ
ング手段の何れで行ってもよい。
【００２３】図２(b) 参照 次いで、弗酸系の液を用いるウェットエッチング手段に
より、トレンチ形成のマスクに用いた第１のSiO2膜３を
除去する。ここで、前記第１のSiO2膜３の開孔４に当た
る部分にポリシリコン層９の突出部9Pが形成される。
より、トレンチ形成のマスクに用いた第１のSiO2膜３を
除去する。ここで、前記第１のSiO2膜３の開孔４に当た
る部分にポリシリコン層９の突出部9Pが形成される。
【００２４】図２(c) 参照 次いでポリッシングにより、前記開孔４部におけるポリ
シリコン層９の突出部9Pを除去し、上記トレンチ７及び
テーパ状拡大部６内に埋め込まれたポリシリコン層９の
上面を Si3N4膜２に対して平坦化する。
シリコン層９の突出部9Pを除去し、上記トレンチ７及び
テーパ状拡大部６内に埋め込まれたポリシリコン層９の
上面を Si3N4膜２に対して平坦化する。
【００２５】図２(d) 参照 次いで、 Si3N4膜２をマスクにし熱酸化を行い、前記ト
レンチ７及びテーパ状拡大部６内に埋め込まれたポリシ
リコン層９の露出面に、選択的に、厚さ1000〜2000Å程
度の第４のSiO2膜10を形成し、本発明に係るトレンチ状
素子間分離領域11は完成する。
レンチ７及びテーパ状拡大部６内に埋め込まれたポリシ
リコン層９の露出面に、選択的に、厚さ1000〜2000Å程
度の第４のSiO2膜10を形成し、本発明に係るトレンチ状
素子間分離領域11は完成する。
【００２６】図３は本発明に係る素子間分離領域のＭＯ
Ｓ型半導体装置における適用例を示した模式断面図で、
図中、１はシリコン基板、２は Si3N4膜、６はテーパ状
拡大部、７はトレンチ、８は第３のSiO2膜、９はポリシ
リコン層、10は第４のSiO2膜、11は本発明に係るトレン
チ状素子間分離領域、12はゲート酸化膜、13はゲート電
極、14はソース領域、14′は隣接素子のソース領域、15
はドレイン領域、15′は隣接素子のドレイン領域、16は
層間絶縁膜、17はコンタクト窓、18はソース配線、19は
ドレイン配線、20はトレンチ開口の角部を示す。
Ｓ型半導体装置における適用例を示した模式断面図で、
図中、１はシリコン基板、２は Si3N4膜、６はテーパ状
拡大部、７はトレンチ、８は第３のSiO2膜、９はポリシ
リコン層、10は第４のSiO2膜、11は本発明に係るトレン
チ状素子間分離領域、12はゲート酸化膜、13はゲート電
極、14はソース領域、14′は隣接素子のソース領域、15
はドレイン領域、15′は隣接素子のドレイン領域、16は
層間絶縁膜、17はコンタクト窓、18はソース配線、19は
ドレイン配線、20はトレンチ開口の角部を示す。
【００２７】以上の実施例及び適用例に示されるよう
に、本発明に係るトレンチ状素子間分離領域11は、トレ
ンチ７の開口部にはテーパ状拡大部６を有し、トレンチ
開口部を囲むシリコン基板１の角部20はなだらかな鈍角
状を有し、そのために、この基板１のトレンチ開口の角
部20の電界集中は緩和される。従って、その部分を介し
ての、基板に対して高電位差を有する配線と基板間の電
流リークや、高電位差を有する素子間の電流リークは防
止される。また、上記のようにトレンチ開口部周辺のシ
リコン基板１の角部20がなだらかな鈍角状を有すると同
時に、トレンチ７開口部のテーパ状拡大部６上は Si3N4
膜２で覆われて絶縁され、トレンチ７上に露出するポリ
シリコン層９を覆って絶縁のために選択酸化によって形
成される第４のSiO2膜10は、前記基板１の角部20から離
れたトレンチ開口部中央のトレンチ７の直上部のみであ
るため、選択酸化によってこの第４のSiO2膜10が形成さ
れる際、第４のSiO2膜10によって基板１の角部20に及ぼ
される圧縮応力は大幅に緩和される。従って上記角部及
びその近傍のシリコン基板内に発生する欠陥は大幅に減
少し、該欠陥に起因する素子内の電流リークも防止され
る。
に、本発明に係るトレンチ状素子間分離領域11は、トレ
ンチ７の開口部にはテーパ状拡大部６を有し、トレンチ
開口部を囲むシリコン基板１の角部20はなだらかな鈍角
状を有し、そのために、この基板１のトレンチ開口の角
部20の電界集中は緩和される。従って、その部分を介し
ての、基板に対して高電位差を有する配線と基板間の電
流リークや、高電位差を有する素子間の電流リークは防
止される。また、上記のようにトレンチ開口部周辺のシ
リコン基板１の角部20がなだらかな鈍角状を有すると同
時に、トレンチ７開口部のテーパ状拡大部６上は Si3N4
膜２で覆われて絶縁され、トレンチ７上に露出するポリ
シリコン層９を覆って絶縁のために選択酸化によって形
成される第４のSiO2膜10は、前記基板１の角部20から離
れたトレンチ開口部中央のトレンチ７の直上部のみであ
るため、選択酸化によってこの第４のSiO2膜10が形成さ
れる際、第４のSiO2膜10によって基板１の角部20に及ぼ
される圧縮応力は大幅に緩和される。従って上記角部及
びその近傍のシリコン基板内に発生する欠陥は大幅に減
少し、該欠陥に起因する素子内の電流リークも防止され
る。
【００２８】なお本発明に係る素子間分離領域の形成方
法は、上記実施例に示したＭＯＳ型半導体装置に限ら
ず、アイソプレーナー方式のバイポーラ半導体装置等に
も適用される。
法は、上記実施例に示したＭＯＳ型半導体装置に限ら
ず、アイソプレーナー方式のバイポーラ半導体装置等に
も適用される。
【００２９】
【発明の効果】以上説明のように本発明によれば、トレ
ンチを用いて狭い幅で素子間の分離を行って半導体装置
の高集積化を図る際に、トレンチの開口部近傍におけ
る、基板と配線間、素子間、素子内でリーク電流が発生
するのが防止される。
ンチを用いて狭い幅で素子間の分離を行って半導体装置
の高集積化を図る際に、トレンチの開口部近傍におけ
る、基板と配線間、素子間、素子内でリーク電流が発生
するのが防止される。
【００３０】従って本発明は、高集積化される半導体装
置の性能、信頼性等の向上に寄与するところが大きい。
置の性能、信頼性等の向上に寄与するところが大きい。
【図１】 本発明の方法の一実施例の工程断面図（その
１）
１）
【図２】 本発明の方法の一実施例の工程断面図（その
２）
２）
【図３】 本発明の適用例の模式断面図
【図４】 従来方法の工程断面図
１ シリコン基板 ２ Si3N4膜 ３ 第１のSiO2膜 ４ 開孔 ５ 第２のSiO2膜 ６ テーパ状拡大部 6P 凹部 ７ トレンチ ８ 第３のSiO2膜 ９ ポリシリコン層 9P ポリシリコン層の突出部 10 第４のSiO2膜 11 本発明に係るトレンチ状素子間分離領域 12 ゲート酸化膜 13 ゲート電極 14 ソース領域 14′隣接素子のソース領域 15 ドレイン領域 15′隣接素子のドレイン領域 16 層間絶縁膜 17 コンタクト窓 18 ソース配線 19 ドレイン配線 20 トレンチ開口の角部
Claims (1)
- 【請求項１】 開口部にテーパ状の拡大部を有するトレ
ンチ状素子間分離領域を形成するに際して、 半導体基板上に窒化シリコン膜と第１の酸化シリコン膜
を順次積層する工程、該第１の酸化シリコン膜と窒化シ
リコン膜を貫通して該半導体基板のトレンチ形成領域を
表出する開孔を形成する工程、 熱酸化手段により、該開孔下部の半導体基板面に、端部
が該窒化シリコン膜の下部に食い込んだ第２の酸化シリ
コン膜を形成する工程、 等方性エッチング手段により該第２の酸化シリコン膜を
除去する工程、 異方性ドライエッチング手段により該開孔下部の半導体
基板面に該開孔に整合するトレンチを形成する工程、 熱酸化手段により、該第２の酸化シリコン膜除去部及び
該トレンチ内の半導体基板面に第３の酸化シリコン膜を
形成する工程、 該基板上に、該第２の酸化シリコン膜の除去部及び該ト
レンチ内を完全に埋めるシリコン層を気相成長させる工
程、 該第１の酸化シリコン膜上にある該シリコン層と該第１
の酸化シリコン膜を順次除去する工程、 該開孔部のシリコン層を該窒化シリコン膜に対して平坦
化する工程、 熱酸化手段により、開孔内に表出する該シリコン層の表
面に第４の酸化シリコン膜を形成する工程を有すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20773591A JPH0547916A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20773591A JPH0547916A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547916A true JPH0547916A (ja) | 1993-02-26 |
Family
ID=16544674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20773591A Pending JPH0547916A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547916A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541473A (ja) * | 2005-05-18 | 2008-11-20 | コロ テクノロジーズ インコーポレイテッド | 貫通ウェーハ相互接続 |
| US8247945B2 (en) | 2005-05-18 | 2012-08-21 | Kolo Technologies, Inc. | Micro-electro-mechanical transducers |
| US8796901B2 (en) | 2005-06-17 | 2014-08-05 | Kolo Technologies, Inc. | Micro-electro-mechanical transducer having an insulation extension |
-
1991
- 1991-08-20 JP JP20773591A patent/JPH0547916A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541473A (ja) * | 2005-05-18 | 2008-11-20 | コロ テクノロジーズ インコーポレイテッド | 貫通ウェーハ相互接続 |
| US8247945B2 (en) | 2005-05-18 | 2012-08-21 | Kolo Technologies, Inc. | Micro-electro-mechanical transducers |
| US8952595B2 (en) | 2005-05-18 | 2015-02-10 | Kolo Technologies, Inc. | Micro-electro-mechanical transducers |
| US9224648B2 (en) | 2005-05-18 | 2015-12-29 | Kolo Technologies, Inc. | Through-wafer interconnection |
| US8796901B2 (en) | 2005-06-17 | 2014-08-05 | Kolo Technologies, Inc. | Micro-electro-mechanical transducer having an insulation extension |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000012676A (ja) | 半導体装置のトレンチ素子分離方法 | |
| JP2002299621A (ja) | 半導体装置及びその製造方法 | |
| KR960005552B1 (ko) | 반도체 소자의 분리막 형성 방법 | |
| JPH10107139A (ja) | 浅いトレンチ分離法を用いて製造された半導体装置及びその製造方法 | |
| US6849521B2 (en) | Method for manufacturing a semiconductor device | |
| JPH04209551A (ja) | 半導体装置の製造方法 | |
| JPH0547916A (ja) | 半導体装置の製造方法 | |
| JPH0488658A (ja) | 半導体装置およびその製造方法 | |
| JPH10289946A (ja) | 半導体装置の製造方法 | |
| JPH0547920A (ja) | 半導体装置及びその製造方法 | |
| JP3483090B2 (ja) | 半導体装置の製造方法 | |
| KR100403316B1 (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| JP2000277604A (ja) | 半導体装置及びその製造方法 | |
| JPH11195701A (ja) | 半導体装置及びその製造方法 | |
| JP2004128123A (ja) | 半導体装置およびその製造方法 | |
| JP2002237518A (ja) | 半導体装置及びその製造方法 | |
| JP2000031489A (ja) | 半導体装置の製造方法 | |
| JPH09129720A (ja) | トレンチ絶縁分離型半導体装置の製法 | |
| JP2011049603A (ja) | 半導体装置およびその製造方法 | |
| JPH1126569A (ja) | 半導体装置の製造方法 | |
| JPS60161632A (ja) | 半導体装置及びその製造方法 | |
| JP2531688B2 (ja) | 半導体装置の製造方法 | |
| KR100653704B1 (ko) | 반도체 소자의 트렌치 소자분리 방법 및 그에 의해 제조된트렌치 소자분리 구조 | |
| JPH09275137A (ja) | 半導体装置及びその製造方法 | |
| JP2001338975A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001024 |