JPH06291182A - 半導体装置及び製造方法 - Google Patents
半導体装置及び製造方法Info
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- JPH06291182A JPH06291182A JP5096926A JP9692693A JPH06291182A JP H06291182 A JPH06291182 A JP H06291182A JP 5096926 A JP5096926 A JP 5096926A JP 9692693 A JP9692693 A JP 9692693A JP H06291182 A JPH06291182 A JP H06291182A
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Abstract
(57)【要約】 （修正有）
【目的】 フィールドシールド素子分離を有する半導体
装置に於いて、微細化・高集積化を図り、かつ安定に形
成することを可能とする構造及び製造方法を提供する。 【構成】 シリコン基板に異方性エッチングにより溝部
３を形成し、前記溝部内側に熱酸化により第１の絶縁膜
４を形成する。この後、前記溝部内にＬＰＣＶＤによる
堆積と全面エッチバックにより、素子分離ゲート電極
６、第２の絶縁膜８を順次形成し、半導体装置に於ける
素子分離を完成する。 【効果】 素子分離形成時の寸法変換差が抑制されるた
め、半導体装置の微細化・高集積化が図られ、かつ素子
分離による段差は低減されるため、素子分離形成後のそ
しの形成が安定に行われる。
装置に於いて、微細化・高集積化を図り、かつ安定に形
成することを可能とする構造及び製造方法を提供する。 【構成】 シリコン基板に異方性エッチングにより溝部
３を形成し、前記溝部内側に熱酸化により第１の絶縁膜
４を形成する。この後、前記溝部内にＬＰＣＶＤによる
堆積と全面エッチバックにより、素子分離ゲート電極
６、第２の絶縁膜８を順次形成し、半導体装置に於ける
素子分離を完成する。 【効果】 素子分離形成時の寸法変換差が抑制されるた
め、半導体装置の微細化・高集積化が図られ、かつ素子
分離による段差は低減されるため、素子分離形成後のそ
しの形成が安定に行われる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関するもので、特に素子分離を行う半導体装置
及びその製造方法に好適である。
造方法に関するもので、特に素子分離を行う半導体装置
及びその製造方法に好適である。
【０００２】
【従来の技術】従来の半導体装置に於ける素子分離方法
として、ＬＯＣＯＳ法（選択酸化法）が広く用いられて
いる。しかし素子分離形成時に発生する所謂バーズビー
クによる寸法変換差が、半導体装置の微細化・高集積化
を図る上で問題となっている。この問題を解決する技術
としてIEDM Tech. Dig., P246 (1988)の「FULLY PLANA-
RIZED 0.5μm TECHNOLOGIES FOR 16MDRAM」に見られる
フィールドシールド素子分離方法がある。以下このフィ
ールドシールド素子分離方法を用いた半導体装置の製造
方法を図４及び図５を用いて示す。まず、図４（ａ）に
示すように、ｐ型のシリコン基板１０１全面に素子分離
領域に形成される寄生トランジスタの閾値を上げ素子分
離能力を高めるため、Ｂ+をイオン注入し、第１の不純
物拡散領域１０３を形成する。ここで、Ｂ+のドーズ量
は１×１０12cm-2程度である。次に、図４（ｂ）に示す
ように、第１のシリコン酸化膜１０４を１０〜５０nm、
第１の多結晶シリコン膜１０５を１００〜３００nm、第
２のシリコン酸化膜１０６を１００〜３００nmと順次形
成する。この後、第１のシリコン酸化膜１０４、第１の
多結晶シリコン膜１０５、第２のシリコン酸化膜１０６
をエッチング法によりパターニングし、図４（ｃ）に示
すように、素子分離ゲート酸化膜１０７、素子分離ゲー
ト電極１０８、素子分離ゲート上部酸化膜１０９を形成
する。この後、前記素子分離ゲート電極１０８の側壁に
サイドウォール酸化膜を形成し、図５（ａ）に示すよう
に、素子分離サイドウォール酸化膜１１０を形成する。
このようにして素子分離を完成する。この後、図５
（ｂ）に示すように、既知の方法により、ゲート酸化膜
１１１、ゲート電極１１２、ＬＤＤ（Lightly Doped Dr
ain）領域となる第２の不純物拡散領域１１３、サイド
ウォール酸化膜１１４及びソース・ドレイン領域となる
第３の不純物拡散領域１１５を順次形成し、トランジス
タを形成し、層間絶縁膜１１６を形成し、半導体装置を
完成する。
として、ＬＯＣＯＳ法（選択酸化法）が広く用いられて
いる。しかし素子分離形成時に発生する所謂バーズビー
クによる寸法変換差が、半導体装置の微細化・高集積化
を図る上で問題となっている。この問題を解決する技術
としてIEDM Tech. Dig., P246 (1988)の「FULLY PLANA-
RIZED 0.5μm TECHNOLOGIES FOR 16MDRAM」に見られる
フィールドシールド素子分離方法がある。以下このフィ
ールドシールド素子分離方法を用いた半導体装置の製造
方法を図４及び図５を用いて示す。まず、図４（ａ）に
示すように、ｐ型のシリコン基板１０１全面に素子分離
領域に形成される寄生トランジスタの閾値を上げ素子分
離能力を高めるため、Ｂ+をイオン注入し、第１の不純
物拡散領域１０３を形成する。ここで、Ｂ+のドーズ量
は１×１０12cm-2程度である。次に、図４（ｂ）に示す
ように、第１のシリコン酸化膜１０４を１０〜５０nm、
第１の多結晶シリコン膜１０５を１００〜３００nm、第
２のシリコン酸化膜１０６を１００〜３００nmと順次形
成する。この後、第１のシリコン酸化膜１０４、第１の
多結晶シリコン膜１０５、第２のシリコン酸化膜１０６
をエッチング法によりパターニングし、図４（ｃ）に示
すように、素子分離ゲート酸化膜１０７、素子分離ゲー
ト電極１０８、素子分離ゲート上部酸化膜１０９を形成
する。この後、前記素子分離ゲート電極１０８の側壁に
サイドウォール酸化膜を形成し、図５（ａ）に示すよう
に、素子分離サイドウォール酸化膜１１０を形成する。
このようにして素子分離を完成する。この後、図５
（ｂ）に示すように、既知の方法により、ゲート酸化膜
１１１、ゲート電極１１２、ＬＤＤ（Lightly Doped Dr
ain）領域となる第２の不純物拡散領域１１３、サイド
ウォール酸化膜１１４及びソース・ドレイン領域となる
第３の不純物拡散領域１１５を順次形成し、トランジス
タを形成し、層間絶縁膜１１６を形成し、半導体装置を
完成する。
【０００３】
【発明が解決しようとする課題】従来は、前述のように
フィールドシールド素子分離方法はシリコン基板上に素
子分離用のゲート電極を形成するため、厚さ２００〜６
００nm程の段差が発生し、ＬＯＣＯＳ素子分離方法に比
べ段差が厳しくなっている。このため、素子の微細化を
進める上で例えばトランジスタのゲート電極エッチング
時の段差部のエッチング残りに起因する隣接するゲート
電極間の短絡等の段差による後工程のパターン形成が安
定に行われないという問題があった。
フィールドシールド素子分離方法はシリコン基板上に素
子分離用のゲート電極を形成するため、厚さ２００〜６
００nm程の段差が発生し、ＬＯＣＯＳ素子分離方法に比
べ段差が厳しくなっている。このため、素子の微細化を
進める上で例えばトランジスタのゲート電極エッチング
時の段差部のエッチング残りに起因する隣接するゲート
電極間の短絡等の段差による後工程のパターン形成が安
定に行われないという問題があった。
【０００４】そこで、この発明は、微細化・高集積化を
図りかつ安定に形成することを可能とする半導体装置及
びその製造方法を提供することを目的とする。
図りかつ安定に形成することを可能とする半導体装置及
びその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は上記課題を解決
するために、半導体装置の製造方法に於いて、一導電型
のシリコン基板上に絶縁膜をエッチングマスクとして異
方性エッチングにより溝部を形成する手段と、前記溝部
の内側に第１の絶縁膜を形成する手段と、前記シリコン
基板上に多結晶シリコン膜を堆積し全面エッチバックす
ることにより前記溝部内に素子分離ゲート電極を形成す
る手段と、前記エッチングマスクを除去する手段と、前
記シリコン基板上に窒化シリコン膜を堆積し、全面エッ
チバックすることにより前記溝部内に第２の絶縁膜を形
成する手段とを設けたものである。
するために、半導体装置の製造方法に於いて、一導電型
のシリコン基板上に絶縁膜をエッチングマスクとして異
方性エッチングにより溝部を形成する手段と、前記溝部
の内側に第１の絶縁膜を形成する手段と、前記シリコン
基板上に多結晶シリコン膜を堆積し全面エッチバックす
ることにより前記溝部内に素子分離ゲート電極を形成す
る手段と、前記エッチングマスクを除去する手段と、前
記シリコン基板上に窒化シリコン膜を堆積し、全面エッ
チバックすることにより前記溝部内に第２の絶縁膜を形
成する手段とを設けたものである。
【０００６】
【作用】上述のように構成された本発明の半導体装置及
びその製造方法によれば、素子分離形成時の寸法変換差
が抑制されるため、微細化・高集積化が図られ、かつ段
差が低減されるため、素子分離形成後の素子の形成が安
定に行われる。
びその製造方法によれば、素子分離形成時の寸法変換差
が抑制されるため、微細化・高集積化が図られ、かつ段
差が低減されるため、素子分離形成後の素子の形成が安
定に行われる。
【０００７】
【実施例】以下、本発明を実施例を図面につき参照しな
がら説明する。
がら説明する。
【０００８】図３（ｃ）が本発明の一実施例による半導
体装置で、図１〜図３が本発明の一実施例による半導体
装置の製造方法である。
体装置で、図１〜図３が本発明の一実施例による半導体
装置の製造方法である。
【０００９】この実施例に於いては、図１（ａ）に示す
ように、一導電型のシリコン基板１に例えばＣＶＤ法に
より窒化シリコン膜等の絶縁膜を堆積した後に、フォト
リソグラフィ法及びエッチング法により前記絶縁膜をパ
ターニングしエッチングマスク２を形成する。
ように、一導電型のシリコン基板１に例えばＣＶＤ法に
より窒化シリコン膜等の絶縁膜を堆積した後に、フォト
リソグラフィ法及びエッチング法により前記絶縁膜をパ
ターニングしエッチングマスク２を形成する。
【００１０】次に図１（ｂ）に示すように、前記エッチ
ングマスク２を用いて、前記シリコン基板１を異方性エ
ッチングすることにより、溝部３を形成する。
ングマスク２を用いて、前記シリコン基板１を異方性エ
ッチングすることにより、溝部３を形成する。
【００１１】次に図１（ｃ）に示すように、例えば熱酸
化法により溝部３の内側に第１の絶縁膜４を形成する。
ここで第１の絶縁膜は酸化シリコン膜であるが、酸化シ
リコン膜と窒化シリコン膜との複合膜である０Ｎ０膜で
もよい。また厚さは１０〜５０nm程度である。
化法により溝部３の内側に第１の絶縁膜４を形成する。
ここで第１の絶縁膜は酸化シリコン膜であるが、酸化シ
リコン膜と窒化シリコン膜との複合膜である０Ｎ０膜で
もよい。また厚さは１０〜５０nm程度である。
【００１２】次に図１（ｄ）に示すように、例えばＬＰ
ＣＶＤ法により多結晶シリコン膜５を堆積する。ここで
多結晶シリコン膜５の厚さは例えば１０００nm程度であ
る。
ＣＶＤ法により多結晶シリコン膜５を堆積する。ここで
多結晶シリコン膜５の厚さは例えば１０００nm程度であ
る。
【００１３】この後図２（ａ）に示すように、前記多結
晶シリコン膜５をドライエッチング法により全面エッチ
バックすることにより溝部３の内側にのみ多結晶シリコ
ン膜５を残し、素子分離ゲート電極６を形成する。ここ
で全面エッチバック時にエッチングマスク２はエッチン
グスッパーとして用いている。
晶シリコン膜５をドライエッチング法により全面エッチ
バックすることにより溝部３の内側にのみ多結晶シリコ
ン膜５を残し、素子分離ゲート電極６を形成する。ここ
で全面エッチバック時にエッチングマスク２はエッチン
グスッパーとして用いている。
【００１４】次に図２（ｂ）に示すように、熱リン酸を
用いてエッチングマスク２を除去する。
用いてエッチングマスク２を除去する。
【００１５】次に図１（ｇ）に示すように、例えばＣＶ
Ｄ法により窒化シリコン膜７を全面に堆積する。
Ｄ法により窒化シリコン膜７を全面に堆積する。
【００１６】この後前記窒化シリコン膜７を異方性エッ
チング法により全面エッチバックすることにより図１
（ｈ）に示すように第２の絶縁膜８を形成する。
チング法により全面エッチバックすることにより図１
（ｈ）に示すように第２の絶縁膜８を形成する。
【００１７】この後図１（ｅ）に示すように、前記シリ
コン基板１の全面に熱酸化法により第３の絶縁膜９を形
成する。ここで第３の絶縁膜９はシリコン酸化膜であ
る。
コン基板１の全面に熱酸化法により第３の絶縁膜９を形
成する。ここで第３の絶縁膜９はシリコン酸化膜であ
る。
【００１８】この後図１（ｊ）に示すように、前記第３
の絶縁膜９をＨＦ等ウェットエッチング法により除去
し、清浄なシリコン基板面を形成する。
の絶縁膜９をＨＦ等ウェットエッチング法により除去
し、清浄なシリコン基板面を形成する。
【００１９】以上のようにして、半導体装置に於ける素
子分離を形成する。
子分離を形成する。
【００２０】この後、既知の技術により、この素子分離
領域の両側にゲート酸化膜１０、ゲート電極１１、ＬＤ
Ｄ（Lightly Doped Drain）領域となる第１の不純物拡
散領域１２、サイドウォール１３、ソース・ドレイン領
域となる第２の不純物拡散領域１４を順次形成しトラン
ジスタを形成する。この後層間絶縁膜１５、コンタクト
１６、配線１７を形成し、図１（ｋ）に示すような半導
体装置を完成する。
領域の両側にゲート酸化膜１０、ゲート電極１１、ＬＤ
Ｄ（Lightly Doped Drain）領域となる第１の不純物拡
散領域１２、サイドウォール１３、ソース・ドレイン領
域となる第２の不純物拡散領域１４を順次形成しトラン
ジスタを形成する。この後層間絶縁膜１５、コンタクト
１６、配線１７を形成し、図１（ｋ）に示すような半導
体装置を完成する。
【００２１】以上のような実施例に於いては素子分離形
成時の寸法変換差は溝部３形成時のフォトリソグラフィ
法及びエッチング法のみで決定される。このため素子分
離幅の縮小が図られ、素子の微細化・高集積化が可能と
なる。更に、素子分離用のゲート電極を溝部３の中に形
成するため、平坦化が図られ、トランジスタ電極のエッ
チング等素子の形成が安定に行われる。また、素子分離
ゲート電極とトランジスタゲート電極との絶縁を図る第
２の絶縁膜８を窒化シリコン膜で形成しているため、犠
牲酸化膜である第３の絶縁膜９を除去するときに膜べり
が発生しない。このため素子分離ゲート電極６とトラン
ジスタゲート電極１１との絶縁が安定に行われる。
成時の寸法変換差は溝部３形成時のフォトリソグラフィ
法及びエッチング法のみで決定される。このため素子分
離幅の縮小が図られ、素子の微細化・高集積化が可能と
なる。更に、素子分離用のゲート電極を溝部３の中に形
成するため、平坦化が図られ、トランジスタ電極のエッ
チング等素子の形成が安定に行われる。また、素子分離
ゲート電極とトランジスタゲート電極との絶縁を図る第
２の絶縁膜８を窒化シリコン膜で形成しているため、犠
牲酸化膜である第３の絶縁膜９を除去するときに膜べり
が発生しない。このため素子分離ゲート電極６とトラン
ジスタゲート電極１１との絶縁が安定に行われる。
【００２２】素子分離は配線１７をグランド電位に落と
して素子分離ゲート電極６を接地することにより行う。
して素子分離ゲート電極６を接地することにより行う。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
半導体装置に於いて、微細化・高集積化を図りかつ安定
に形成することを可能とする。
半導体装置に於いて、微細化・高集積化を図りかつ安定
に形成することを可能とする。
【図１】（ａ）〜（ｄ）は本発明の一実施例による半導
体装置の製造方法を工程順に示す断面図である。
体装置の製造方法を工程順に示す断面図である。
【図２】（ａ）〜（ｄ）は、図１に引き続き、本発明の
一実施例による半導体装置の製造方法を工程順に示す断
面図である。
一実施例による半導体装置の製造方法を工程順に示す断
面図である。
【図３】（ａ）〜（ｃ）は、図１に引き続き、本発明の
一実施例による半導体装置の製造方法を工程順に示す断
面図である。
一実施例による半導体装置の製造方法を工程順に示す断
面図である。
【図４】（ａ）〜（ｃ）は、従来の半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図５】（ａ）、（ｂ）は、図４に引き続き、従来の半
導体装置の製造方法を工程順に示す断面図である。
導体装置の製造方法を工程順に示す断面図である。
１ 一導電型シリコン基板 ２ エッチングマスク ３ 溝部 ４ 第１の絶縁膜 ５ 多結晶シリコン膜 ６ 素子分離ゲート電極 ７ 窒化シリコン膜 ８ 第２の絶縁膜 ９ 第３の絶縁膜 １０ ゲート酸化膜 １１ ゲート電極 １２ 第１の不純物拡散領域 １３ サイドウォール １４ 第２の不純物拡散領域 １５ 層間絶縁膜 １６ コンタクトホール １７ 配線
Claims (7)
- 【請求項１】 一導電型のシリコン基板に形成された
溝部と、この溝部の表面を覆う第１の絶縁膜と、 前記溝部内に前記第１の絶縁膜を介して配置された素子
分離用ゲート電極と、 前記素子分離用ゲート電極の上面を覆う第２の絶縁膜
と、 前記第２の絶縁膜に設けられたコンタクトホールを介し
て前記素子分離用ゲート電極に接続された配線層とを備
えたことを特徴とする半導体装置。 - 【請求項２】 前記第１の絶縁膜が酸化シリコンから
なり、前記第２の絶縁膜は窒化シリコンからなることを
特徴とする請求項１に記載の半導体装置。 - 【請求項３】 一導電型のシリコン基板に形成された
溝部と、この溝部内に周囲を絶縁層によって覆われて埋
設された素子分離用ゲート電極と、 前記絶縁膜に設けられたコンタクトホールを介して前記
素子分離用ゲート電極に接続された配線層とを備えたこ
とを特徴とする半導体装置。 - 【請求項４】 前記素子分離用ゲート電極が接地電位
に保たれることを特徴とする請求項１乃至請求項３に記
載の半導体装置。 - 【請求項５】 前記溝部の両側にそれぞれトランジス
タが配置されたことを特徴とする請求項１乃至請求項４
に記載の半導体装置。 - 【請求項６】 一導電型のシリコン基板上に絶縁膜を
エッチングマスクとして異方性エッチングにより溝部を
形成する工程と、 前記溝部の内側に第１の絶縁膜を形成する工程と、 前記シリコン基板上に多結晶シリコン膜を堆積し全面エ
ッチバックすることにより前記溝部内に素子分離ゲート
電極を形成する工程と、 前記エッチングマスクを除去する工程と、 前記シリコン基板上に窒化シリコン膜を堆積し、全面エ
ッチバックすることにより前記溝部内に第２の絶縁膜を
形成する工程とを具備することを特徴とする半導体装置
の製造方法。 - 【請求項７】 前記エッチングマスクを窒化シリコン
膜でＬＰＣＶＤ法で堆積した後に、フォトリソグラフィ
法及びエッチング法によりパターニングし形成する工程
と、 前記第１の絶縁膜を熱酸化法により、酸化シリコン膜で
形成する工程と、 前記エッチングマスクを熱リン酸で除去する工程とを具
備することを特徴とする請求項５に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5096926A JPH06291182A (ja) | 1993-03-30 | 1993-03-30 | 半導体装置及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5096926A JPH06291182A (ja) | 1993-03-30 | 1993-03-30 | 半導体装置及び製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291182A true JPH06291182A (ja) | 1994-10-18 |
Family
ID=14177961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5096926A Withdrawn JPH06291182A (ja) | 1993-03-30 | 1993-03-30 | 半導体装置及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291182A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19929684B4 (de) * | 1998-06-29 | 2009-12-31 | Samsung Electronics Co., Ltd., Suwon | Verfahren für die Ausbildung eines von einem Schmalkanaleffekt freien Transistors durch Verwendung einer in die Flachgrabenisolation eingebetteten, leitenden Abschirmung |
-
1993
- 1993-03-30 JP JP5096926A patent/JPH06291182A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19929684B4 (de) * | 1998-06-29 | 2009-12-31 | Samsung Electronics Co., Ltd., Suwon | Verfahren für die Ausbildung eines von einem Schmalkanaleffekt freien Transistors durch Verwendung einer in die Flachgrabenisolation eingebetteten, leitenden Abschirmung |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |