JPH03200350A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置およびその製造方法に関し、特
に半導体集積回路装置における素子間の配線構造および
その製造方法に関するものである。

〔従来の技術〕

第３図は溝型分離を有する半導体集積回路装置における
従来の配線構造の一例を示す平面図である。また、第４
Ａ図〜第４Ｇ図は第３図におけるｘ−ｘ’部分の断面図
であり、従来の配線構造の製造方法を主な工程順に従っ
て示すものである。

以下、これらの図を参照して、溝型分離を有する半導体
集積回路装置における従来の配線構造およびその製造方
法について説明する。

まず、第３図において、半導体基板上に形成されたトラ
ンジスタＴＩとトランジスタＴ２は溝型分離７１を挟ん
で隣接しており、それぞれ、トランジスタ表面の酸化膜
２５を開孔し、コレクタ電極８１．８２およびベース電
極９１．９２を有している。さらに、コレクタ電極８１
とベース電極９２およびコレクタ電極８２とベース電極
９１は、それぞれ溝型分離７１上を介して多結晶シリコ
ン膜３１および３２で接続されており、がっ、コレクタ
電極８１．ベース電極９２．多結晶シリコン膜３１の表
面およびコレクタ電極８２．ベース電極９１．多結晶シ
リコン膜３２の表面には、それぞれ連続したチタンシリ
サイド等の金属シリサイド膜６１および６２が形成され
ている。

上述のような従来の配線構造は、次に述べる製造方法に
よって形成される。

まず、第４Ａ図は、低不純物濃度のＰ形（以下、Ｐ−形
と称す）半導体基板１１上に高不純物濃度のＮ形（以下
、Ｎ゛形と称す）埋め込み層１２を形成し、その上に低
不純物濃度のＮ形（以下、Ｎ形と称す）エピタキシャル
層１３を成長させ、さらにその表面に酸化膜２１．多結
晶シリコン膜３０、酸化膜２２を形成した状態を示す。

第４Ｂ図は、将来溝型分離を形成する領域の酸化膜２１
．多結晶シリコン膜３０．酸化膜２２を酸化膜２２上に
形成したフォトレジスト膜４１をマスクとしてエツチン
グ除去した状態を示す。

第４Ｃ図は、フォトレジスト膜４１を除去した後、酸化
膜２１．多結晶シリコン膜３０．及び酸化膜２２をマス
クとして、異方性エツチングにより、Ｎ−形エピタキシ
ャル層１３．Ｎゝ形埋め込み層１２を貫きＰ−形半導体
基板１１に充分達する深さの溝７０を形成した状態を示
す。

第４Ｄ図は、酸化膜２２を除去した後、多結晶シリコン
膜３０および溝７０の表面に酸化膜２３を形成し、さら
に、溝７０の底部にＰ形不純物を導入し拡散して高不純
物濃度のＰ形（以下、Ｐ゛形と称す）チャネルカット層
１４を形成した状態を示す。

第４Ｅ図は、酸化膜２３の全表面に酸化膜２４を堆積さ
せることによって、溝７０を酸化膜２４で埋め込み、さ
らにその上にフォトレジスト膜４２を塗布した状態を示
す。但し、フォトレジスト膜４２は酸化膜２４の表面を
平坦にせしめるためのものであり、よってその表面は平
坦である。

第４Ｆ図は、フォトレジスト膜４２の表面形状を保った
状態で、フォトレジスト膜４２と酸化膜２４および酸化
膜２３を、多結晶シリコン膜３゜の表面が露出するまで
エッチバックした状態を示す。この後、多結晶シリコン
膜３０を除去して、溝型分離７１が完成する。

第４Ｇ図は、フォトレジスト膜４４をマスクとして、ト
ランジスタＴ１のコレクタ電極取り出し領域にＮ形不純
物を導入した状態を示す。この後、フォトレジスト膜４
４を除去し、熱拡散によりＮ１形拡散１１１５を形成す
る。

第４Ｈ図は、フォトレジスト膜４５をマスクとして、ト
ランジスタＴ２のベース電掻取り出し領域にＰ形不純物
を導入した状態を示す、この後、フォトレジスト膜４５
を除去し、熱拡散によりＰ゛形拡散層１６を形成する。

第４１図は、フォトレジスト膜４７をマスクとして、ト
ランジスタＴ１のコレクタ電極部分８１とトランジスタ
Ｔ２のベース電極部分９２の酸化膜２１をエツチング除
去し、各電極面を露出した状態を示す。

第４Ｊ図は、フォトレジスト膜４７を除去した後、全表
面に多結晶シリコン膜を堆積し、続いてフォトレジスト
膜４８をマスクとしたエツチングにより、溝型分６７１
上を乗り越えてコレクタ電極８１とベース電極９２を接
続するように多結晶シリコン膜３１をパターニングした
状態を示す。

但し、このとき、多結晶シリコン膜３１は、コレクタ電
極８１およびベース電極′９２部分において、それぞれ
の電極の一部を覆うようにパターニングする。

第４に図は、フォトレジスト膜４８を除去した後、全表
面に酸化膜２５を堆積した状態を示す。

この状態でトランジスタＴｌ、Ｔ２のエミッタを形成す
る。

第４Ｌ図は、フォトレジスト膜４６をマスクとして、コ
レクタ電極８１とベース電極９２および多結晶シリコン
１１１３１上の酸化膜２５をエツチング除去した状態を
示す。

第４Ｍ図は、フォトレジスト膜４６を除去した後、全表
面にチタン等の金属膜６０を堆積した状態を示す。

第４Ｎ図は、熱処理を施すことにより、コレクタ電極８
１とベース電極９２および多結晶シリコン膜３１の表面
のみにチタンシリサイド等の金属シリサイド膜６１を形
成し、酸化膜２５上に残った金属膜６０を除去した後、
全表面に酸化膜２６を堆積した状態を示す。

以上に述べた製造方法によって、溝型分離を有する半導
体集積回路装置における従来の配線構造が形成される。

実際にはこの後更に、酸化膜２６の所望の位置を開孔し
、アルミニウム等の低抵抗金属膜を用いて多層配線構造
を形成する。

〔発明が解決しようとする課題〕

以上に述べたように、溝型分離を有する半導体集積回路
装置における従来の配線構造は、多結晶シリコン膜３１
とその表面に形成した金属シリサイド膜６１によって形
成するため、次のような問題があった。

まず、第４Ｊ図に示した多結晶シリコン膜３１をパター
ニングする際、表面の段差部分において多結晶シリコン
膜が額縁状に残ってしまい、不必要な配線が形成されて
しまう。

また、第４Ｎ図に示した配線構造形成後は、多結晶シリ
コン膜３１の膜厚分の表面段差ができ、後工程において
、低抵抗金属膜のパターニング精度を低下させている。

そこで、この発明は上記のような問題点を解消するため
になされたもので、配線用の半導体膜のパターニングを
不要とし、さらに配線構造形成後に表面段差を生じない
配線構造を有する半導体装置およびその製造方法を提供
することを目的とする。

〔課題を解決するための手段〕

この発明に係る配線構造を有する半導体装置は、内部を
絶縁体で埋め込んだ溝形分離において、配線を形成する
領域の絶縁体が凹んでおり、この凹んだ部分には表面が
平坦になるように半導体膜が埋め込まれており、同時に
この半導体膜がこれを挟む両側の電極を接続しており、
さらに画電極と半導体膜の表面には連続した金属シリサ
イド膜が形成されている。

また、この発明に係る配線構造を有する半導体装置の製
造方法は、まず、半導体基板の主表面に内部を絶縁体で
埋め込んだ溝形分離を形成し、次に配線を形成する領域
の溝形分離内部の絶縁体を溝の深さの途中までエツチン
グ除去し、溝の側壁を露出させ、次に、この露出した側
壁から選択エピタキシャル成長によって、溝を埋め込む
半導体膜を形成し、更に、この半導体膜とこれを挟む画
電極の表面に連続した金属シリサイド膜を形成するよう
にしたものである。

〔作用〕

この発明における配線構造を構成する半導体膜は、分離
溝の側壁からの選択エピタキシャル成長によって形成さ
れるため、半導体膜をパターニングする必要がない、更
に、この半導体膜は分離溝内部に形成されるため、表面
段差を生ずることがない。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例による半導体装置を示すも
のであり、溝型分離を有する半導体集積回路装置におけ
る配線構造の平面図である。また、第２Ａ図〜第２Ｇ図
は第１図における。ｘ−ｘ’部分の断面図であり、この
発明による配線構造の製造方法を主な工程順に従って示
すものである。以下、これらの図を参照して、溝型分離
を有する半導体集積回路装置におけるこの発明による配
線構造およびその製造方法について説明する。

まず、第１図は、第３図に示した従来例と同様に半導体
基板上にトランジスタＴ１とトランジスタＴ２が溝形分
離７１を挟んで隣接して形成されており、各トランジス
タは表面の酸化膜２５を開孔し、コレクタ電極８１．８
２およびベース電極９１．９２を有している。さらに、
コレクタ電極８１とベース電極９２およびコレクタ電極
８２とベース電極９１は、それぞれ溝型分離７１の内部
に形成された半導体膜５１および５２で接続されており
、かつ、コレクタ電極８１．ベース電極９２、半導体膜
５１の表面およびコレクタ電極８２゜ベース電極９１．
半導体膜５２の表面には、それぞれ連続したチタンシリ
サイド等の金属シリサイド膜６１および６２が形成され
ている。

上述のようなこの発明による配線構造は、次に述べる製
造方法によって形成される。

まず、第２Ａ図から第２Ｆ図までは、第４Ａ図から第４
Ｆ図に示した従来法と全く同様であり、ここまでで溝形
分離７１が形成された状態にある。

第２Ｇ図は、将来配線を形成する領域において、同図の
左右方向は多結晶シリコン膜３０をマスクとして、同図
の紙面に対して垂直方向はフォトレジスト膜４３をマス
クとして、溝形分離７１内部に埋め込まれた酸化膜２３
および２４を異方性エツチングにより溝の深さの途中ま
で除去することにより、凹み７２を形成すると同時に、
対向する溝の側壁を露出した状態を示す。

第２Ｈ図は、フォトレジスト膜４３および多結晶シリコ
ン膜３０を除去した後、選択エピタキシャル成長によっ
て、露出した溝の側壁から成長した半導体膜５１で凹み
７２を埋め込むと同時に、対向する溝の側壁を接続した
状態を示す。ここで半導体膜５１の表面の高さは、これ
を挟むＮ−形エピタキシャル層１３の表面とほぼ一敗し
ている。

第２Ｉ図は、従来法における第４Ｇ図と同様に、フォト
レジスト膜４４をマスクとして、トランジスタＴｌのコ
レクタ電極取り出し領域にＮ形不純物を導入した状態を
示す。この後、フォトレジスト膜４４を除去し、熱拡散
により、Ｎ＋形形成散層１５形成する。

第２Ｊ図は、従来法における第４Ｈ図と同様に、フォト
レジスト膜４５をマスクとして、トランジスタＴ２のベ
ース電極取り出し領域にＰ形不純物を導入した状態を示
す。この後、フォトレジストＭ４５を除去し、熱拡散に
よりＰ゛形拡散層１６を形成する。

第２に図は、全表面に酸化膜２５を堆積した状態を示す
。この状態でトランジスタＴＩ、Ｔ２のエミッタを形成
する。

第２Ｌ図は、フォトレジスト膜４６をマスクとして、コ
レクタ電極８１とベース電極９２および半導体膜５１上
の酸化膜２１および２５をエツチング除去した状態を示
す。

第２Ｍ図は、フォトレジスト膜４６を除去した後、全表
面にチタン等の金属膜６ｏを堆積した状態を示す。

第２Ｎ図は、熱処理を施すことにより、コレクタ電極８
１とベース電極９２および半導体膜５１の表面のみにチ
タンシリサイド等の金属シリサイド膜６１を形成し、酸
化膜２５上に残った金属膜６０を除去した後、全表面に
酸化ＩＩ！２６を堆積した状態を示す。

以上に述べた製造方法によって、溝型分離を有する半導
体集積回路装置におけるこの発明による配線構造が形成
される。実際にはこの後更に、酸化膜２６の所望の位置
を開孔し、アルミニウム等の低抵抗金属膜を用いて多層
配線構造を形成する。

このような本実施例によれば、第２Ｈ図の工程で示すよ
うに、選択エピタキシャル成長によって溝形分離の内部
に形成した半導体膜５１を用いて配線構造を形成するた
め、次のような効果が得られる。

まず、半導体膜をパターニングする必要が無いため、エ
ツチング残膜等を生ずることが無く、従って製造プロセ
スの安定化が図れる。加えて、従来の製造方法に比し、
マスクの重ね合わせ工程も１回削減できる。

また、配線構造形成後に表面段差を生じないため、後工
程におけるパターニング精度を低下させることがなく、
高性能のものが得られる。

〔発明の効果〕

以上のようにこの発明によれば、内部を絶縁体で埋め込
んだ溝形分離において、選択エピタキシャル成長によっ
て溝形分離の内部に形成した半導体膜を用いて配線構造
を形成たので、表面段差のない配線構造が得られ、後工
程におけるパターニング精度を向上できる効果がある。

また、この発明においては、半導体基板の主表面に内部
を絶縁体で埋め込んだ溝形分離を形成し、配線を形成す
る領域の溝形分離内部の絶縁体を溝の深さの途中までエ
ツチング除去し、溝の側壁を露出させ、この露出した側
壁から選択エピタキシャル成長によって、溝を埋め込む
半導体膜を形成し、この半導体膜とこれを挾む画電極の
表面に連続した金属シリサイド膜を設けるようにしたの
で、半導体膜をパターニングする必要が無く、従ってエ
ツチング残膜等を生ずることも無く、製造プロセスの安
定化が図れる。加えて、写真製版のマスクの重ね合わせ
工程も従来に比し１回削減でき、工程を簡略化できると
ともに再現性の高い製造方法が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置を示す平
面図、第２図はこの発明による半導体装置の製造方法を
示す゛主要工程の断面図、第３図は従来例による半導体
装置を示す平面図、第４図は従来方法による半導体装置
の製造方法を示す断面図である。 図において、１１はＰ−形半導体基板、１２はＮ゛形埋
込み層、１３はＮ−形エピタキシャル層、１４はＰ゛形
チャネルカット層、１５はＮ９形拡散層、１６はＰ゛形
拡散層、２１〜２６は酸化膜、３０〜３２は多結晶シリ
コン膜、４１〜４８はフォトレジスト膜、５１〜５２は
半導体膜。 ６０は金属膜、６１〜６２は金属シリサイド膜。 ７０は半導体基板に形成した溝、７１は溝形分離７２は
溝形分離の凹み、８１〜８２はコレクタ電掻、９１〜９
２はベース電橋をそれぞれ示す。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の主表面に形成された複数の素子が、
   内部を絶縁体で埋め込んだ溝によって分離されており、 前記溝の一部において、前記溝を埋め込んだ絶縁体が溝
   の深さの途中まで凹んでおり、 前記絶縁体が凹んだ部分は、対向する前記半導体基板の
   側面が半導体層によって接続されており、かつ、該半導
   体層を挟む前記半導体基板の両表面とこの半導体層の表
   面に、連続する合金膜が形成されていることを特徴とす
   る半導体装置。
2. （２）半導体基板の主表面上にあって、のちに溝形分離
   を形成すべき領域以外の領域に、第１の酸化膜、多結晶
   膜、及び第２の酸化膜を順次形成する第１の工程と、 前記第１の酸化膜、多結晶膜、及び第２の酸化膜からな
   る三層膜をマスクとして、前記半導体基板の主表面に異
   方性エッチングを施し、溝を形成する第２の工程と、 前記第２の酸化膜を除去した後、熱酸化によって前記多
   結晶膜の表面および前記溝の表面に第３の酸化膜を形成
   する第３の工程と、 前記第３の酸化膜上に第４の酸化膜を堆積することによ
   って、前記溝を第４の酸化膜で埋め込む第４の工程と、 前記第４の酸化膜および第３の酸化膜を、前記多結晶膜
   の表面が露出するまでエッチバックする第５の工程と、 前記溝の予め定められた一部の領域のみの、溝内部の前
   記第４の酸化膜および第３の酸化膜を、溝の深さの途中
   まで異方性エッチングすることにより、溝の一部に凹み
   を作ると同時に、同部において溝の側壁を露出させる第
   ６の工程と、 前記多結晶膜を異方性エッチングにより除去した後、前
   記第６の工程において対向して露出した溝の両側壁から
   、選択エピタキシャル成長によって半導体膜を成長させ
   ることにより、この半導体膜で、前記溝の凹みを埋め込
   むと同時に、この溝を挟んで対向する半導体基板間を接
   続する第７の工程と、 前記半導体膜によって接続された両半導体基板上の、前
   記第１の酸化膜を除去することにより、前記半導体膜の
   表面と連続して半導体基板の表面を露出させる第８の工
   程と、 全表面に金属膜を形成し、熱処理を施すことにより、前
   記第８の工程において連続して露出した前記半導体膜お
   よび半導体基板の表面のみに、連続した合金膜を形成す
   る第９の工程とを備えたことを特徴とする半導体装置の
   製造方法。