JPH10340863A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 セルフアライメント用の窒化膜が有する内部
応力等に起因した結晶欠陥を低減させ、製造歩留を向上
させた半導体装置の製造方法を提供する。 【解決手段】 Ｎ形のシリコン基板２４上部に形成され
たＰ形のベース層２３上の熱酸化膜２５上面に窒化膜２
６を積層した後、窒化膜２６と熱酸化膜２５とにエミッ
タ電極取出し開口部を貫通形成し、開口部底部にベース
層２３の上面を露出させる。そしてエミッタ電極取出し
開口部をＮ形の不純物のひ素を含む多結晶シリコン層で
埋め込み、エッチングを行ってエミッタ下部電極３２を
形成し、さらに多結晶シリコン層に含まれたひ素をベー
ス層２３内に熱拡散してエミッタ層３４を形成する。そ
の後、エミッタ下部電極３２上にＡｌでなるエミッタ上
部電極３６を形成しエミッタ電極３８を形成する。この
ように構成することで窒化膜２６と多結晶シリコン層と
の内部応力が相殺され、シリコン基板２４内の応力が緩
和される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高周波領域の小信
号トランジスタ等の半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来、例えば出力が１Ｗ以下で、数ＧＨ
ｚの高周波領域を使用周波数に持つＰＨＳ（Ｐｅｒｓｏ
ｎａｌ Ｈａｎｄｙｐｈｏｎｅ Ｓｙｓｔｅｍ）におけ
る電話機のスイッチング回路などに用いられる小信号ト
ランジスタ等の半導体装置は、その製造工程のエミッタ
を形成する工程は次のように行われている。以下、図１
１乃至図２０により説明する。図１１乃至図１９は各製
造工程における断面図であり、図２０は結晶欠陥発生部
分を説明するための断面図である。

【０００３】先ず、図１１に示す第１の製造工程におい
て、Ｎ⁺ 層１上のＮ^- 層２上部にＰウェルのベース層３
を設ける。ベース層３の形成は、Ｎ⁺ 層１上にＮ^- 層２
を成層してなるシリコン基板４の上面に二酸化シリコン
（ＳｉＯ₂ ）の熱酸化膜５を形成し、その後、熱酸化膜
５を介して所定部分にほう素（Ｂ）をイオン注入するこ
とにより行う。

【０００４】次に、図１２に示す第２の製造工程におい
て、シリコン基板４上の熱酸化膜５の上面に、減圧ＣＶ
Ｄ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）によって窒化シリコン（Ｓｉ₃ Ｎ₄ ）の窒化膜６
を形成する。

【０００５】次に、図１３に示す第３の製造工程におい
て、窒化膜６上にフォトレジスト７を堆積させる。そし
てフォトレジスト７をＰＥＰ（Ｐｈｏｔｏ Ｅｎｇｒａ
ｖｉｎｇ Ｐｒｏｃｅｓｓ）によりパターニングし、次
工程でベース層３上方の窒化膜６および熱酸化膜５にエ
ミッタ電極取出し開口部８およびベース電極取出し開口
部９を形成するための開口８ａ，９ａを有するパターン
のマスクを形成する。

【０００６】次に、図１４に示す第４の製造工程におい
て、前工程で形成したマスクを用いたドライエッチング
により、窒化膜６および熱酸化膜５の一部を除去し、エ
ミッタ電極取出し開口部８およびベース電極取出し開口
部９を形成する。

【０００７】次に、図１５に示す第５の製造工程におい
て、フォトレジスト７を除去し、再び窒化膜６上にフォ
トレジスト１０を堆積する。そしてフォトレジスト１０
をＰＥＰによりパターニングし、エミッタ電極取出し開
口部８の底部に残っている熱酸化膜５を除去するための
開口８ｂを有するパターンのマスクを形成する。

【０００８】次に、図１６に示す第６の製造工程におい
て、前工程で形成したマスクを用い、弗酸系のエッチン
グ液をエッチャントとして、エミッタ電極取出し開口部
８の底部に残っている熱酸化膜５をエッチング除去し、
エミッタ電極取出し開口部８内にベース層３の上面が露
出するようにする。その後、フォトレジスト１０を除去
する。

【０００９】次に、図１７に示す第７の製造工程におい
て、エミッタ拡散不純物のひ素（Ａｓ）をイオン注入法
により、エミッタ電極取出し開口部８内に露出したベー
ス層３の上部１１に導入する。

【００１０】次に、図１８に示す第８の製造工程におい
て、エミッタ電極取出し開口部８およびベース電極取出
し開口部９を含め窒化膜６の全面を覆うようにＣＶＤ酸
化膜１２を形成する。その後、所定の熱処理を行いひ素
がイオン注入されたベース層３の上部１１の引き伸しを
行い、Ｎ⁺ 形のエミッタ層１３を形成する。

【００１１】次に、図１９に示す第９の製造工程におい
て、エミッタ電極取出し開口部８内を覆うＣＶＤ酸化膜
１２、およびベース電極取出し開口部９内を覆うＣＶＤ
酸化膜１２と残っている熱酸化膜５を、図示しないがＰ
ＥＰによりフォトレジストの所定パターンを有するマス
クを形成し、これを用いてのエッチングを実施してＣＶ
Ｄ酸化膜１２のエミッタ電極取出し開口部８およびベー
ス電極取出し開口部９に対応する部位の開口を行い、さ
らにエミッタ電極取出し開口部８内にエミッタ層１３の
上面が露出するようにし、ベース電極取出し開口部９内
にベース層３の上面が露出するようにする。その後、エ
ミッタ電極取出し開口部８およびベース電極取出し開口
部９を含めＣＶＤ酸化膜１２の全面を覆うようにＡｌ−
Ｓｉ−Ｃｕのメタル１４の堆積を行う。そして、同じく
図示しないがＰＥＰによりフォトレジストの所定パター
ンのマスクを形成し、これを用いてのメタル１４のエッ
チングを実施してエミッタ電極１５、ベース電極１６を
形成し、この後、図示しないがコレクタ電極等を形成し
て複数のトランジスタを形成したウェハを完成する。そ
して、ウェハを分割して所定の半導体チップを得る。

【００１２】また、ＧＨｚクラスの高周波領域に用途を
持つ小信号トランジスタでは、接合面積、接合深さを極
力小さくする必要がある。そして接合面積、接合深さを
極力小さくする際に、パターン形成のためのＰＥＰにお
けるマスク合わせのずれや、開口部を形成するため酸化
シリコン膜をエッチング際のサイドエッチングによる寸
法ずれの問題が生じる。これら問題のうち、マスク合わ
せのずれについてはステッパでのマスク合わせを高精度
に実行することで、例えばステッパ合わせ精度を０．２
μｍ以下に押さえるようにすることで精度の向上を図る
ことができる。しかし、これはデバイスの要求寸法、例
えばエミッタ開口寸法１μｍ以下の寸法に対して余裕が
あるものではない。

【００１３】このため、上記の一連の製造工程において
はエミッタ電極取出し開口部８とベース電極取出し開口
部９の形成を、図１３に示す第３の製造工程から図１６
に示す第６の製造工程にかけて実行される２回に分けた
エッチングによっている。そして、２回目のエッチング
の際の開口面積を、所定の開口面積よりマスク合わせず
れを見込んだ寸法で広くとるようにしている。さらに、
開口面積が広くなってもサイドエッチングが進行しない
ように、弗酸系のエッチング液に対してエッチング速度
の遅い窒化膜６を、エミッタ電極取出し開口部８とベー
ス電極取出し開口部９の上層部に持ってくる方法、いわ
ゆる一般にセルフアライメントプロセスと呼ばれる方法
を採用している。

【００１４】しかし、上記の従来の製造方法は微細加工
に不可欠のものであるが、下地となるシリコン基板４に
与える応力で問題がある。すなわち窒化膜６には、形成
時にそれ自身に１．８×１０¹⁰ｄｙｎｅ／ｃｍ² の内部
応力が生じており、この内部応力は熱酸化によって酸化
シリコン膜に生じる内部応力の約１０倍の大きさのもの
となっている。そして、この内部応力が、エミッタ電極
取出し開口部８とベース電極取出し開口部９を開口する
ことによりエッジ部に必然的に発生するストレスに相乗
し、下地のシリコン基板４に応力を与えることになる。
このため窒化膜６には、図２０に×印により示すように
パターニングエッジ部に結晶欠陥が発生する。

【００１５】そして窒化膜６に生じる上記の応力は、窒
化膜６の膜厚に依存するものであり膜厚を薄くすること
で軽減できるが、セルフアライメントのためには最低膜
厚が存在し、その最低膜厚としては約１００ｎｍが必要
である。しかしながら窒化膜６の膜厚を最低の約１００
ｎｍとした場合においても応力が残り、この応力はウェ
ハの反りとして現れる。ちなみに、応力が零である場合
にはウェハの反り量は零となる。また、応力は下地のシ
リコン基板４に結晶欠陥として現れ、これはエミッタ・
ベース間およびベース領域の欠陥となり、前者の欠陥に
よりＩ_EB0 リーク電流が大の特性不良、後者の欠陥によ
りＩ_CB0 リーク電流が大の特性不良となって良品がとれ
なくなる虞があった。

【００１６】

【発明が解決しようとする課題】上記のような状況に鑑
みて本発明はなされたもので、微細加工を行う際のパタ
ーン形成のＰＥＰにおけるマスク合わせのずれによって
生じる開口部の寸法ずれを最小限化し、また窒化膜を用
いたセルフアライメントプロセスでの窒化膜が有する内
部応力によるパターニングエッジストレスなどに起因し
た結晶欠陥を低減させることにより、製造歩留を向上さ
せるようにした半導体装置の製造方法を提供することを
目的とする。

【００１７】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、窒化膜を用いたセルフアライメントによる微
細パターニングによって電極取出し開口部を形成する工
程と、電極取出し開口部に電極部材を設けて電極を形成
する工程とを備えた半導体装置の製造方法において、電
極取出し開口部に電極を形成する際、窒化膜の有する内
部応力を緩和する内部応力を備えた導電部材で該電極取
出し開口部を埋め込むようにしたことを特徴とする方法
であり、さらに、導電部材が所定導電形の不純物を含む
多結晶シリコンであることを特徴とする方法であり、ま
た、一導電形のシリコン基板上部に酸化膜を設けて反対
導電形のベース領域を形成する工程と、酸化膜上に窒化
膜を積層した後に該窒化膜と酸化膜とにエミッタ電極取
出し開口部を貫通形成し底部にベース領域上面を露出さ
せる工程と、エミッタ電極取出し開口部を一導電形の不
純物を含む多結晶シリコンで埋め込む工程と、多結晶シ
リコンに含まれた一導電形の不純物をベース領域内に拡
散してエミッタ領域を形成する工程とを備えていること
を特徴とする方法であり、さらに、窒化膜の膜厚が１０
ｎｍ以下であると共に、多結晶シリコンの層厚が４００
ｎｍ以上であることを特徴とする方法である。

【００１８】

【発明の実施の形態】以下、本発明の一実施形態を図１
乃至図１０により説明する。本実施形態は出力が１Ｗ以
下で、数ＧＨｚの高周波領域を使用周波数帯とする製品
に用いられる小信号トランジスタ等の半導体装置におけ
るもので、図１乃至図９は半導体装置の製造工程のうち
エミッタの形成に係る各製造工程における断面図であ
り、図１０は窒化膜の膜厚に対するウェハの反り量を示
す図である。

【００１９】先ず、図１に示す第１の製造工程におい
て、Ｎ⁺ 層２１上のＮ^- 層２２上部にＰウェルのベース
層２３を設けるため、Ｎ⁺ 層２１上にＮ^- 層２２を成層
してなるシリコン基板２４の上面を、例えば９５０℃の
高温酸素雰囲気に晒すことによって二酸化シリコン（Ｓ
ｉＯ₂ ）の熱酸化膜２５を設ける。その後、熱酸化膜２
５上にフォトレジストを用いＰＥＰ（Ｐｈｏｔｏ Ｅｎ
ｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）により所定のパター
ンのマスクを形成し、このマスクを用いてほう素（Ｂ）
をイオン注入し、さらに約１２００℃の温度を加え熱拡
散するようにしてＰウェルを形成してベース層２３を設
ける。

【００２０】次に、図２に示す第２の製造工程におい
て、シリコン基板２４上の熱酸化膜２５の上面に、減圧
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）によって窒化シリコン（Ｓｉ₃ Ｎ₄ ）の窒化
膜２６を形成する。

【００２１】次に、図３に示す第３の製造工程におい
て、窒化膜２６上にフォトレジスト２７を堆積する。そ
してフォトレジスト２７をＰＥＰによりパターニング
し、次工程でベース層２３上方の窒化膜２６および熱酸
化膜２５にエミッタ電極取出し開口部２８およびベース
電極取出し開口部２９を形成するための開口２８ａ，２
９ａを有するパターンのマスクを形成する。

【００２２】次に、図４に示す第４の製造工程におい
て、前工程で形成したマスクを用いたドライエッチング
により、窒化膜２６および熱酸化膜２５の一部を除去
し、エミッタ電極取出し開口部２８およびベース電極取
出し開口部２９を形成する。形成したエミッタ電極取出
し開口部２８およびベース電極取出し開口部２９は、熱
酸化膜２５の深さの途中までのエッチングであるため、
それぞれの底部は熱酸化膜２５が残った状態となってい
る。

【００２３】次に、図５に示す第５の製造工程におい
て、フォトレジスト２７を除去し、再びエミッタ電極取
出し開口部２８や、ベース電極取出し開口部２９の内部
にも堆積するよう窒化膜２６上にフォトレジスト３０を
堆積する。そしてフォトレジスト３０をＰＥＰによりエ
ミッタ電極取出し開口部２８が開口するようパターニン
グし、エミッタ電極取出し開口部２８の底部に残ってい
る熱酸化膜２５を除去するための開口２８ｂを有するパ
ターンのマスクを形成する。

【００２４】次に、図６に示す第６の製造工程におい
て、前工程で形成したマスクを用い、弗酸系のエッチン
グ液をエッチャントとして、エミッタ電極取出し開口部
２８の底部に残っている熱酸化膜２５をエッチング除去
し、エミッタ電極取出し開口部２８内にベース層２３の
上面が露出するようにする。その後、フォトレジスト３
０を除去する。

【００２５】次に、図７に示す第７の製造工程におい
て、エミッタ拡散不純物のひ素（Ａｓ）を含む多結晶シ
リコン層３１を層厚が４００ｎｍとなるよう積層し、ベ
ース層２３の上面が底部に露出したエミッタ電極取出し
開口部２８の内部を埋め込み、またベース電極取出し開
口部２９の内部にも堆積するようにして窒化膜２６上に
堆積する。

【００２６】次に、図８に示す第８の製造工程におい
て、ひ素をドープした多結晶シリコン層３１上に、図示
しないがフォトレジストを堆積し、このフォトレジスト
をＰＥＰによりエミッタ電極取出し開口部２８の上方部
分が開口するようパターニングし、マスクを形成する。
そして、形成したマスクを用いてひ素がドープされた多
結晶シリコン層３１のエッチングを実施し、エミッタ電
極取出し開口部２８近傍の所定範囲の部分を残し、それ
以外の部分の多結晶シリコン層３１を除去する。これに
より、多結晶シリコン層３１によってエミッタ電極取出
し開口部２８を埋め込むと共に、窒化膜２６のエミッタ
電極取出し開口部２８の上縁部分を覆う構成のエミッタ
下部電極３２を形成する。続いて、エミッタ下部電極３
２部分を除くようにすると共に、ベース電極取出し開口
部２９の内部にも堆積するようにして窒化膜２６上に、
ひ素の外向拡散を防止を目的とした二酸化シリコンのＣ
ＶＤ酸化膜３３を形成する。その後、例えば約１１００
℃の窒素ガス（Ｎ₂ ）雰囲気中で熱処理し、多結晶シリ
コン層３１に含まれたひ素をＰウェルのベース層２３に
熱拡散してＮ⁺ 形のエミッタ層３４を形成する。

【００２７】次に、図９に示す第９の製造工程におい
て、エミッタ下部電極３２およびＣＶＤ酸化膜３３上
に、図示しないがフォトレジストを堆積し、このフォト
レジストをＰＥＰによりベース電極取出し開口部２９の
上方部分が開口するようパターニングし、マスクを形成
する。そして、形成したマスクを用いてベース電極取出
し開口部２９内のＣＶＤ酸化膜３３および底部に残って
いた熱酸化膜２５をエッチング除去し、ベース電極取出
し開口部２９内にベース層２３の上面が露出するように
する。その後、エミッタ下部電極３２上およびＣＶＤ酸
化膜３３上、さらにベース電極取出し開口部２９内を含
み全面を覆うようにＡｌ（１００％）のメタルの堆積を
行う。そして、同じく図示しないがＰＥＰによりフォト
レジストのパターンを形成し、これを用いてのメタルの
エッチングを実施してエミッタ上部電極３６、ベース電
極３７を形成し、この後、図示しないがコレクタ電極等
を形成して複数のトランジスタが形成されたウェハを完
成する。なお、３８はエミッタ下部電極３２とエミッタ
上部電極３６により形成されたエミッタ電極である。そ
して、ウェハを分割して所定の半導体チップを得る。

【００２８】このように構成したものについて、窒化膜
２６の膜厚を変化させてウェハの反り量を測定したとこ
ろ、図１０に示す直線Ｘ₁ の通りとなり、また従来技術
に基づいて作成したウェハの反り量は直線Ｙであった。
この結果から知れる通り、窒化膜２６の膜厚が１００ｎ
ｍの場合には本実施形態のウェハの反り量は、従来技術
によるウェハの反り量の約半分に軽減し、本実施形態に
おいてはウェハの内部応力が大幅に低減している。な
お、ひ素をドープした多結晶シリコン層３１を、層厚が
５００ｎｍとなるよう堆積した場合には、そのウェハの
反り量は同じ図１０に示す直線Ｘ₂ の通りとなって、窒
化膜２６の膜厚が１００ｎｍの場合における値が、従来
技術によるウェハの反り量の約１／３に軽減したものと
なる。

【００２９】これは、セルフアライメント用に使用して
いる窒化膜２６に対し、エミッタ下部電極３２としてひ
素をドープした多結晶シリコン層３１を積層しているか
らである。すなわち、セルフアライメント用の窒化膜２
６は、それ自身に形成時１．８×１０¹⁰ｄｙｎｅ／ｃｍ
² の内部応力を生じるが、この内部応力は引っ張り応力
である。一方、エミッタ下部電極３２のひ素をドープし
た多結晶シリコン層３１は、その内部応力が窒化膜２６
の内部応力の引っ張り応力を相殺する方向の圧縮応力と
なっている。このため、窒化膜２６の内部応力に対し、
後から積層したエミッタ下部電極３２の多結晶シリコン
層３１は、下地のシリコン基板２４に与える内部応力を
緩和するように作用するからである。

【００３０】そして、上記のように多結晶シリコン層３
１を用いた場合の内部応力の緩和度合は、窒化膜２６の
膜厚が１００ｎｍ以下では、多結晶シリコン層３１の層
厚が４００ｎｍの場合に約１／２に、さらに多結晶シリ
コン層３１の層厚が５００ｎｍにアップすると、内部応
力は１／３に軽減され、さらに多結晶シリコン層３１の
層厚を厚くする等することによって、内部応力が零に限
りなく近付けることが可能である。この内部応力は、エ
ミッタ電極取出し開口部２８とベース電極取出し開口部
２９を開口する際エッジ部に必然的に発生するストレス
に相乗し、下地のシリコン基板２４に応力を与えること
になるが、内部応力の低減でシリコン基板２４に現れて
いた結晶欠陥も低減し、この結晶欠陥に絡むＩ_EB0 リー
ク電流が大きい、Ｉ_CB0 リーク電流が大きいという特性
不良が減少し、製造歩留が約８０％にまで向上し、さら
に多結晶シリコン層３１の層厚を厚くする等することで
歩留を向上させることができる。

【００３１】また、従来のエミッタ形成に用いたイオン
注入法と、本実施形態の常圧ＣＶＤ法で形成するひ素が
ドープされた多結晶シリコンを用いる方法とでは、製造
コスト、生産能力の面で常圧ＣＶＤ法が優れ、生産的に
も本実施形態の方が優れている。さらに従来方法の多結
晶シリコンを用いないで行うイオン注入法によるエミッ
タ形成方法で問題となるエミッタ電極のメタルを堆積し
た後、シンターの熱処理後にメタルが局部的に深く拡散
し、０．５μｍ程度の深さに形成されたエミッタ接合を
突き抜けてしまって特性不良となるＡｌスパイク問題
は、本実施形態におけるエミッタ電極がエミッタ下部電
極３２を構成する多結晶シリコンの上からエミッタ上部
電極３６のメタル（Ａｌ）を堆積するので発生しない。
またメタル材料も高価なＡｌ−Ｓｉ−Ｃｕを用いず安価
なＡｌで済む。

【００３２】

【発明の効果】以上の説明から明らかなように、本発明
は、エミッタ形成過程でセルフアライメント用に使用し
ている窒化膜に対し、エミッタ電極をエミッタ下部電極
とエミッタ上部電極の２つに分けて構成すると共に、そ
の内のエミッタ下部電極をひ素をドープした多結晶シリ
コン層を積層し形成する構成としたことにより、窒化膜
が有する内部応力によるパターニングエッジストレスな
どに起因した結晶欠陥を低減させ、製造歩留を向上させ
ることができる等の効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施形態の第１の製造工程を示す断
面図である。

【図２】本発明の一実施形態の第２の製造工程を示す断
面図である。

【図３】本発明の一実施形態の第３の製造工程を示す断
面図である。

【図４】本発明の一実施形態の第４の製造工程を示す断
面図である。

【図５】本発明の一実施形態の第５の製造工程を示す断
面図である。

【図６】本発明の一実施形態の第６の製造工程を示す断
面図である。

【図７】本発明の一実施形態の第７の製造工程を示す断
面図である。

【図８】本発明の一実施形態の第８の製造工程を示す断
面図である。

【図９】本発明の一実施形態の第９の製造工程を示す断
面図である。

【図１０】本発明に係る窒化膜の膜厚に対するウェハの
反り量を示す図である。

【図１１】従来例における第１の製造工程を示す断面図
である。

【図１２】従来例における第２の製造工程を示す断面図
である。

【図１３】従来例における第３の製造工程を示す断面図
である。

【図１４】従来例における第４の製造工程を示す断面図
である。

【図１５】従来例における第５の製造工程を示す断面図
である。

【図１６】従来例における第６の製造工程を示す断面図
である。

【図１７】従来例における第７の製造工程を示す断面図
である。

【図１８】従来例における第８の製造工程を示す断面図
である。

【図１９】従来例における第９の製造工程を示す断面図
である。

【図２０】従来例における結晶欠陥発生部分を説明する
ための断面図である。

【符号の説明】

２３…ベース層 ２４…シリコン基板 ２５…熱酸化膜 ２６…窒化膜 ２８…エミッタ電極取出し開口部 ３１…多結晶シリコン層 ３２…エミッタ下部電極 ３４…エミッタ層 ３６…エミッタ上部電極 ３７…ベース電極 ３８…エミッタ電極

Claims (4)

【特許請求の範囲】
1. 【請求項１】 窒化膜を用いたセルフアライメントによ
   る微細パターニングによって電極取出し開口部を形成す
   る工程と、前記電極取出し開口部に電極部材を設けて電
   極を形成する工程とを備えた半導体装置の製造方法にお
   いて、前記電極取出し開口部に電極を形成する際、前記
   窒化膜の有する内部応力を緩和する内部応力を備えた導
   電部材で該電極取出し開口部を埋め込むようにしたこと
   を特徴とする半導体装置の製造方法。
2. 【請求項２】 導電部材が所定導電形の不純物を含む多
   結晶シリコンであることを特徴とする請求項１記載の半
   導体装置の製造方法。
3. 【請求項３】 一導電形のシリコン基板上部に酸化膜を
   設けて反対導電形のベース領域を形成する工程と、前記
   酸化膜上に窒化膜を積層した後に該窒化膜と酸化膜とに
   エミッタ電極取出し開口部を貫通形成し底部に前記ベー
   ス領域上面を露出させる工程と、前記エミッタ電極取出
   し開口部を一導電形の不純物を含む多結晶シリコンで埋
   め込む工程と、前記多結晶シリコンに含まれた一導電形
   の不純物を前記ベース領域内に拡散してエミッタ領域を
   形成する工程とを備えていることを特徴とする半導体装
   置の製造方法。
4. 【請求項４】 窒化膜の膜厚が１０ｎｍ以下であると共
   に、多結晶シリコンの層厚が４００ｎｍ以上であること
   を特徴とする請求項３記載の半導体装置の製造方法。