JPH01239870A - 半導体装置製造方法 - Google Patents

半導体装置製造方法

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JPH01239870A
JPH01239870A JP6622988A JP6622988A JPH01239870A JP H01239870 A JPH01239870 A JP H01239870A JP 6622988 A JP6622988 A JP 6622988A JP 6622988 A JP6622988 A JP 6622988A JP H01239870 A JPH01239870 A JP H01239870A
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JP
Japan
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etching
epitaxial layer
grooves
oxidized
substrate
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Application number
JP6622988A
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English (en)
Inventor
Nobuo Nagata
永田 信夫
Satoru Nomoto
了 野本
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Aisin Corp
Original Assignee
Aisin Seiki Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 半導体装置の微細化に関するもので、バイポーラ型IC
,LSIの製造工程に利用されるものである。
(従来の技術) 従来のバイポーラ型の集積回路は第6図に示す、P型シ
リコン基板l上に積層したN型エピクキシャル層2上に
シリコン酸化膜を成長させ一部を開孔し、拡散によりエ
ピタキシャル層2と逆の不純物を導入しPN接合により
絶縁をはがっている。
(ISIプロセス光学、オーム社発行、昭和62年6月
、LSI基本プロセス概要 P、20)(発明が解決し
ようとする課題) 然し前記製造方法は熱拡散により成形されるために7に
示す不純物の横方向拡散により、はぼエピタキシャル層
の厚さ分だけ横方向に伸びるもの     ゛である。
すなわち、エピタキシャル層が10μmで、分離領域の
パターンが10μm巾であると、拡散時に不純物が片側
に約10.ljm程度両側をあわせると30μm程度に
広がり、半導体装置の微細化には適さないものである。
本発明は半導体装置の製法に於いて、微細化に適しかつ
信頼性のある製造方法を技術的課題とするものである。
〔発明の構成〕
(課題を解決するための手段) 前記技術的課題を解決するために講じた技術的手段は次
のとおりである。すなわち、)zイポーラ型集積回路の
製造方法として、素子間の電気的分離手段としてエピタ
キシャル層にエツチングにより溝を形成し、その側壁及
び底部を酸化し、多結晶シリコンで埋める半導体製造方
法である。
(作用) 前記技術的手段は次のように作用する。すなわち、エピ
タキシャル層にエツチングにより小さな溝を形成するこ
とができ、側壁及び底部を酸化し、多結晶シリコンを埋
めることにより、横方向の広がりの無い微細化した半導
体装置が製造出来るものである。
(実施例) 以下実施例について説明する。
第1図に於いて、P型シリコン基板1にN型のシリコン
エピタキシャル層2を積層し、水蒸気雰囲気中で熱処理
し、表面にシリコン酸化膜3を成長させる。
次に第2図に示す様に分離領域を形成するためにフォト
エツチングにより酸化膜の一部を開孔し、ドライエツチ
ングによりエピタキシャル層2を貫通し、P型シリコン
基板1に達するまでエツチングする。前記ドライエツチ
ングはSiCβ4+C1□ガスを用いて5Pa程度の圧
力でグロー放電させ垂直な断面形状を得るようにする。
次にシリコン酸化膜3をエツチング除去し、再度酸化す
ることにより溝の側壁、底部にシリコン酸化膜4を成長
させ、更にSiH4ガスを熱分解し、多結晶シリコン層
5を全面に付着させる。この場合の断面形状を第3図に
示し、溝部がくぼんだ形状5a、5bとなる。
次に上部にフォトレジスト6を回転塗布すると、フォト
レジストは流動性があるために第4図に示すように表面
はほぼ水平となる。
次に表面よりフォトレジストと多結晶シリコンのエツチ
ング速度が同じになるようにCF4 +O□ガスを用い
表面の酸化膜に達するまでドライエツチングを行うこと
により第5図に示すような断面形状となる。
この様に前記各工程によりドライエツチングで形成され
た溝部の側壁及び底部の酸化膜で素子間の電気的分離が
はかられ、微細な半導体装置が製造出来るものである。
〔発明の効果〕
本発明は次の効果を有する。すなわち、従来技術に比較
して素材間の熱処理が必要なくなり工程時間の短縮が可
能となり、更にPN接合を用いてないので、漏れ電流が
非常に小さくなり集積回路の消費電力が低減されるもの
である。
【図面の簡単な説明】
第1図〜第5図は本実施例による工程の説明図、第6図
は従来例の説明図である。 ■・・・シリコン基板。 2・・・シリコンエピタキシャル層。 4・・・酸化膜。 5・・・多結晶シリコン。

Claims (1)

    【特許請求の範囲】
  1.  バイポーラ型集積回路の製造方法で素子間の電気的分
    離手段としてシリコン基板上に積層したシリコンエピタ
    キシャル層にエッチングにより溝を形成し、前記溝の側
    壁及び底部を酸化し、前記酸化膜に被覆された溝に、多
    結晶シリコンで埋めてなる半導体製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5576241A (en) * 1994-05-31 1996-11-19 Fuji Electric Co., Ltd. Method of separating semiconductor wafer with dielectrics
US5607875A (en) * 1994-05-31 1997-03-04 Fuji Electric Co., Ltd. Method of separating a semiconductor wafer with dielectrics

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5576241A (en) * 1994-05-31 1996-11-19 Fuji Electric Co., Ltd. Method of separating semiconductor wafer with dielectrics
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