JPS63156373A - フオトダイオ−ドアレイの製法 - Google Patents
フオトダイオ−ドアレイの製法Info
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- JPS63156373A JPS63156373A JP61304384A JP30438486A JPS63156373A JP S63156373 A JPS63156373 A JP S63156373A JP 61304384 A JP61304384 A JP 61304384A JP 30438486 A JP30438486 A JP 30438486A JP S63156373 A JPS63156373 A JP S63156373A
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- crystal layer
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- Solid State Image Pick-Up Elements (AREA)
- Element Separation (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、複数のフォトダイオードが接続されたフォ
トダイオードアレイの製法に関する。
トダイオードアレイの製法に関する。
複数のフォトダイオードＤ１を同一基板上に形成してフ
ォトダイオードアレイＤＡＩを製造する場合、各フォト
ダイオードＤＩが互いに干渉しあうのを防ぐために、絶
縁層分離基板（ｄｉｅｌｅｃｔｒｉｃｉｓｏｌａｔｉｏ
ｎ、以下ｒＤＩ基板」と記す）が使用されている。
ォトダイオードアレイＤＡＩを製造する場合、各フォト
ダイオードＤＩが互いに干渉しあうのを防ぐために、絶
縁層分離基板（ｄｉｅｌｅｃｔｒｉｃｉｓｏｌａｔｉｏ
ｎ、以下ｒＤＩ基板」と記す）が使用されている。
このようなりＩ基板を製造する方法は、第３図（ａ）〜
（ｅ）のようである。
（ｅ）のようである。
すなわち、まず、厚み４００ｔｎａ程度の単結晶シリコ
ン等からなる半導体単結晶基板１′を用怠しく第３図（
ａｌｅ、その表面に、異方性エツチング等の方法によっ
て深さ７０ｎ程度の溝１０・・・を形成する（第３図（
ｂ））。
ン等からなる半導体単結晶基板１′を用怠しく第３図（
ａｌｅ、その表面に、異方性エツチング等の方法によっ
て深さ７０ｎ程度の溝１０・・・を形成する（第３図（
ｂ））。
つぎに、この半導体単結晶基板１′表面を酸化する等し
て、その表面に酸化物層１１．１１を形成しく第３図（
Ｃ））、その上にポリシリコン層１２を体積させる（第
３図（ｄ））。
て、その表面に酸化物層１１．１１を形成しく第３図（
Ｃ））、その上にポリシリコン層１２を体積させる（第
３図（ｄ））。
そして、これを、前記半導体単結晶基板１′の側から約
３３０ｎ程度研磨して、ポリシリコン層１２で囲まれた
単結晶シリコンの分離島１ａ’、１ｂ′・・・を形成し
、ＤＩ基板１３を得る（第３図（ｅ））。
３３０ｎ程度研磨して、ポリシリコン層１２で囲まれた
単結晶シリコンの分離島１ａ’、１ｂ′・・・を形成し
、ＤＩ基板１３を得る（第３図（ｅ））。
このようにして得られたＤＩ基板１３の各分離島１ ａ
’ ＋ １ ｂ ’・・・に、不純物を拡散させて
不純物層５．６を形成し、それによってフォトダイオー
ドＤ、・・・を構成する。そして、各フォトダイオード
ＤＩ・・・をＡｌ配線７・・・で繋げば、第４図にみる
ような、フォトダイオードアレイＤ Ａ ＋が得られる
。
’ ＋ １ ｂ ’・・・に、不純物を拡散させて
不純物層５．６を形成し、それによってフォトダイオー
ドＤ、・・・を構成する。そして、各フォトダイオード
ＤＩ・・・をＡｌ配線７・・・で繋げば、第４図にみる
ような、フォトダイオードアレイＤ Ａ ＋が得られる
。
ところが、このような方法でフォトダイオードアレイＤ
Ａ＋を製造するには、上述したように、異方性エツチン
グ、研磨等の多くの工程を必要とし、またＤＩ基板の性
質上、ポリシリコン層１２の成長時、基板に大きなソリ
の発生する恐れがあって均一な研磨を行うことができな
くなり、各分離島の容積がばらついて、その中に形成さ
れるフォトダイオードアレイＤ Ａ ＋の出力電流を均
一にすることができなくなる等、種々の問題がある。
Ａ＋を製造するには、上述したように、異方性エツチン
グ、研磨等の多くの工程を必要とし、またＤＩ基板の性
質上、ポリシリコン層１２の成長時、基板に大きなソリ
の発生する恐れがあって均一な研磨を行うことができな
くなり、各分離島の容積がばらついて、その中に形成さ
れるフォトダイオードアレイＤ Ａ ＋の出力電流を均
一にすることができなくなる等、種々の問題がある。
この発明は、以上の事情に鑑みてなされたものであって
、製造工程が少な（て基板にソリを発生させるような工
程や出力電圧をばらつかせるような工程を含まず、かつ
、各工程が簡単で、しかも、製造されたフォトダイオー
ドアレイを構成する各フォトダイオードが互いに干渉し
あうことのないフォトダイオードアレイの製法を提供す
ることを目的としている。
、製造工程が少な（て基板にソリを発生させるような工
程や出力電圧をばらつかせるような工程を含まず、かつ
、各工程が簡単で、しかも、製造されたフォトダイオー
ドアレイを構成する各フォトダイオードが互いに干渉し
あうことのないフォトダイオードアレイの製法を提供す
ることを目的としている。
以上の目的を達成するため、この発明は、基板として、
半導体単結晶層、絶縁層および多結晶層がこの順に積層
されたものを使用し、この基板の前記半導体単結晶層に
不純物を拡散させてその表面から前記絶縁層に達する分
離拡散層を形成し、それによって半導体単結晶層を複数
の部分に分離して、その各部分にフォトダイオードを形
成する工程を含んでいるフォトダイオードアレイの製法
を要旨としている。
半導体単結晶層、絶縁層および多結晶層がこの順に積層
されたものを使用し、この基板の前記半導体単結晶層に
不純物を拡散させてその表面から前記絶縁層に達する分
離拡散層を形成し、それによって半導体単結晶層を複数
の部分に分離して、その各部分にフォトダイオードを形
成する工程を含んでいるフォトダイオードアレイの製法
を要旨としている。
以下に、この発明を、その一実施例をあられす図面を参
照しつつ、詳しく説明する。
照しつつ、詳しく説明する。
この発明に使用される基板Ａとしては、半導体単結晶層
１．絶縁層２および多結晶層３の３Ｆｉ構造からなるも
のが使用される。
１．絶縁層２および多結晶層３の３Ｆｉ構造からなるも
のが使用される。
第１図（ａ）〜Ｉｄ）は、上記基板Ａを、通常の積層法
等を通用して製造し、それを使用して、その表面にフォ
トダイオードアレイを形成する場合をあられしている。
等を通用して製造し、それを使用して、その表面にフォ
トダイオードアレイを形成する場合をあられしている。
すなわち、第１図（ａｌにみるような、第１導電型（Ｎ
型）の単結晶シリコンウェハ等の半導体単結晶基板１′
を用意し、その表面を酸化して、５ｉｎｓ等からなる絶
縁層２を形成する（第１図（ｂ））。
型）の単結晶シリコンウェハ等の半導体単結晶基板１′
を用意し、その表面を酸化して、５ｉｎｓ等からなる絶
縁層２を形成する（第１図（ｂ））。
つぎに、この絶縁層２の上に第１導電型不純物を含むポ
リシリコン等の多結晶を堆積させて多結晶層３を形成す
る（第１図（Ｃ））。
リシリコン等の多結晶を堆積させて多結晶層３を形成す
る（第１図（Ｃ））。
そうすると、同図にみるように、前記単結晶シリコンウ
ェハ１′を単結晶層１とした、３層構造の基板Ａが得ら
れる。
ェハ１′を単結晶層１とした、３層構造の基板Ａが得ら
れる。
得られた基板Ａの単結晶層１に第２導電型（Ｐ型）の不
純物を拡散させて、単結晶層１の表面から前記絶縁層２
に達する分離拡散層４・・・を形成し、それによって、
この単結晶層ｌを複数の部分に分離する（第１図（ｄ）
）。
純物を拡散させて、単結晶層１の表面から前記絶縁層２
に達する分離拡散層４・・・を形成し、それによって、
この単結晶層ｌを複数の部分に分離する（第１図（ｄ）
）。
複数の分離拡散層４・・・で複数の部分に分離された単
結晶層１の各部分に、各種の不純物を拡散させて第２導
電型の不純物層５．第１導電型の不純物層６を形成し、
それによってフォトダイオードＤＩ・・・の能動部分を
構成する。そして、各フォトダイオードＤＩ・・・をＡ
ｌ配線７・・・で繋げば、第２図にみるような、フォト
ダイオードアレイＤ Ａ ＋が得られる。
結晶層１の各部分に、各種の不純物を拡散させて第２導
電型の不純物層５．第１導電型の不純物層６を形成し、
それによってフォトダイオードＤＩ・・・の能動部分を
構成する。そして、各フォトダイオードＤＩ・・・をＡ
ｌ配線７・・・で繋げば、第２図にみるような、フォト
ダイオードアレイＤ Ａ ＋が得られる。
なお、このようにしてフォトダイオードアレイＤＡＩが
形成された単結晶層１の上には、図にみるように、パッ
シベーション膜８を介して、遮光層９・・・が形成され
るようであってもよい。
形成された単結晶層１の上には、図にみるように、パッ
シベーション膜８を介して、遮光層９・・・が形成され
るようであってもよい。
遮光層９・・・は、分離拡散Ｍ４と単結晶層１との界面
に光が照射されて、その部分に寄生ダイオードが発生す
るのを防ぐためのものであって、図にみるように、分離
拡散層４が拡散された部分の上に形成され、それによっ
て、前記寄生ダイオードの発生が防止されるのである。
に光が照射されて、その部分に寄生ダイオードが発生す
るのを防ぐためのものであって、図にみるように、分離
拡散層４が拡散された部分の上に形成され、それによっ
て、前記寄生ダイオードの発生が防止されるのである。
以上のように、この発明のフォトダイオードアレイの製
法によれば、製造工程中に、異方性エツチング、研麿等
の、基板に大きなソリの発生する恐れのある工程や、出
力電圧をばらつかせるような複雑な工程を含んでおらず
、各工程が簡単で、工程数も少なくて済むようになる。
法によれば、製造工程中に、異方性エツチング、研麿等
の、基板に大きなソリの発生する恐れのある工程や、出
力電圧をばらつかせるような複雑な工程を含んでおらず
、各工程が簡単で、工程数も少なくて済むようになる。
しかも、この製法で得られたフォトダイオードアレイＤ
Ａ＋は、各フォトダイオードＤ１の間が、分離拡散層４
・・・と絶縁層２とで電気的に完全に分離されているた
め、各フォトダイオードＤ１は互いに干渉しあうことの
ないものとなる。
Ａ＋は、各フォトダイオードＤ１の間が、分離拡散層４
・・・と絶縁層２とで電気的に完全に分離されているた
め、各フォトダイオードＤ１は互いに干渉しあうことの
ないものとなる。
なお、これまでは、以上の図の実施例にもとづいてのみ
、この発明を説明してきたが、この発明は、以上の実施
例に限定されるものではない。
、この発明を説明してきたが、この発明は、以上の実施
例に限定されるものではない。
たとえば、以上の図の実施例では、第１導電型がＮ型で
、第２導電型がＰ型であったが、これは、逆であっても
構わない。
、第２導電型がＰ型であったが、これは、逆であっても
構わない。
また、フォトダイオードアレイＤ Ａ ＋を構成するフ
ォトダイオードＤ１は、以上の図の実施例のものに限定
されず、その他の構成のものとすることもできる。
ォトダイオードＤ１は、以上の図の実施例のものに限定
されず、その他の構成のものとすることもできる。
要するに、基板として、半導体単結晶層、絶縁層および
多結晶層がこの順に積層されたものを使用し、この基板
の前記半導体単結晶層に不純物を拡散させてその表面か
ら前記絶縁層に達する分離拡散層を形成し、それによっ
て半導体単結晶層を複数の部分に分離して、その各部分
にフォトダイオードを形成する工程を含んでいるのであ
れば、その他の構成は特に限定されないのである。
多結晶層がこの順に積層されたものを使用し、この基板
の前記半導体単結晶層に不純物を拡散させてその表面か
ら前記絶縁層に達する分離拡散層を形成し、それによっ
て半導体単結晶層を複数の部分に分離して、その各部分
にフォトダイオードを形成する工程を含んでいるのであ
れば、その他の構成は特に限定されないのである。
この発明のフォトダイオードアレイの製法は、以上のよ
うであり、基板として、半導体単結晶層、絶縁層および
多結晶層がこの順に積層されたものを使用し、この基板
の前記半導体単結晶層に不純物を拡散させてその表面か
ら前記絶縁層に達する分離拡散層を形成し、それによっ
て半導体単結晶層を複数の部分に分離して、その各部分
にフォトダイオードを形成する工程を含んでいるため、
従来のＤ１基板を用いたもののように基板にソリを発生
させるような工程や出力電圧をばらつかせるような工程
を含まず、かつ、製造工程が少なくて各工程が簡単出、
しかも、製造されたフォトダイオードアレイを構成する
各フォトダイオードが互いに干渉しあうことのないもの
となっている。
うであり、基板として、半導体単結晶層、絶縁層および
多結晶層がこの順に積層されたものを使用し、この基板
の前記半導体単結晶層に不純物を拡散させてその表面か
ら前記絶縁層に達する分離拡散層を形成し、それによっ
て半導体単結晶層を複数の部分に分離して、その各部分
にフォトダイオードを形成する工程を含んでいるため、
従来のＤ１基板を用いたもののように基板にソリを発生
させるような工程や出力電圧をばらつかせるような工程
を含まず、かつ、製造工程が少なくて各工程が簡単出、
しかも、製造されたフォトダイオードアレイを構成する
各フォトダイオードが互いに干渉しあうことのないもの
となっている。
第１図ｆａ）〜（ｄ）はこの発明の工程の一実施例を説
明する説明図、第２図はこの発明によって製造されるフ
ォトダイオードアレイの一例の要部の構成を説明する説
明図、第３図（ａｌ〜（ｅ）は従来の工程を説明する説
明図、第４図は従来の工程によって製造されるフォトダ
イオードアレイの一例の要部の構成を説明する説明図で
ある。 Ａ・・・基板 １・・・単結晶層 ２・・・絶縁Ｎ ３
・・・多結晶層 ４・・・分離拡散層 ９・・・遮光層
Ｄ、・・・フォトダイオード ＤＡ、・・・フォトダ
イオードアレイ 代理人 弁理士 松 本 武 彦 第１図 又１ 第２図 第３図 （ｄ） １２ ＠３図 第４図 手続補正書（自発 １、事件の表示 昭和６１年特許願第３０４３８４号 ２、発明の名称 フォトダイオードアレイの製法 ３、補正をする者 引手との関係 特許出願人 住 所 大阪府門真市大字門真１０４８番地
名 称 （５８３）松下電工株式会社 代 表者 代表取締役 藤 井 貞 夫４、代理人 氏 名 （７３４６）弁理士 松 本 武
彦５、補正によ引吻する発明の数
−一 −□な し ６、補正の対象 ｇ１皿のとおり ７、補正の内容 刃ＩＩａのとおり６、？！正の対
象 明細書 ７、補正の内容 （１）明細書第４頁第３行、第７頁第４行ならびに第８
頁第２０行の計３個所に、それぞれ「出力電圧」とある
を「出力電流」と訂正する。
明する説明図、第２図はこの発明によって製造されるフ
ォトダイオードアレイの一例の要部の構成を説明する説
明図、第３図（ａｌ〜（ｅ）は従来の工程を説明する説
明図、第４図は従来の工程によって製造されるフォトダ
イオードアレイの一例の要部の構成を説明する説明図で
ある。 Ａ・・・基板 １・・・単結晶層 ２・・・絶縁Ｎ ３
・・・多結晶層 ４・・・分離拡散層 ９・・・遮光層
Ｄ、・・・フォトダイオード ＤＡ、・・・フォトダ
イオードアレイ 代理人 弁理士 松 本 武 彦 第１図 又１ 第２図 第３図 （ｄ） １２ ＠３図 第４図 手続補正書（自発 １、事件の表示 昭和６１年特許願第３０４３８４号 ２、発明の名称 フォトダイオードアレイの製法 ３、補正をする者 引手との関係 特許出願人 住 所 大阪府門真市大字門真１０４８番地
名 称 （５８３）松下電工株式会社 代 表者 代表取締役 藤 井 貞 夫４、代理人 氏 名 （７３４６）弁理士 松 本 武
彦５、補正によ引吻する発明の数
−一 −□な し ６、補正の対象 ｇ１皿のとおり ７、補正の内容 刃ＩＩａのとおり６、？！正の対
象 明細書 ７、補正の内容 （１）明細書第４頁第３行、第７頁第４行ならびに第８
頁第２０行の計３個所に、それぞれ「出力電圧」とある
を「出力電流」と訂正する。
Claims (2)
- （１）基板として、半導体単結晶層、絶縁層および多結
晶層がこの順に積層されたものを使用し、この基板の前
記半導体単結晶層に不純物を拡散させてその表面から前
記絶縁層に達する分離拡散層を形成し、それによって半
導体単結晶層を複数の部分に分離して、その各部分にフ
ォトダイオードを形成する工程を含んでいるフォトダイ
オードアレイの製法。 - （２）分離拡散層が形成された部分を覆うように、遮光
層を形成する工程をも含んでいる特許請求の範囲第１項
記載のフォトダイオードアレイの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304384A JPS63156373A (ja) | 1986-12-19 | 1986-12-19 | フオトダイオ−ドアレイの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304384A JPS63156373A (ja) | 1986-12-19 | 1986-12-19 | フオトダイオ−ドアレイの製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63156373A true JPS63156373A (ja) | 1988-06-29 |
Family
ID=17932368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61304384A Pending JPS63156373A (ja) | 1986-12-19 | 1986-12-19 | フオトダイオ−ドアレイの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63156373A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0460861A2 (en) * | 1990-05-31 | 1991-12-11 | Canon Kabushiki Kaisha | Device separation structure and semiconductor device improved in wiring structure |
| JPH0513561A (ja) * | 1991-07-03 | 1993-01-22 | Fujitsu Ltd | 半導体集積回路 |
-
1986
- 1986-12-19 JP JP61304384A patent/JPS63156373A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0460861A2 (en) * | 1990-05-31 | 1991-12-11 | Canon Kabushiki Kaisha | Device separation structure and semiconductor device improved in wiring structure |
| US5200639A (en) * | 1990-05-31 | 1993-04-06 | Canon Kabushiki Kaisha | Semiconductor device with isolating groove containing single crystalline aluminum wiring |
| US5665630A (en) * | 1990-05-31 | 1997-09-09 | Canon Kabushiki Kaisha | Device separation structure and semiconductor device improved in wiring structure |
| JPH0513561A (ja) * | 1991-07-03 | 1993-01-22 | Fujitsu Ltd | 半導体集積回路 |
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