JPH0341985B2 - - Google Patents
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- JPH0341985B2 JPH0341985B2 JP61284203A JP28420386A JPH0341985B2 JP H0341985 B2 JPH0341985 B2 JP H0341985B2 JP 61284203 A JP61284203 A JP 61284203A JP 28420386 A JP28420386 A JP 28420386A JP H0341985 B2 JPH0341985 B2 JP H0341985B2
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- capacitor
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- integrated circuit
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Landscapes
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体、金属、絶縁体を４層以上積
層してキヤパシタとして用いるもので、特に集積
度の大きな集積回路に用いると好適である。
層してキヤパシタとして用いるもので、特に集積
度の大きな集積回路に用いると好適である。
従来、半導体集積回路において、回路中にキヤ
パシタを使用する場合、金属−酸化膜−半導体の
積層によりMOS構造や、金属−半導体のシヨツ
トキ接合、あるいは半導体どうしのpn接合を形
成してキヤパシタとして用いてきた。
パシタを使用する場合、金属−酸化膜−半導体の
積層によりMOS構造や、金属−半導体のシヨツ
トキ接合、あるいは半導体どうしのpn接合を形
成してキヤパシタとして用いてきた。
また、集積度が向上して、一素子あたりの面積
が小さくなつてくると、アイ・イー・イー・イ
ー、エレクトロン・デバイス・レターズ、イー・
デイー・エルー４（1983年）第90ページ （IEEE Electron Device Letters、EDL−４
（1983）p.90）に記載されているように、キヤパ
シタを形成する領域を基板側に深くエツチング
し、その側面の面積を利用して容量の大きなキヤ
パシタを形成する方法（Corrugated Capacitor
Cell：CCC）も知られていた。
が小さくなつてくると、アイ・イー・イー・イ
ー、エレクトロン・デバイス・レターズ、イー・
デイー・エルー４（1983年）第90ページ （IEEE Electron Device Letters、EDL−４
（1983）p.90）に記載されているように、キヤパ
シタを形成する領域を基板側に深くエツチング
し、その側面の面積を利用して容量の大きなキヤ
パシタを形成する方法（Corrugated Capacitor
Cell：CCC）も知られていた。
〔発明が解決しようとする問題点〕
上記従来技術においては、以下のような問題点
があつた。すなわち、集積度が向上して一素子あ
たりの面積が微小になつてくると、MOS構造、
シヨツトキ接合、pn接合を用いたキヤパシタで
は必要な容量が得られなくなつてくる。また、
CCCでは、必要な容量は得られるものの、微小
な領域を、精度良くしかも深くエツチングするこ
とは困難である。
があつた。すなわち、集積度が向上して一素子あ
たりの面積が微小になつてくると、MOS構造、
シヨツトキ接合、pn接合を用いたキヤパシタで
は必要な容量が得られなくなつてくる。また、
CCCでは、必要な容量は得られるものの、微小
な領域を、精度良くしかも深くエツチングするこ
とは困難である。
さらに、ガラス、ステンレス等の半導体以外の
基板上に成長した半導体を用いる薄膜トランジス
タ等のデバイスでは、基板をエツチングすること
自体困難であるため、必要な容量を得ることは難
しい。
基板上に成長した半導体を用いる薄膜トランジス
タ等のデバイスでは、基板をエツチングすること
自体困難であるため、必要な容量を得ることは難
しい。
本発明の目的は、上記の問題をなくし、微小面
積においても深いエツチングを用いず、また半導
体以外の基板を用いた場合にも必要な容量の得ら
れるキヤパシタを提供することにある。
積においても深いエツチングを用いず、また半導
体以外の基板を用いた場合にも必要な容量の得ら
れるキヤパシタを提供することにある。
上記目的は、ｐ形半導体とｎ形半導体の薄層を
積層することによつて達成される。このようにす
れば、pn接合の数が増え、実行的にキヤパシタ
形成部の面積が増加するために、キヤパシタの容
量は増加する。
積層することによつて達成される。このようにす
れば、pn接合の数が増え、実行的にキヤパシタ
形成部の面積が増加するために、キヤパシタの容
量は増加する。
キヤパシタの容量Ｃは、キヤパシタを形成する
面積Ａに比例する。たとえばpn接合の場合、次
式のようになる。
面積Ａに比例する。たとえばpn接合の場合、次
式のようになる。
ここで、εSは母材の誘電率、Ｗはpn接合におけ
る空乏層幅、Ａは接合部の面積、ｑは単位電荷、
NBはキヤリア濃度、Vbiはビルトイン電圧、Ｖは
バイアス電圧、ｋはボルツマン定数、Ｔは温度で
ある。なおこの式はone−sided abrupt junction
を仮定して導出した。
る空乏層幅、Ａは接合部の面積、ｑは単位電荷、
NBはキヤリア濃度、Vbiはビルトイン電圧、Ｖは
バイアス電圧、ｋはボルツマン定数、Ｔは温度で
ある。なおこの式はone−sided abrupt junction
を仮定して導出した。
金属−半導体の接合であるシヨツトキ接合、金
属−酸化層−半導体のMOS構造、および金属−
絶縁体−金属などの製造においても、容量Ｃは面
積Ａに比例する。
属−酸化層−半導体のMOS構造、および金属−
絶縁体−金属などの製造においても、容量Ｃは面
積Ａに比例する。
したがつて、キヤパシタ・セルの面積が限定さ
れている場合、本発明のようにpn接合を多数層
積重ねて、実効的に面積を増加させる方法は、微
小面積の深いエツチングを必要としないので、有
効である。
れている場合、本発明のようにpn接合を多数層
積重ねて、実効的に面積を増加させる方法は、微
小面積の深いエツチングを必要としないので、有
効である。
以下、本発明を実施例により説明する。
第１図は参考例によるキヤパシタの作成工程の
概略を示したものである。
概略を示したものである。
まずｎ形Si基板上に、分子線エピタキシー法
（MBE法）を用いて、Gaを1019cm-3ドーピングし
たｐ形Si層２とSbを1017cm-3ドーピングしたｎ形
Si層３を、それぞれ400Åずつ交互に40層積重ね
て成長した（第１図ａ）。分子線エピタキシー法
を用いたのは、界面でのキヤリア濃度が急峻で膜
厚のコントロールを精密に行えるからである。
（MBE法）を用いて、Gaを1019cm-3ドーピングし
たｐ形Si層２とSbを1017cm-3ドーピングしたｎ形
Si層３を、それぞれ400Åずつ交互に40層積重ね
て成長した（第１図ａ）。分子線エピタキシー法
を用いたのは、界面でのキヤリア濃度が急峻で膜
厚のコントロールを精密に行えるからである。
次に不要部分をCF4ガスによつてドライエツチ
ングし、キヤパシタセルの面積を5μｍとしたｂ。
そしてｎ形層を電気的に並列接続するためにリン
を、またｐ形層を並列接続するためにボロンを必
要部分にイオン打込みを行い、ｎ形層とｐ形層の
界面を崩さないように900℃２秒のフラツシユラ
ンプアニールを行つて活性化したｃ。最後にAl
を蒸着して電極としたｄ。
ングし、キヤパシタセルの面積を5μｍとしたｂ。
そしてｎ形層を電気的に並列接続するためにリン
を、またｐ形層を並列接続するためにボロンを必
要部分にイオン打込みを行い、ｎ形層とｐ形層の
界面を崩さないように900℃２秒のフラツシユラ
ンプアニールを行つて活性化したｃ。最後にAl
を蒸着して電極としたｄ。
このようにして得られたキヤパシタは、電極間
に1Vの逆バイアスを印加したとき、およそ５０
fFの容量を持つことがわかつた。これは通常ダ
イナミツク・ランダム・アクセス・メモリ
（dRAM）のストレージ・キヤパシタとして用い
るのに充分大きな値である。
に1Vの逆バイアスを印加したとき、およそ５０
fFの容量を持つことがわかつた。これは通常ダ
イナミツク・ランダム・アクセス・メモリ
（dRAM）のストレージ・キヤパシタとして用い
るのに充分大きな値である。
実際、本参考例のキヤパシタとMDSトランジ
スタを組み合わせてdRAMを作成したところ、
キヤパシタの面積を小さくできるために、集積度
は従来の1.5倍となつた。
スタを組み合わせてdRAMを作成したところ、
キヤパシタの面積を小さくできるために、集積度
は従来の1.5倍となつた。
この参考例では、Si基板上にエピタキシヤル成
長したpn接合の場合のみを述べたが、Si以外の
半導体、またはアモルフアスあるいは多結晶の
pn接合を用いても同様な効果は得られることは
もちろんである。結晶シリコン以外の、多結晶シ
リコンを用いた実施例を次に示す。
長したpn接合の場合のみを述べたが、Si以外の
半導体、またはアモルフアスあるいは多結晶の
pn接合を用いても同様な効果は得られることは
もちろんである。結晶シリコン以外の、多結晶シ
リコンを用いた実施例を次に示す。
［実施例］
第２図は、ガラス基板上に成長したシリコンの
多結晶を用いて形成した薄膜トランジスタと、本
発明を組合わせたものである。
多結晶を用いて形成した薄膜トランジスタと、本
発明を組合わせたものである。
本実施例のように、基板にガラスを用いると、
基板を深く精密にエツチングすることはより困難
になる。そこで本発明が有効になる。
基板を深く精密にエツチングすることはより困難
になる。そこで本発明が有効になる。
作成方法の概略を以下に述べる。
分子線成長法により基板温度500℃で、ガラス
基板上１１にGaをドーピングした多結晶シリコ
ン１２を6000Å堆積した後、キヤパシタを形成す
る部分をホトリソグラフイを用いてエツチングし
た。続いてエツチングした部分に、再び分子線成
長法を用いて、Gaを1019cm-3ドーピングした多結
晶シリコンとSbを1017cm-3ドーピングした多結晶
シリコンをそれぞれ400Åずつ30層積重ねて多層
pn接合１７を成長した。その後、実施例１で述
べたのと同様の方法を用いて本発明によるキヤパ
シタを形成した。また多結晶シリコン単層膜の部
分にはホトリソグラフイ、イオン打込法（CVD
法）などを用いてMOSトランジスタを形成した。
基板上１１にGaをドーピングした多結晶シリコ
ン１２を6000Å堆積した後、キヤパシタを形成す
る部分をホトリソグラフイを用いてエツチングし
た。続いてエツチングした部分に、再び分子線成
長法を用いて、Gaを1019cm-3ドーピングした多結
晶シリコンとSbを1017cm-3ドーピングした多結晶
シリコンをそれぞれ400Åずつ30層積重ねて多層
pn接合１７を成長した。その後、実施例１で述
べたのと同様の方法を用いて本発明によるキヤパ
シタを形成した。また多結晶シリコン単層膜の部
分にはホトリソグラフイ、イオン打込法（CVD
法）などを用いてMOSトランジスタを形成した。
本実施例のように薄膜トランジスタと組合わせ
て使う場合、次のような利点が生ずる。すなわち
薄膜トランジスタで液晶マトリクスを駆動する場
合、液晶駆動回路のみでなくその周辺回路も組込
むことが可能である。その場合、本発明のキヤパ
シタを用いれば、キヤパシタの面積を小さくでき
るので、液晶部分を大きくすることができる。
て使う場合、次のような利点が生ずる。すなわち
薄膜トランジスタで液晶マトリクスを駆動する場
合、液晶駆動回路のみでなくその周辺回路も組込
むことが可能である。その場合、本発明のキヤパ
シタを用いれば、キヤパシタの面積を小さくでき
るので、液晶部分を大きくすることができる。
本発明によれば、必要な容量を持つキヤパシタ
を作成するのに、微小面積を深く精密にエツチン
グする必要がないため、素子作成が簡単になる。
また、構成材料は必ずしも結晶である必要はな
く、多結晶、非結晶の半導体を用いても同様の効
果が得られる。
を作成するのに、微小面積を深く精密にエツチン
グする必要がないため、素子作成が簡単になる。
また、構成材料は必ずしも結晶である必要はな
く、多結晶、非結晶の半導体を用いても同様の効
果が得られる。
さらに、層数を増やすことによつて、キヤパシ
タの容量を保つたまま小さくすることができるの
で、集積度は向上する。
タの容量を保つたまま小さくすることができるの
で、集積度は向上する。
第１図は本発明の参考例の作成工程の概略図、
第２図は本発明を多結晶シリコン薄膜トランジス
タと組合わせた場合の実施例である。 １……ｎ形Si基板、２……Gaドーピング層、
３……Sbドーピング層、４……Ｂイオン打込領
域、５……ｐイオン打込領域、６……Al電極、
１１……ガラス基板、１２……Gaドーピング多
結晶Si、１３……ｐイオン打込領域、１４……
CVD・SiO2膜、１５……ソース・ドレイン電極、
１６……ゲート電極、１７……多結晶Si多層pn
接合、１８……Ｂイオン打込領域、１９……ｐイ
オン打込領域、２０……キヤパシタ電極。
第２図は本発明を多結晶シリコン薄膜トランジス
タと組合わせた場合の実施例である。 １……ｎ形Si基板、２……Gaドーピング層、
３……Sbドーピング層、４……Ｂイオン打込領
域、５……ｐイオン打込領域、６……Al電極、
１１……ガラス基板、１２……Gaドーピング多
結晶Si、１３……ｐイオン打込領域、１４……
CVD・SiO2膜、１５……ソース・ドレイン電極、
１６……ゲート電極、１７……多結晶Si多層pn
接合、１８……Ｂイオン打込領域、１９……ｐイ
オン打込領域、２０……キヤパシタ電極。
Claims (1)
- 【特許請求の範囲】 １ ｐ型多結晶シリコンと、ｎ型多結晶シリコン
のそれぞれ1000Å以下の層を、４層以上交互に積
層してガラス基板上に設け、かつ、ｐ型及びｎ型
それぞれの層を全て並列接続するためのｐ型接続
層及びｎ型接続層とを有し、該ｐ型接続層及びｎ
型接続層にそれぞれ接続された電極を有するキヤ
パシタであつて、 該キヤパシタと上記ガラス基板上に設けられた
薄膜トランジスタとで集積回路を構成するように
用いることを特徴とする集積回路用キヤパシタ。 ２ 特許請求の範囲第１項記載の集積回路用キヤ
パシタにおいて、 上記キヤパシタと薄膜トランジスタとで構成す
る集積回路は上記ガラス基板上に設けられた液晶
マトリクスを駆動する集積回路であることを特徴
とする集積回路用キヤパシタ。 ３ 特許請求の範囲第２項記載の集積回路用キヤ
パシタにおいて、 上記上記キヤパシタと薄膜トランジスタとで構
成する集積回路は液晶駆動回路の周辺回路でもあ
ることを特徴とする集積回路用キヤパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284203A JPS63138761A (ja) | 1986-12-01 | 1986-12-01 | 集積回路用キヤパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284203A JPS63138761A (ja) | 1986-12-01 | 1986-12-01 | 集積回路用キヤパシタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63138761A JPS63138761A (ja) | 1988-06-10 |
| JPH0341985B2 true JPH0341985B2 (ja) | 1991-06-25 |
Family
ID=17675492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61284203A Granted JPS63138761A (ja) | 1986-12-01 | 1986-12-01 | 集積回路用キヤパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63138761A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106934A (ja) * | 1988-10-17 | 1990-04-19 | Nec Corp | 容量絶縁膜の形成方法 |
-
1986
- 1986-12-01 JP JP61284203A patent/JPS63138761A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63138761A (ja) | 1988-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |