KR970054025A - Dram 셀의 구조 및 그 제조방법 - Google Patents

Dram 셀의 구조 및 그 제조방법 Download PDF

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유종선
강원구
이규홍
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양승택
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Abstract

본 발명은 저장 커패시터가 전달 게이트의 아래에 형성된 DRAM 셀의 구조 및 그 제조방법에 관한 것으로서, 그 특징은 DRAM 셀의구조에 잇어서, 전달 게이트로서 SOI 트랜지스터를 채택하며, 저장 전극이 전달게이트의 소오스의 아래에 위치하며, 유전막이 저장 전극의 아래에 위치하며, 판전극이 유전막의 아래에 유ㅣ치하는데에 있으며, 그 다른 특징은 DRAM 셀의 제조방법에 있어서, 규소기판의 위에 저압화학기상증착에 의하여 소정의 두께의 다결정 규소를 증착하는 제1과정과, 제1전극을 소정의 두께로 형성시키는 제2과정과, 소정의 두께의 유전박막을 형성시키는 제3과정과, 규소로 된 제1웨이퍼 표면을 평탄하게 만드는 제9과정과, 표면이 평탄하고 제3전극이 노출된 제1웨이퍼와 제2웨이퍼를 접착시키는 제10과정과, SOI 규소층을 소정의 두께가 되도록 하는 제11과정과, 상기 SOI 규소층에 전달 게이트 트랜지스터 영역을 형성시키는 제12과정과, 열확산로에서 소정의 두께의 게이트 산화막을 형성시키는 제13과정과, 다결정 규소 혹은 폴리사이드를 소정의 두께로 증착하는 제14과정과, 웨드선을 형성하는 제15과정과, 상기 제2웨이퍼 위에 규소 산화막을 증착시키는 제16과정과, 드레인에 비트선이 접촉하는 접촉구멍을 형성하는 제17과정과, 상기 접촉구멍을 메워 소정의 두께의 제4전극을 만드는 제18과정 및 비트선을 형성하는 제17과정과, 상기 접촉구멍을 메워 소정의 두께의 제4전극을 만드는 제18과정 및 비트선을 형성하는 제19과정을 포함하는 데에 있으므로, 본 발명은 커패시터를 전달 게이트의 하부 영역에 배치하여 좁은 DRAM셀 면적에 전달 게이트와 커패시터를 집적화할 수 있다는데에 그 효과가 있다.

Description

DRAM 셀의 구조 밍 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 따른 DRAM 셀의 구조도.

Claims (42)

  1. DRAM 셀의 구조에 있어서, 전달 게이트로서 SOI 트랜지스터를 채택하며 저장 전극이 전달 게이트의 소오스의 아래에 위치하며 유전막이 저장 전극의 아래에 위치하며; 판전극이 유전막의 아래에 위치하는 것을 특징으로 하는 DRAM 셀의 구조
  2. DRAM 셀의 제조방법에 있어서, 규소기판의 위에 저압화학기상증착에 의하여 소정의 두께의 다결정 규소를 증착하는 제1과정과 제1전극을 소정의 두께로 형성시키는 제2과정과 소정의 두께의 유전박막을 형성시키는 제3과정과 상기 유전박막을 위에 소정의 두께의 제2전극을 형성하는 제4과정과 저장 전극을 형성하는 제5과정과 규소로 된 제1웨이퍼 위에 화학기상증착에 의하여 규소 산화막을 소저의 두께로 만드는 제6과정과 상기저장 전극 위에 접촉구멍을 형성하는 제7과정과 상기 접촉구멍을 메워 제3전극을 만드는 제8과정과 상기 제3전극과 규소 산화막을 포함한 제1웨이퍼 표면을 평탄하게 만드는 제9과정과 표면이 평탄하게 제3전극이 노출된 제1웨이퍼와 제2웨이퍼플 접착시미는 제10과정과 SOI 규소층을 소정의 두께가 되도록 하는 제11과정과 상기 SOI 규소층에 전달 게이트 트랜지스터 영역을 형성시키는 제12과정과 열확산로에서 소저의 두께의 게이트 산화막을 형성시키는 제13과정과 다결정 규소 혹은 폴리사이드를 소정의 두께로 증착하는 제14과정과 웨드선을 형성하는 제15과정과 상기 제2웨이퍼 위에 규소 산화막을 증착시키는 제16과정과 드레인에 비트선이 접촉하는 접촉구멍을 형성하는 제17과정과 상기 접촉구멍을 메워 소정의 두께의 제4전극을 만드는 제18과정 및 비트선을 형성하는 제19과정을 포함하는 것을특징으로 하는 DRAM 셀의 제조방법.
  3. 제2항에 있어서, 상기 제1과정에서 상기 규소기판의 위에 저압화학기상중착에 의하여 소정의 두께의 다결정 규소를 증착하는 것을 특징으로 하는 DRAM 셀의 제조방법.
  4. 제2항에 또는 제3항에 있어서, 상기 제1과정에서 40㎚ 내지 600㎚ 중의 어느 두께의 다결정 규소를 증착하는 것을 특징으로 하는 DRAM 셀의 제조방법.
  5. 제2항에 잇어서, 상기 제1과정에서 상기 규소기판의 1018㎝-3의 농도를 가진 p+규소 기판인 것을 특징으로 하는 DRAM 셀의 제조방법.
  6. 제2항에 있어서, 상기 제2과정 또는 상기 제4과정에서 비소 또는 인 이온 주입하여 n+-형으로 만들어 판전극 소정의 두께로 형성하는 것을 특징으로 하는 DRAM 셀의제조방법.
  7. 제2항에 있어서, 상기 제2과정 또는 상기 제4과정에서 POCl3도우핑에 의하여 n+-형으로 만들어 판전극 소정의 두께로 형성하는 것을 특징으로 하는 DRAM 셀의제조방법.
  8. 제2항에 있어서, 상기 제2과정 또는 상기 제4과정에서 W, Pt, TiN 또는 이들의 조합으로 소정의 두께의금속전극을 형성하는 것을 특징으로 하는 DRAM 셀의제조방법.
  9. 제2항 또는 제6항 내지 제8항 중 어느 한 항에 있어서, 20nm 내지 400nm 중 어느 두께로 전극을 형성하는 것을 특징으로 하는 DRAM 셀의제조방법.
  10. 제2항에 있어서, 상기 제2과정에서 규소기판 자체를 판전극으로 대용하는 것을 특징으로 하는 DRAM 셀의제조방법.
  11. 제2항에 있어서 제3과정에서 판전극 위에 열산화 또는 산화막 증착에 의하여 소정의 두께의 유전막을 형성하는 것을 특징으로 하는 DRAM 셀의제조방법.
  12. 제2항 또는 제11항에 있어서, 상기 판전극 위에 열산화 또는 산화막 증착에 의하여 20nm 내지 15nm 중 어느 두께로 유전막을 형성하는 것을 특징으로 하는 DRAM 셀의제조방법.
  13. 제2항에 있어서, 상기 제3과정에서 화학기상증착 또는 금속유기물 화학기상증착에 의하여 고유전체 박막을 소정의 두께로 형성시키는 것을 특징으로 하는 DRAM 셀의제조방법.
  14. 제13항에 있어서, TA2,O5, BST, PZT등의 고유전체 박막을 소정의 두께로 형성하는 것을 특징으로 하는 DRAM 셀의제조방법.
  15. 제2항 또는 제13항 또는 제14항에 있어서, 상기 고유전체 박막의 유효두께가 규소 산화막 환산으로 0.1nm 내지 1.5nm 중의 어느 두께인 것을 특징으로 하는 DRAM 셀의제조방법.
  16. 제2항에 있어서, 상기 제5과정에서 사진건판과 식각작업을 이용하여 저장 전극을 형성하는 것을 특징으로 하는 DRAM 셀의제조방법.
  17. 제2항에 있어서, 상기 제6과정 또는 상기 제16과정에서 화학기상증착에 의하여 상기 규소 산화막을 만드는 것을 특징으로 하는 DRAM 셀의제조방법.
  18. 제2항에 있어서, 상기6과정 에서 150㎚ 내지 600㎚ 중의 어느 두께로 상기 규소 산화막을 증착하는 것을 특징으로 하는 DRAM 셀의제조방법.
  19. 제2항에 있어서, 상기 제7과정에서 사진건판과 식각 작업을 이용하여 상기 접촉구멍을 형성하는 것을특징으로 하는 DRAM 셀의제조방법.
  20. 제2항에 있어서, 상기 제8과정 또느 상기 제18과정에서 비소 또는 인 이온주입에 의한 n+-형 다결정 규소를 이용하여 상기 접촉구멍을 메우는 것을 특징으로 하는 DRAM 셀의제조방법.
  21. 제2항에 있어서, 상기 제8과정 또는 상기 제18과정에서 POCI3도우핑에 의한 n+-형 다결정 규소를 이용하여 상기 접촉구멍을 메우는 것을 특징으로 하는 DRAM 셀의제조방법.
  22. 제2항에 있어서, 상기 제8과정과 또는 상기 제18과정에서 W, Pt, TiN 등의 급속 또는 이들의 조합을 이용하여 상기 접촉구멍을 메우는 것을 특징으로 하는 DRAM 셀의제조방법.
  23. 제2항에 있어서, 상기 제9과정에서 화학 기계적 연마를 이용하여 웨이퍼 표면을 평탄하게 만드는 것을 특징으로 하는 DRAM 셀의제조방법.
  24. 제2항에 있어서, 상기 제10과정을 수행할 때에 고온의 노에서 O2환경에서 열처리하여 접착령을 증가시키는 것을 특지으로 하는 DRAM 셀의제조방법.
  25. 제2항에 있어서, 상기 제11과정에서 상기 제2웨이퍼를 식각하거나 연마하거나 또는 식각과 연마를 조합하여 상기 SOI 구소층을 소정의 두꼐가 되도록 하는 것을 특징으로 하는 DRAM 셀의제조방법.
  26. 제2항 또는 제25항에 있어서, 상기 제11과정 에서 상기 SOI 규소층을 20㎚ 내지 400㎚ 중의 어느 두께가 되도록 하는 것을 특징으로 하는 DRAM 셀의제조방법.
  27. 제2항에 있어서, 상기 제11과정이, 상기 규소기판 위에 소정의 불순물 농도 이하로 소정의 두께로 p-층을 성장시키는 제1단계와 상기 제1웨이퍼와 상기 제2웨이퍼를 접착시키는 제2단게와 상기 규소층을 제거하는제3단계와; 다소 거칠어진 P-층을 연마하는 제4단계로 이루어져서 원하는 두께의 SOI 규소층을 얻는 것을 특징으로 하는 DRAM 셀의제조방법.
  28. 제27항에 있어서, 상기 제1단계에서 상기 규소판 위에 1015㎝-3의 불순물 농도 이하로 소정의 두께로 p-층을 성장시키는 것을 특징으로 하는 DRAM 셀의제조방법.
  29. 제27항에 있어서, 상기 제1단게에서 상기 규소기판 위에 소정의 불순물 농도 이하로 80㎚ 내지 1200㎚중의 어느 두께로 p-층을 성장시키는 것을 특징으로 하는 DRAM 셀의제조방법.
  30. 제27항에 있어서, 상기 제2단계에서 고온로에서 소정의 환경에서 제1웨이퍼와 제2웨이퍼 사이의 접착력을 더욱 강화시키는 것을 특징으로 하는 DRAM 셀의제조방법.
  31. 제30항에 있어서, 상기 제2단계에서 고온로에서 800℃ 내지 1000℃와 02/N2환경에서 제1웨이퍼와 제2웨이퍼 상이의 접착력을 더욱 강화시키는 것을 특징으로 하는 DRAM 셀의제조방법.
  32. 제27항에 있어서, 상기 제3단계에서 상기 규소층을 분산 : 인산 : 초산(HF ; HNO3: CH3COOH) 용액에서 제거하는 것을 특징으로 하는 DRAM 셀의제조방법.
  33. 제27항에 있어서, 상기 제3단계에서 상기 규소층을 선택적 화학적 연마를 이용하여 제거하는 것을 특징으로 하는 DRAM 셀의제조방법.
  34. 제2항에 있어서, 상기 제11과정에서 접착 공정에 의하여 SOI 규소층의 일부, 즉 소오스 영역이 전극영역과 전기적으로 접촉하게 되는 것을 특징으로 하는 DRAM 셀의제조방법.
  35. 제2항에 있어서, 상기 제 12과정에서 필드 산화막을 형성하여 상기 전달 게이트 트랜지스터 영역을 형성하는 것을 특지으로 하는 DRAM 셀의제조방법.
  36. 제35항에 있어서, 상기 SOI 규소층에 메사(mesa) 또는 LOCOS(locl oxidation of silicon) 또는 PBL(poly-Si buffered LOCOS) 또는 기타 격리공정을 이용하여 상기 필드 산화막을 형성하시키는 것을 특징으로 하는 DRAM 셀의제조방법.
  37. 제2항에 있어서, 상기 제13과정에서 4㎚ 내지 2㎚ 중의 어느 두께로 상기 게이트 산화막을 형성시키는 것을 특징으로 하는 DRAM 셀의제조방법.
  38. 제2항에 있어서,상기 제14과정에서 상기 다결정 규소 혹은 상기 폴리사이드를 150㎚ 내지 500㎚중의 어느 두께로 증착하는 것을 특징으로 하는 DRAM 셀의제조방법.
  39. 제2항에 있어서, 상기 제15과정에서 사진건판과 식각 작업을 이용하여 웨드선을 형성하는 것을 특징으로 하는DRAM 셀의제조방법.
  40. 제2항에 있어서, 상기 제17과정에서 사진건판과 식각 작업을 이용하여 상기 드레인에 상기 비트선이 접촉하는 접촉구멍을 형서하는 것을 특징으로 하는 DRAM 셀의제조방법.
  41. 제2항에 있어서, 상기 제18과정에서 150㎚ 내지 450㎚ 두께의 제4전극막을 형성하는 것을 특징으로 하는 DRAM 셀의제조방법.
  42. 제2항에 있어서, 상기 제19과정에서 사진건판과 식각 작업을 이용하여 상기 비트선을 형성하는 것을 특징으로 하는 DRAM 셀의제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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