KR960005247B1 - 싱글 트랜지스터 메모리 소자의 제조방법 및 구조 - Google Patents

싱글 트랜지스터 메모리 소자의 제조방법 및 구조 Download PDF

Info

Publication number
KR960005247B1
KR960005247B1 KR1019920019454A KR920019454A KR960005247B1 KR 960005247 B1 KR960005247 B1 KR 960005247B1 KR 1019920019454 A KR1019920019454 A KR 1019920019454A KR 920019454 A KR920019454 A KR 920019454A KR 960005247 B1 KR960005247 B1 KR 960005247B1
Authority
KR
South Korea
Prior art keywords
insulating film
gate
single transistor
forming
gate insulating
Prior art date
Application number
KR1019920019454A
Other languages
English (en)
Other versions
KR940010345A (ko
Inventor
황현상
Original Assignee
금성일렉트론주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론주식회사, 문정환 filed Critical 금성일렉트론주식회사
Priority to KR1019920019454A priority Critical patent/KR960005247B1/ko
Publication of KR940010345A publication Critical patent/KR940010345A/ko
Application granted granted Critical
Publication of KR960005247B1 publication Critical patent/KR960005247B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

내용 없음.

Description

싱글 트랜지스터 메모리 소자의 제조방법 및 구조
제1도는 종래의 디램셀의 회로도.
제2도는 종래의 디램셀 구조 단면도.
제3도는 본발명의 싱글 트랜지스터 디램셀의 회로도.
제4도는 본발명의 싱글 트랜지스터 디램셀 구조 단면도.
제5도는 본발명의 싱글 트랜지스터의 디램셀 동작 특성도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 게이트
3 : 불순물영역 10 : 게이트 절연막
11 : 측벽절연막
본 발명은 메모리소자에 관한 것으로 특히 고집적화를 위해 셀 커패시터가 없이 트랜지스터 하나만으로 디램이 작동하도록한 싱글 트랜지스터 디램셀에 관한 것이다.
종래의 디램셀을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도는 종래의 디램셀의 회로도이고, 제2도는 종래의 디램셀 구조 단면도를 나타낸 것으로 종래의 디램셀은 제1도와 같이 트랜지스터(Q1)와 스토리지 커패시터(C1)으로 구성된다.
즉, 제2도와 같이 실리콘 기판(1)위에 게이트(2)를 형성하고 게이트(2) 양측 실리콘기판(1)에 n형 이온주입을 실시하여 불순물영역(3)을 형성하고 전면에 절연막(4)을 증착한 다음 커패시터를 형성할 부위의 절연막(4)을 선택적으로 제거하여 스토리지노드 콘택홀을 형성한다음 폴리실리콘을 증착하고 불필요한 부분을 제거하여 스토리지노드(5)을 형성한다.
그리고, 스토리지노드(5) 위에 유전체막(6)을 형성하고 폴리실리콘을 증착하고 패터닝하여 플레이트(7)을 혀성하여 커패시터를 형성하다.
계속해서, 평탄화용 제2절연막(8)을 증착한 뒤, 제1절연막(4)과 제2절연막(8)을 선택적으로 제거하여 비트라인 콘택홀을 형성한 수 비트라인(9)을 형성하여 제2도와 같은 구조의 디램셀을 완성한다.
그러나 이와같은 종래의 디램셀 구조에 있어서는 고집적화를 위하여 커패시터 및 트랜지스터 면적을 줄여야하는데 디램의 작동을 위해서는 적정량의 전하가 셀 커패시터에 저장되어야 하기 때문에 면적 축소가 어렵고, 셀의 면적 축소를 위해 3차원적으로 셀구조를 변경시켜서 커패시터 면적을 증가시켜 셀의 면적의 축소를 꽤하고 있지만 공정이 어렵고 셀 면적 축소에 한계가 있다.
본발명은 이와같은 문제점을 해결하기 위해 안출한 것으로써, 커패시터는 형성하지 않고 트랜지스터만으로 디램동작을 할 수 있도록 하는데 그 목적이 있다.
이와같은 목적을 달성하기 위한 본발명은 익세스-실리콘 댕글링 본드(excess-sidangling bond)를 갖는 트랜지스터의 게이트 절연막을 형성하여 히스터리시스(hysterisis)효과를 이용한 싱글-트랜지스터 메모리 소자를 형성한 것이다.
이와같은 본발명을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제3도는 본발명의 싱글 트랜지스터 디램셀의 회로도이고 제4도는 본발명의 싱글-트랜지스터 디램셀 구조단면도로써, 본발명의 싱글트랜지스터 디램셀은 제3도와 같이 커패시터가 없이 트랜지스터만으로 이루어진다.
즉, 제4도와 같이 실리콘기판(1)에 필드산화막(도면에는 도시되지 않음)을 성장하여 액티브영역과 필드 영역을 한정하고 액티브영역의 실리콘기판 표면에 게이트 절연막(10)을 형성한다.
게이트 절연막(10) 형성방법을 게이트산화막을 성장하여 익세스-실리콘 댕글링 본드를 실시한다.
익세스-실리콘 댕글링 본드 형성 방법은 게이트산화막에 Si을 이온주입한다.
이온주입 조건은 게이트 산화막의 두께가 200A일 경우, 에너지 10~20kev에서 1014~1016/cm 농도로하여 850℃~1000℃에서 10~120분간 데미지 어닐링을 실시한다.
만약, 게이트 산화막이 얇은 경우는 에너지를 줄여야 한다. 그리고, 다른 게이트절연막(10) 형성 방법으로 도면에는 도시되지 않았지만 실리콘 기판에 산화막 또는 질화막을 화학증착법(Chemical Vapour Deposition, CVD)으로 증착하는 경우가 있는데 이는 가스폴로우비율(Gas flow rate)을 조절하여 화합물의 조상비가 화학양론적으로 만족되지 못한(Non-Stoichimetic) SiOx나 SixNy를 증착하여 익세스-실리콘 댕글링 본드를 형성한다.
상기 조성부가 화학양론적으로 만족되지 못한 SiOx나 SixNy의 형성의 1실시예를 설명하면, SixNy 형성은 NH3/SiH4의 가스폴로우 비율을 10~1000으로하고 SiOx형성은 N2O/SiH4의 가스플로우 비율은 1~10으로하면 된다.
이와같은 익세스-실리콘 댕글링 본드 구조를 갖는 게이트 절연막(10) 형성후 전면에 폴리실리콘을 증착하고 포토에치공정으로 패터닝하여 게이트(2)를 형성하고 게이트(2)양측 실리콘기판(1)에 불순물이온주입으로 소오스/드레인영역이 될 불순물영역(3)을 형성한다.
계속해서, 절연막을 증착하고 에치백하여 게이트(2)측벽에 측벽절연막(11)을 형성하고 평타화용 제2절연막(도면에는 도시되지 않음)을형성하고 불순물영격(3) 상측의 제2절연막을 선택적으로 제거하여 비트라인 콘택을 형성한 뒤 금속물을 증착하여 비트라인을 형성한다.
제4도와 같이 형성된 본발명의 싱글트랜지스터 메모리 소자 구조는 익세스-실리콘 댕글링 본드의 히스터리시스 효과를 이용하여 트랜지스터를 두 개의 문턱전압(threshold voltage) 상태로 프로그램 할 수 있는 구조로써, 제3도에서 트랜지스터(Q2)에 "1"을 기록하기 위해서는 워드라인(Word Line)에 하이전압(high Voltage)(VDD)를 인가하고 비트라인(bit-line)에 로우전압(Low Voltage)(OV)를 인가하여 문턱전압(Vth)를 하이상태로 만들며, 트랜지스터(Q2)에 "0"을 기록하기 위해서는 워드라인 및 비트라인에 모두 하이전압(VDD)을 인가하여 문턱전압(Vth)을 낮은 상태로 만든다.
또한, 리드(Read)할 때는 비트라인에는 하이전압(VDD)을 인가하고 워드라인에는 로우전압(VDD/2~VDD/8)을 인가하면 기록된 "0"또는 "1"의 문턱전압(Vth) 차이를 이용하여 다른 전압을 읽어낸다.
여기서, 본발명을 쉽게 이해할 수 있도록 실리콘-댕글링본드에 대해 설명하면 정상적인 SiO2는 Si 1개가 4개의 0에 둘러쌓이고 0 한 개는 Si 2개에 둘러쌓여 있다. 반면, 댕글리본드를 가진 구조에서는 0가 있어야할 자리엔 0가 없어서 댕글링 본드를 형성한 것이다.
이 실리콘-댕글링 본드가 전하의 트랩 사이트(trap site)로 작용하여 어느 이상의 바이어스를 가하면 전자를 트랩시켜서 트랜지스터의 문턱전압(threshold Voltage)를 바꿀 수 있다.
이에 따라 히스테라시스 효과가 발생하는데, 앞에서 언급한 바와 같이 실리콘-댕글링 본드가 질화막의 밴드갭(Band gab)내에 트랩-사이트를 형성하여 전자를 받거나 읽으면서 음이나 양의 상태가 되고 트랜지스터의 문턱전압(Vth)값을 변화시킨다.
즉,
단, θi=인터페이스 차지(interfacxe charge)로서, 댕글링 본드가 일렉트론(Elictron)의 트랩사이트로 작용하면 이로 인해 θi가 바뀌게 되므로 Vth가 바뀌어진다.
그 그림을 제5도에 나타내었다.
발명의 다른 실시예로서, 트랜지션 메탈(transition Metal)인 Cr, Pt, W, Ir, Pd, Ni 등을 도판트(dopant)로하여 게이트산화막을 도핑시켜서 이를 게이트절연막(10)으로 이용하여 메모리 트랜지스터로 사용할 수도 있다.
이상에서 설명한 바와 같이 본발명의 싱글-트랜지스터 베모리소자에 있어서는 트랜지스터 하나만으로 문턱전압을 조절하여 신호를 기록할 수 있으므로 디램의 고집적화에 공정이 단순한 효과가 있다.

Claims (11)

  1. 반도체 기판(1)위에 댕글링 본드 구조를 갖는 게이트 절연막(10)을 형성하는 공정과, 전면에 전도층을 증착하고 포토에치 공정으로 전도층과 게이트절연막을 패터닝하여 게이트(2)를 형성하는 공정과 게이트 양측 실리콘기판에 불순물영역을 형성하는 공정과, 게이트(2)에 측벽절연막(11)을 형성하고 전면에 제1절연막을 형성하는 공정과, 일측불순물 상측의 제1절연막을 선택적으로 제거하여 비트라인 콘택을 형성하는 공정과, 상기 콘택부위에 비트라인을 형성하는 공정으로 이루어짐을 특징으로하는 싱글트랜지스터 메모리 소자 제조방법.
  2. 제1항에 있어서, 게이트절연막(10)을 게이트산화막을 성장하여 실리콘이온주입으로 댕글링 본드 구조를 갖도록 함을 특징으로하는 싱글 트랜지스터 메모리 소자 제조방법.
  3. 제2항에 있어서, 실리콘이온주입은 게이트 산화막의 두께에 따라 10~20Kev에너지에서 1014~1016/cm 농도로 하고 850℃~1000℃에서 10~120분간 어닐링함을 특징으로하는 싱글 트랜지스터 메모리 소자 제조 방법
  4. 제1항에 있어서, 게이트절연막(10)을 CVD법으로 가스플로우비율을 조절하여 조성비가 양론적으로 만족되지 못한 SiOx로 형성함을 특징으로 하는 싱글 트랜지스터 메로미 소자 제조방법.
  5. 제4항에 있어서, SiOx의 가스플로우비율을 N2O/SiH4= 1~100 으로 함을 특징으로 하는 싱글 트랜지스터 메모리 소자 제조방법
  6. 제1항에 있어서, 게이트 절연막(10)을 CVD법으로 가스플로우 비율을 조절하여 조성비가 양론적으로 만족되지 못한 SiXNy로 형성함을 특징으로 하는 싱글 트랜지스터 메모리 소자 제조방법
  7. 제6항에 있어서, SixNy의 가스플로우 비율을 NH3/SiH4= 10~1000으로 함을 특징으로 하는 싱글 트랜지스터 메모리 소자 제조방법
  8. 제1항에 있어서 게이트 절연막(10)을 트랜지션 메탈이 도핑된 산화막으로 형성함을 특징으로하는 싱글 트랜지스터 메모리 소자 제조방법
  9. 제8항에 있어서, 트랜지션 메탈로는 Cr, Pt, W, Ir, Pd, Ni 중의 하나를 선택하여 사용함을 특징으로하는 싱글 트랜지스터 메모리 소자 제조방법
  10. 반도체 기판(1)과, 반도체 기판(1) 상측에 형성되어 신호를 인가하기 위한 게이트(2)와, 반도체 기판(1)과 게이트(2)사이에 형성되고, 트랜지스터의 문턱전압 값을 변화시키는 게이트절연막(10)과, 게이트(2) 양측 반도체 기판(1)에 형성되는 불순물 영역(3)과, 일측불순물영역에 연결되어 신호를 인가하기 위한 비트라인을 구비하여 구성됨을 특징으로 하는 싱글 트랜지스터 메모리 소자구조
  11. 제10항에 있어서, 게이트절연막(10)은 실리콘 댕글링 본드 구조를 갖음을 특징으로하는 싱글 트랜지스터 메모리 소자구조.
KR1019920019454A 1992-10-22 1992-10-22 싱글 트랜지스터 메모리 소자의 제조방법 및 구조 KR960005247B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920019454A KR960005247B1 (ko) 1992-10-22 1992-10-22 싱글 트랜지스터 메모리 소자의 제조방법 및 구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920019454A KR960005247B1 (ko) 1992-10-22 1992-10-22 싱글 트랜지스터 메모리 소자의 제조방법 및 구조

Publications (2)

Publication Number Publication Date
KR940010345A KR940010345A (ko) 1994-05-26
KR960005247B1 true KR960005247B1 (ko) 1996-04-23

Family

ID=19341571

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920019454A KR960005247B1 (ko) 1992-10-22 1992-10-22 싱글 트랜지스터 메모리 소자의 제조방법 및 구조

Country Status (1)

Country Link
KR (1) KR960005247B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100305644B1 (ko) * 1994-12-29 2001-12-01 박종섭 반도체소자의 게이트 절연막 제조방법

Also Published As

Publication number Publication date
KR940010345A (ko) 1994-05-26

Similar Documents

Publication Publication Date Title
US5489546A (en) Method of forming CMOS devices using independent thickness spacers in a split-polysilicon DRAM process
US5652156A (en) Layered polysilicon deposition method
US5164806A (en) Element isolating structure of semiconductor device suitable for high density integration
US5492851A (en) Method for fabricating attached capacitor cells in a semiconductor device having a thin film transistor
US5796150A (en) High-performance and reliable thin film transistor (TFT) using plasma hydrogenation with a metal shield on the TFT channel
US4997785A (en) Shared gate CMOS transistor
US5536667A (en) Method for forming a gate electrode in a semiconductor device
JPS6410107B2 (ko)
US6511896B2 (en) Method of etching a substantially amorphous TA2O5 comprising layer
US5151374A (en) Method of forming a thin film field effect transistor having a drain channel junction that is spaced from the gate electrode
US20050048729A1 (en) Method of manufacturing a transistor
JPS5826829B2 (ja) ダイナミックメモリセルの製造方法
CA1232365A (en) Dual electron injection structure and process with self-limiting oxidation barrier
US6184070B1 (en) Thin film transistor and method of manufacturing the same
US20020070407A1 (en) Non-volatile semiconductor device
US5926706A (en) Method for making a trench-free buried contact with low resistance on semiconductor integrated circuits
US4323910A (en) MNOS Memory transistor
US4305086A (en) MNOS Memory device and method of manufacture
US5070034A (en) Process for producing a semiconductor memory device
US6489200B1 (en) Capacitor fabrication process for analog flash memory devices
KR960005247B1 (ko) 싱글 트랜지스터 메모리 소자의 제조방법 및 구조
JPH07161835A (ja) 半導体記憶装置の製造方法
GB2314683A (en) Semiconductor device
KR100190146B1 (ko) 질소 함유 실리콘층 및 고융점 금속층으로 형성된 게이트 구조를 갖고 있는 전계 효과 트랜지스터의 제조 프로세스
GB2074374A (en) Method of making field effect transistors

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050322

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee