KR100190146B1 - 질소 함유 실리콘층 및 고융점 금속층으로 형성된 게이트 구조를 갖고 있는 전계 효과 트랜지스터의 제조 프로세스 - Google Patents
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Abstract
1기가 비트 다이나믹 랜덤 억세스 메모리 디바이스용으로 사용가능한 전계효과 트랜지스터는 질소 함유 실리콘 및 고융점 금속의 상부층으로 구성되는 2층 게이트 구조를 갖고 있고, 질소 함유 실리콘은 고융점 금속으로부터 확산된 알칼리 금속로부터 게이트 산화층을 보호한다.
Description
제1도는 3층 게이트 구조를 갖고 있는 종래의 전계 효과 트랜지스터의 구조를 도시하는 단면도.
제2a도 내지 제2e도는 본 발명에 따른 n 채널형 전계 효과 트랜지스터를 제조하는 프로세스 순서를 도시하는 단면도.
제3a도 내지 제3e도는 본 발명에 따른 n 채널형 전계 효과 트랜지스터를 제조하는 다른 프로세스 순서를 도시하는 단면도.
제4도는 n 채널형 전계 효과 트랜지스터의 임계값의 변화를 도시하는 그래프.
* 도면의 주요부분에 대한 부호의 설명
10, 20 : 실리콘 기판 11 : 필드 산화층
12 : 게이트 산화층 13 : 질소 함유 실리콘층
14 : 텅스텐층 16a, 16b : 소스 및 드레인 영역
16c, 27 : 채널 영역 13a, 14a, 25 : 2층 게이트 구조
본 발명은 전계 효과 트랜지스터에 관한 것으로, 특히 질소 함유 실리콘층 및 고융점 금속층(refractory metal layer)으로 형성된 2층 게이트 구조를 갖고 있는 전계 효과 트랜지스터의 구조 및 그 제조 프로세스에 관한 것이다.
전계 효과 트랜지스터는 반도체 다이나믹 랜덤 억세스 메모리 디바이스 및 게이트 어레이와 같은 반도체 초 고밀도 집적 회로(ultra large scale integration)에서 널리 사용되고, 가장 중요한 전기 부품 중 하나이다. 게이트 전극은 전계 효과 트랜지스터의 구성 요소로 트랜지스터 특성에 영향을 미친다. 게이트 전극은 소스 및 드레인 영역 내로 도펀트 불순물의 셀프 얼라인 유입(self-align introduction)으로 인해 폴리실리콘으로 형성된다. 폴리실리콘은 0.5 미크론 룰로 설계된 전계 효과 트랜지스터의 신호를 빠르게 전파하기에는 저항이 높아, 2층 게이트 구조가 소형 전계 효과 트랜지스터용으로 사용된다. 폴리실리콘층 및 고융점 금속 실리사이드층은 2층 게이트 구조를 형성한다.
전계 효과 트랜지스터는 점진적으로 소형화되어, 1기가 비프 다이나믹 랜덤 억세스 메모리 디바이스는 게이트 폭이 0.15 미크론인 전계 효과 트랜지스터로 제조되는 것이 고려되고 있다. 2층 게이트 구조, 즉 폴리실리콘층 및 고융점 금속 실리 사이드층의 적층 구조가 1기가 비트 다이나믹 랜덤 억세스 메모리 디바이스의 메모리 셀의 일부를 형성하는 초소형 전계 효과 트랜지스터에 사용되는 경우, 워드 라인은 저항이 높아 억세스 속도가 저하된다.
이 상황에서, 텅스텐 및 몰리브덴과 같은 고융점 금속이 유망시된다. 그러나, 고융점 금속은 게이트 절연층 내로 확산하는 알칼리 금속을 포함하기 때문에, 단일층 게이트 전극용으로 거의 사용하지 않는다. 게이트 절연층 내로 확산된 알칼리 금속은 트랜지스터 특성을 변동시켜, 전계 효과 트랜지스터의 신뢰성을 열화시킨다. 또, 단일층 고융점 금속 게이트 전극은 제조자가 폴리실리콘 게이트 전극에 널리 보급되고 있는 채널 도핑을 통해 전계 효과 트랜지스터의 임계값을 조절할 수 없다.
단일층 고융점 금속 게이트 전극의 본래의 문제점을 해결하기 위해, 제1도에 도시된 바와 같이 3층 게이트 구조가 제안되고 있다. 종래 기술의 전계 효과 트랜지스터는 실리콘 기판(1) 상에 제조되고, 두꺼운 필드 산화층(2)이 종래 전계 효과 트랜지스터에 할당된 활성 영역을 한정한다. 제1도에 도시되지 않았지만, 소스 및 드레인 영역은 활성 영역 내에 형성되고, 채널 영역(3a)은 소스 영역 및 드레인 영역에 서로 일정 간격을 둔다. 채널 영역(3a)은 게이트 산화층(3b)으로 피복되고, 3층 게이트 구조(3c)는 게이트 산화층(3b) 상에 연장된다.
3층 게이트 구조(3c)는 도프된 폴리실리콘층(3d), 도프된 폴리실리콘층(36) 상의 배리어 금속층(3e) 및 배리어 금속층(3e) 상의 고융점 금속층(3f)으로 구성된다. Japan Society of Applied Physics and Related Societies의 41차 봄 회의의 회의록 에는 배리어 금속층(3e) 및 고융점 금속층(3f)으로서 텅스텐 질화층 및 텅스텐층을 사용하는 3층 게이트 구조가 기재되어 있다.
배리어 금속층(3e)은 게이트 산화층(3b)을 고융점 금속층(3f)으로부터 확산된 알칼리 금속으로부터 보호하고, 채널 도핑은 도프된 폴리실리콘층(3d)을 통해 행해진다. 따라서, 3층 게이트 구조는 단일층 고융점 금속 게이트 전극의 본래의 문제점을 해결한다.
그러나, 종래 기술의 전계 효과 트랜지스터는 생산비의 문제점을 갖고 있다. 도프된 폴리실리콘층(3d), 배리어 금속층(3e) 및 고융점 금속층(3f)는 다른 증착 시스템을 사용하여 적층된다. 다시 말하면, 3층 게이트 구조는 복잡한 프로세스 순서를 통해 제조되고, 복잡한 프로세스 순서는 생산비를 증가시킨다.
다른 문제점은 3층 게이트 구조의 양호하게 재생가능한 패터닝(well-reproducible patterning)이다. 전술한 바와 같이, 3층 게이트 구조는 1기가 비트 다이나믹 랜덤 억세스 메모리 디바이스에 사용되도록 기대되고, 도프된 폴리실리콘, 텅스텐 질화물 및 텅스텐층은 게이트 폭이 0.15 미크로인 3층 게이트 구조로 패턴된다. 그러나, 물질이 서로 다른 이들 층들은 신뢰성이 우수한 3층 게이트 구조로 패턴화되기 어렵다. 불규칙한 게이트 패턴은 생산 수율을 저하시킨다. 3개의 층은 엄격한 프로세스 제어로 3층 게이트 구조로 패턴화될 수 있다. 그러나, 이러한 엄격한 프로세스 제어는 시간 및 노동력을 소모하여 생산비를 증가시킨다.
본 발명의 중요한 목적은 생산비를 증가시키지 않고 양호하게 재생가능한 게이트 구조를 갖고 있는 전계 효과 트랜지스터에 관한 것이다.
목적을 달성하기 위해, 본 발명은 질소 함유 실리콘층 및 고융점 금속층으로 구성되는 2층 게이트 구조를 사용하는 것이 제안되고 있다.
본 발명에 따르면, 반도체 기판 내에 형성되고, 서로 간격을 둔 소스 및 드레인 영역, 소스와 드레인 영역간의 반도체 기판 내에 형성되고, 도펀트 농도로 조절된 채널 영역, 적어도 채널 영역을 피복하는 게이트 절연층, 및 게이트 절연층 상에 형성되고 질소 함유 실리콘의 하부층 및 고융점 금속의 상부층을 포함하는 2층 게이트 구조를 포함하는 반도체 기판 상에 제조된 전계 효과 트랜지스터가 제공된다.
본 발명의 다른 특징에 따르면, 전계 효과 트랜지스터의 제조 프로세스는 a) 게이트 절연층으로 피복된 활성 영역을 갖고 있는 기판을 준비하는 단계, b) 적어도 게이트 절연층을 피복하는 질소 함유 실리콘층을 형성하는 단계, c) 게이트 절연층 아래의 채널 영역의 도펀트 농도를 조절하기 위해 질소 함유 실리콘층내로 도펀트 불순물을 유입하는 단계, d) 질소 함유 실리콘층을 피복하는 고융점 금속층을 형성하는 단계, e) 질소 함유 실리콘층 및 고융점 금속층을 2층 게이트 구조로 패터닝하는 단계, 및 f) 소스 및 드레인 영역을 형성하기 위해 채널 영역간의 활성 영역 내로 도펀트 불순물을 유입하는 단계를 포함한다.
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
[제1실시예]
먼저, 제2a도 내지 제2e도를 참조하면, 본 발명을 사용하는 n 채널형 전계 효과 트랜지스터를 제조하는 프로세스는 p형 실리콘 기판(10)을 준비하고, p형 실리콘 기판(10)의 비저항은 10Ω-㎝에서 15Ω-㎝까지의 범위이다. 두꺼운 필드 산화층(11)은 p형 실리콘 기판(10)의 대부분의 표면상에 300 내지 500㎚의 두께로 선택적으로 성장되고, 두꺼운 필드 산화층(11)은 전계 효과 트랜지스터에 할당된 활성 영역을 한정한다. 실리콘 기술 중 국부 산화는 두꺼운 필드 산화층(11)용으로 사용될 수 있다.
계속해서, p형 실리콘 기판(10)은 산화 분위기에 배치되고, 게이트 산화층(12)은 활성 영역 상에 두께가 8 내지 120㎚로 열적으로 성장된다. 이 단계에서의 최종 구조는 제2a도에 도시되어 있다.
계속해서, 질소 함유 실리콘층(13)이 구조의 전체 표면 상에 성장된다. 상세하게, 제2a도에 도시된 최종 구조는 종형 저압 화학 진공 증착 시스템(vertical low-pressure chemical vapor deposition system)에 배치된다. 암모니아 가스(NH3)는 실란(SiH4) 및 캐리어 가스의 가스 혼합물에 추가되고, 질소는 이 경우에 캐리어 가스로서 사용된다. 가스 혼합물은 종형 저압 진공 페이즈 성장 시스템의 반응기내로 유입되고, 반응 챔버는 700 내지 800℃로 유지된다. 암모니아 가스량은 질소 함유 실리콘층(13)이 후술된 도핑 단계 후 1012Ω-㎝이하가 되도록 조절된다. 그 다음, 질소 함유 실리콘층(13)은 제2b도에 도시된 바와 같은 최종 구조의 전체 표면상에 증착된다.
질소 함유 실리콘층(13)의 요구된 두께는 가스 혼합물에 추가된 암모니아 가스량에 따라 변한다. 질소 함유 실리콘층(13)의 비저항이 1010Ω-㎝ 정도일 경우, 소듐에 대한 배리어로서 유효한 두께는 적어도 20㎚ 이상이다.
질소 함유 실리콘층(13)의 증착 후, 포스포러스(phosphorous)는 제2c도에 도 시된 바와 같은 저온 열 확산 기술을 사용하여 질소 함유 실리콘층(13) 내로 도프된다. 이온 주입은 포스포러스 도핑용으로 사용가능하다. 다른 n 채널형 전계 효과 트랜지스터가 p형 실리콘 기판(10) 상에 동시에 제조될 경우, 포스핀(PH3)은 증착시 질소 함유 실리콘층(13) 내로 포스포러스를 도프하기 위해 가스 혼합물과 혼합될 수 있다. 질소 함유 실리콘층(13) 내로 도프된 포스포러스량은 n 채널형 전계 효과 트랜지스터의 지정된 임계값에 따라 적합한 값으로 조절된다.
계속해서, 텅스텐은 질소 함유 실리콘층(13) 상에 200㎚의 두께로 스퍼터되고, 질소 함유 실리콘층(13)은 제2d도에 도시된 바와 같이 텅스텐층(14)에 의해 덮혀진다. 화학 진공 증착이 스퍼터링 대신에 사용될 경우, WCl6을 포함하는 소스 가스가 반응기 내로 유입되고, 수소 감소를 통해 텅스텐층(14)이 증착된다. 최종 구조는 제2d도에 도시되어 있다.
적합한 포토레지스트 마스크는 리소그래픽 기술을 통해 텅스텐층(14) 상에 제공되고, 피복되지 않는 텅스텐층(14) 및 이들 아래의 질소 함유 실리콘층(13)은 반응성 이온 에칭을 사용하여 제거된다. 결과적으로, 2층 게이트 구조는 게이트 산화층(12)상에 제공되고, 질소 함유 실리콘층(13a) 및 텅스텐층(14a)으로 구성된다.
실리콘 산화물은 화학 진공 증착 기술을 사용하여 구조의 전체 표면상에 50㎚의 두께로 증착되고, 실리콘 산화층은 에치 백되어 2층 게이트 구조의 양측에 사이드 웰(15a 및 15b)를 형성한다.
마지막으로, 비소 원자는 제2e도에 도시된 바와 같이 활성 영역 내로 이온 주입되고, 어닐링을 통해 활성화된다. 소스 영역(16a) 및 드레인 영역(16b)은 2층 게이트 구조에서 채널 영역(16c)의 양측의 활성 영역 내에 형성된다. LDD(Lightly-Doped-Drain) 구조는 단일 드레인 구조 대신에 사용될 수 있다.
적절하게 제어된 질소는 텅스텐층(14)으로부터 확산된 알칼리 금속에 대향하는 배리어로서 작용하고, 실리콘 산화층(12)을 소듐과 같은 알칼리 금속으로부터 보호한다. 이러한 이유로, n 채널형 전계 효과 트랜지스터에는 알칼리 금속으로 인해 트랜지스터 특성의 변동이 발생하지 않게 된다.
질소 함유 실리콘층(13)은 제조자가 포스포러스 도핑을 통해 임계값을 조절한다. 따라서, 2층 게이트 구조는 종래 기술의 3층 게이트 구조와 유사하게 단일 고융점 금속 게이트 전극에서의 본래의 문제점이 발생하지 않게 된다.
또, 2층 게이트 구조는 질소 함유 실리콘층용으로 진공 페이즈 성장 시스템 및 텅스텐층용으로 스퍼터링 시스템을 필요로 하는데, 이것은 3층 게이트 구조보다 더 경제적이다. 에칭은 3층 게이트 구조보다 2층 게이트 구조를 정확하게 패턴화하여 생산 수율이 향상된다. 따라서, 본 발명에 따른 2층 게이트 구조는 종래 기술의 3층 게이트 구조보다 우월하다.
[제2실시예]
제3a도 내지 제3e도는 본 발명을 포함하는 p 채널형 전계 효과 트랜지스터를 제조하는 다른 프로세스 순서를 도시하는 도면이다. 프로세스는 먼저 n형 실리콘 기판(20)을 준비하고, n형 실리콘 기판(20)의 비저항은 10 내지 15Ω-㎝로 조절된다. 두꺼운 필드 산화층(21)은 실리콘 기술 중 국부 산화법을 사용하여 n형 실리콘 기판(20)의 대부분 표면에 선택적으로 성장된다. 두꺼운 필드 산화층(21)은 p 채널형 전계 효과 트랜지스터에 할당된 활성 영역을 한정한다. 활성 영역은 얇은 게이트 산화층(22)으로 피복되도록 열적으로 산화된다. 최종 구조는 제3a도에 도시되어 있다.
질소 함유 실리콘층(23)은 제3b도에 도시된 바와 같이 화학적 진공 증착을 사용하여 구조의 전체 표면 상에 증착되고, 보론은 저온 열 확산 기술을 통해 질소 함유 실리콘층(23) 내로 도프된다. 이온 주입은 보론 도핑용으로 사용가능하다. 보론은 디보란(B2H6)을 가스 혼합물에 혼합시킴으로써 질소 함유 실리콘층(23) 내로 도프된다.
몰리브덴은 화학적 진공 증착을 사용하여 질소 함유 실리콘층(23) 상에 200㎚의 두께로 증착되고, 질소 함유 실리콘층(23)은 몰리브덴층(24)에 의해 덮혀진다. 증착용 소스 가스 및 캐리어 가스는 Mo(CO)6및 Ar이고, 몰리브덴은 열분해를 통해 Mo(CO)6가스로부터 형성된다. 물론, 스퍼터링 및 다른 화학적 진공 증착 프로세스는 몰리브덴층(24)용으로 사용가능하다. 최종 구조는 제3d도에 도시되어 있다.
적합한 마스크는 리소그래픽 기술을 통해 몰리브덴층(24) 상에 제공되고, 몰리브덴층(24) 및 질소 함유 실리콘층(23)은 이들 2층 게이트 구조(25)로 패턴화하기 위해 연속적으로 에치된다. 이 경우에, 드라이 에칭이 몰리브덴층(24) 및 질소 함유 실리콘층(23)에 적용된다. 2층 게이트 구조(25)는 질소 함유 실리콘층(25a) 및 몰리브덴층(25b)으로 구성된다.
사이드 웰(26a 및 26b)은 제1실시예와 유사하게 2층 게이트 구조의 양측에 형성된다. 2층 게이트 구조(25) 및 사이드 웰(26a/26b)을 마스크로 사용하여, 보론이 활성 영역 내로 이온 주입된다. 이온 주입된 보론은 열 처리를 통해 활성화되고, 채널 영역(27)의 양측 상에 소스 및 드레인 영역(도시하지 않음)을 형성한다.
제2실시예에 사용되는 p 채널형 전계 효과 트랜지스터는 제1실시예의 모든 장점을 획득한다.
본 발명자는 질소 함유 실리콘층(13a 및 25a)을 평가한다. n 채널형 전계 효과 트랜지스터 및 p 채널형 전계 효과 트랜지스터는 전술한 프로세스 순서를 통해 제조된다. p 채널형 전계 효과 트랜지스터 및 n 채널형 전계 효과 트랜지스터는 1000℃의 고온 분위기에 배치되고, 5V의 바이어스 전압이 2층 게이트 구조 및 p형 기판(10)/n형 기판(20)간에 인가된다. n 채널형 전계 효과 트랜지스터의 임계값 Vth 및 p 채널형 전계 효과 트랜지스터의 임계값 Vth가 측정되고, 임계값 Vth에 대한 변동 비 dVth는 제4도에 도시되어 있다.
또 본 발명자는 폴리실리콘층 및 고융점 금속층으로 구성되는 2층 게이트 구조를 갖고 있는 전계 효과 트랜지스터를 제조하고, 폴리실리콘층은 질소를 포함하고 있지 않다. 또, 비교 전계 효과 트랜지스터는 고온 분위기에서 바이어스되어, 비가 계산된다.
비교 전계 효과 트랜지스터는 약 100시간 경에서 임계값이 광범위하게 변화한다. 그러나, n 채널형 전계 효과 트랜지스터 및 p 채널형 전계 효과 트랜지스터는 2000시간 이상에서 임계값이 변하지 않는다. 따라서, 본 발명자는 질소 함유 실리콘층의 효과를 확인하였다.
본 발명의 실시예가 도시 및 설명되었지만, 다양한 변경 및 변화는 본 발명의 정신 및 범위를 벗어나지 않은 분야에서 숙련될 수 있다.
예를 들면, 티타늄 또는 탄탈륨과 같은 다른 고융점 금속은 2층 게이트 구조용으로 사용될 수 있고, 2층 게이트 구조는 Mo-W와 같은 합금층을 포함할 수 있다. 또, 단결정 실리콘, 폴리실리콘 및 비정질 실리콘이 질소 함유 실리콘층용으로 사용가능하다.
실시예는 벌크 트랜지스터이다. 그러나, 본 발명은, 예를 들면 절연 기판 상에 제조된 박막 트랜지스터에 적용될 수 있다.
Claims (3)
- a) 게이트 절연층(12, 22)로 피복된 활성 영역을 갖고 있는 기판(10, 20)을 준비하는 단계, b) 캐리어 가스와 함께 혼합된 실란 및 암모니아가 유입되는 저압 화학 기상 증착 시스템을 사용함으로써, 700 내지 800℃에서 적어도 상기 게이트 절연층을 질소 함유 실리콘층(13, 23)으로 피복하는 단계, c) 상기 게이트 절연층 아래의 채널 영역에서의 도펀트 농도를 조절하기 위해 상기 질소 함유 실리콘층 내로 도펀트 불순물을 유입하는 단계, d) 상기 질소 함유 실리콘층을 피복하는 고융점 금속층(14, 24)을 형성하는 단계, e) 상기 질소 함유 실리콘층 및 상기 고융점 금속층을 2층 게이트 구조(13a/14a, 25)로 패터닝하는 단계, 및 f) 소스 및 드레인 영역(16a/16b)을 형성하기 위해 상기 채널 영역 간의 상기 활성 영역 내로 도펀트 불순물을 유입하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 프로세스.
- 제1항에 있어서, 암모니아량은 상기 도펀트 불순물로 도프된 상기 질소 함유 실리콘층(13, 23)이 1012Ω-㎝와 동일하거나 또는 그 이하의 비저항을 갖도록 조절되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 프로세스.
- 제1항에 있어서, 상기 질소 함유 실리콘층(13, 23)은 1010Ω-㎝ 정도의 비저항에서 두께가 20㎚와 동일하거나 그 보다 더 큰 것을 특징으로 하는 전계 효과 트랜지스터의 제조 프로세스.
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