KR20030036772A - Ｍｉｓ형 트랜지스터 및 그 제조 방법 - Google Patents

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KR20030036772A KR10-2003-7003511A KR20037003511A KR20030036772A KR 20030036772 A KR20030036772 A KR 20030036772A KR 20037003511 A KR20037003511 A KR 20037003511A KR 20030036772 A KR20030036772 A KR 20030036772A
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transistor
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코마츠히로시
스즈키토시하루
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소니 가부시끼 가이샤
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Abstract

게이트 전극의 게이트 절연막측에서 본 일함수를, 그 게이트 전극의 재료가 갖는 특성치와는 다른 값으로 자유롭게 연속적으로 제어하고, 그것에 의해서 Vth를 연속적으로 제어하는 MIS형 트랜지스터이다. MIS형 트랜지스터(l00A, 100B)에 있어서, 게이트 전극(10)을 일함수가 다른 복수 종류의 금속층(11, 12, 13)의 적층 구조로 하고, 또한 게이트 절연막(2)에 접하는 제 1 금속층(11)을 원자층 CVD에 의해, 막 두께 5데바이(debye) 길이 이하로 형성한다.

Description

ＭＩＳ형 트랜지스터 및 그 제조 방법{MIS type transistor and its manufacturing method}
벌크 Si 기판에 형성된 MIS형 트랜지스터는 도 4a에 도시하는 N-MOS 트랜지스터 또는 도 4b에 도시하는 P-MOS 트랜지스터와 같이, 일반적으로, Si 기판의 N 웰(1N) 또는 P 웰(1p)상에 게이트 절연막(2)을 형성하고, 게이트 절연막(2)상에 또한 n+PolySi로 이루어지는 게이트 전극(3N) 또는 p+PolySi로 이루어지는 게이트 전극(3P)을 적층한 구조를 갖고 있다. 또한, 도면 중, 부호(4)는 게이트 전극의 사이드월(sidewall)이고, 부호(5)는 LOCOS에 의한 소자 분리막이며, 부호(6)는 확장 소스 또는 확장 드레인 영역이고, 부호(7)는 층간 절연막이다.
종래, 이 트랜지스터의 임계치(Vth)는 채널부(8)의 불순물 농도에 의해서 제어되고 있다. 채널부(8)의 불순물 농도 제어는 0.18μm 정도의 디자인 룰(designrule)의 LSI까지는 이온 주입 기술과 단시간 열처리 기술을 구사하여 비교적 양호하게 행해지고 있다.
그런데, O.1μm 또는 그 이후의 디자인 룰의 트랜지스터에 있어서는 채널의 불순물량에 의해 Vth를 제어하는 수법으로는 채널 길이가 짧아짐에 따라서, 1개당의 트랜지스터의 Vth에 기여하는 불순물의 절대수가 적어지고, 통계적인 흔들림에 의한 Vth의 불균일함을 무시할 수 없게 되고 있다(T.Mizuno et al, "Performance Fluctuations of 0.1Oμm MOSFETs - Limitation of 0.1μm ULSIs" 등, Symp. on VLSI Technology′94). 그래서 채널부의 불순물 농도 제어 외에, 게이트 전극의 일함수에 의해서도 트랜지스터의 Vth를 제어할 수 있도록 하는 것이 미세 디바이스 대응의 프로세스로서 요망되고 있다.
한편, SOI(Silicon on Insulator) 기판을 사용한 트랜지스터에서는 활성 SOI 층이 수십nm로 얇기 때문에, 0.25μm 정도의 디자인 룰에 있어서도, 불순물 농도 제어에 의한 Vth의 제어에는 원리적으로 한계가 있다. 또한, 채널부의 불순물 농도를, 예를 들면 1×1018cm-3이상의 고농도로 하면, 불순물 산란의 증대에 따라 캐리어의 이동도가 저하하기 때문에, 전류 구동 능력이 저하하고, 더욱이, Vth의 SOI의 막 두께 의존성의 증대를 무시할 수 없게 되기 때문에 바람직하지 않다. 그래서, SOI 기판을 사용한 트랜지스터에 있어서도, 게이트 전극의 일함수에 의해서 트랜지스터의 Vth를 제어하는 것이 요망되고 있다.
그 외에, 게이트 전극의 저저항화, 게이트 전극의 공핍화 방지 등을 위해,게이트 전극을 금속으로 형성하는 것이 필요해지게 되고, 그것을 위해서도 Vth를 게이트 전극의 일함수의 제어에 의해서 제어하는 것이 요망되고 있다.
그러나, 게이트 전극의 재료가 결정되면, 트랜지스터의 임계치(Vth)는 트랜지스터의 디바이스 구조(채널 불순물 농도, 게이트 절연막의 막 두께 등)에 의해서 필연적으로 결정되기 때문에, 게이트 전극을 단순히 금속으로 형성하는 경우에는 한종류의 Vth를 갖는 트랜지스터밖에 제작할 수 없다는 문제가 있다.
이에 대해, 게이트 전극의 재료로서 다결정 TiN의 배향성을 변화시켜, 동일한 재료를 사용하면서도, 일함수를 여러가지의 값으로 제어하는 시도가 행해지고 있다(K.Nakajima et al, 1999 Symposium on VLSI Technology Digest of Technical Papers, p95(1999)). 그러나, 이 수법으로는 제어할 수 있는 일함수의 범위가 기본적으로 결정 방향에 의한 일함수의 차의 범위 내(통상, 0.1V 정도까지)로 제한되기 때문에, 일함수를 연속적으로 제어할 수 없다는 원리적인 과제가 있고, 또한, 다결정의 배향을 100% 제어하는 것은 불가능에 가깝기 때문에, 미세한 트랜지스터로의 응용을 생각한 경우에는 재현성이나 수율(收率) 면에서도 과제가 많다.
또한, 본 발명자는 게이트 산화막상에, 게이트 전극으로서, 우선 CVD법으로 실리콘 등으로 이루어지는 아일랜드형 영역을 형성하고, 다음에, 아일랜드형 영역상에 그 아일랜드형 영역의 구성 재료와는 다른 재료로 박막을 적층하고, 이 경우의 아일랜드형 영역과 박막의 게이트 산화막에 대한 피복율 등을 변화시킴으로써, 게이트 전극의 일함수를 변화시키는 수법을 제안하고 있다(일본 특개평7-211896호 공보). 그러나, 이 수법으로는 디바이스의 미세화에 따라, 아일랜드형 영역의 피복율이 1개의 디바이스 내에서 평균화되지 않고, 특성의 불균일함이 증대된다는 문제가 있다.
이상과 같은 종래 기술에 대하여, 본 발명은 MIS형 트랜지스터에 있어서, 게이트 전극의 게이트 절연막측에서 본 일함수를, 그 게이트 전극의 재료가 갖는 특성치와는 다른 값으로 자유롭게 연속적으로 제어하고, 그것에 의해서 Vth를 연속적으로 제어할 수 있도록 하는 것을 목적으로 한다.
본 발명은 반도체/절연막/금속의 적층 구조를 갖는 MIS형 트랜지스터에 있어서, 게이트 절연막측에서 본 게이트 전극의 일함수를 연속적으로 제어할 수 있도록 하고, 그것에 의해서 트랜지스터의 임계치(Vth)를 제어하는 기술에 관한 것이다.
도 1a 내지 도 1b는 본 발명의 MIS형 트랜지스터의 모식적 단면도.
도 2a 내지 도 2e는 본 발명의 MIS형 트랜지스터의 제조 방법의 공정 설명도.
도 3은 본 발명의 다른 양태의 MIS형 트랜지스터의 모식적 단면도.
도 4a 내지 도 4b는 종래의 MOS형 트랜지스터의 모식적 단면도.
본 발명자들은 일함수가 다른 복수 종류의 금속의 적층막을 사용하여 MIS형 트랜지스터의 게이트 전극을 형성하는 경우에, 게이트 절연막과 접촉하는 제 1 금속층의 막 두께를 5데바이(debye) 길이(즉, 수 원자층) 이하로 얇게 형성하고, 그 위에 제 2 금속층을 적층하면, 게이트 절연막측에서 본 실효적인 일함수를, 제 1 금속층에 고유의 일함수와 제 2 금속층에 고유의 일함수 사이에서 연속적으로 제어할 수 있는 것, 이 경우, 제 1 금속층을 원자층 CVD(Atomic Layer Chemical Vapour Deposition: ALCVD)에 의해 형성하면, 5데바이 길이 이하라는 박막이더라도 소정의 막 두께로 재현성 좋게 안정적으로 형성할 수 있음을 발견하였다.
즉, 본 발명은 게이트 전극이 일함수가 다른 복수 종류의 금속층의 적층 구조를 갖고, 또한 게이트 절연막에 접촉하는 제 1 금속층이 원자층 CVD에 의해 막 두께 5데바이 길이 이하로 형성되어 있는 것을 특징으로 하는 MIS형 트랜지스터를 제공한다.
또한, 본 발명은 게이트 절연막상에 게이트 전극 재료를 적층하여, 게이트전극을 형성하는 MIS형 트랜지스터의 제조 방법에 있어서, 게이트 전극 재료로서, 우선 제 1 금속층을 게이트 절연막상에 원자층 CVD에 의해 막 두께 5데바이 길이 이하로 형성하고, 그 위에 제 1 금속층과 다른 금속종의 제 2 금속층을 적층하는 것을 특징으로 하는 MIS형 트랜지스터의 제조 방법을 제공한다.
이하, 도면을 참조하면서, 본 발명을 상세하게 설명한다. 또, 각 도면 중, 동일 부호는 동일하거나 동등한 구성 요소를 나타내고 있다.
도 1a 내지 도 1b는 각각 본 발명의 MIS형 트랜지스터의 일 실시예를 도시하는 N-MOS 트랜지스터(100A) 또는 P-MOS 트랜지스터(100B)의 모식적 단면도이다. 이 트랜지스터(100A, 100B)는 벌크 Si 기판의 N 웰(1N) 또는 P 웰(1P)상의 SiO2로 이루어지는 게이트 절연막(2)상에 형성한 게이트 전극(10)이, 게이트 절연막(2)측에서텅스텐(W)으로 이루어지는 제 1 금속층(11)과, n+PolySi 또는 p+PolySi로 이루어지는 제 2 금속층(12)과, CoSi2로 이루어지는 제 3 금속층(13)의 적층 구조를 갖고 있다. 또, 도면 중, 부호(13′)는 제 3 금속층(13)과 동종의 금속으로 확장 소스 또는 확장 드레인 영역(6)상에 형성한 금속층이다.
여기서, 제 1 금속층(11)은 막 두께 0.6데바이 길이 내지 5데바이 길이(즉, 0.1 원자층 내지 수 원자층)로 형성되어 있다. 제 2 금속층(12)은, PolySi에 농도 약 5×1O20cm-3의 인(P)(N-MOS 트랜지스터: 100A) 또는 붕소(B)(P-M0S 트랜지스터: 100B)를 도프함으로써 완전히 도전체(n+PolySi 또는 p+PolySi)로 한 것이고, 막 두께 50 내지 300nm로 형성되어 있다. 또한, 제 3 금속층(13)은 10 내지 100nm로 형성되어 있다.
이 트랜지스터(100A, 100B)와 같이, 본 발명에서는 제 1 금속층(11)의 막 두께를 5데바이 길이 이하로 얇게 형성함으로써, 게이트 전극(10)의 게이트 절연막(2)측에서 본 실효적인 일함수를, 제 1 금속층(11)의 금속종에 의해 정해지는 일함수와, 제 2 금속층(12)의 금속종에 의해 정해지는 일함수의 중간의 일함수로 하고, 더욱이, 그 값을 제 1 금속층(11)의 막 두께에 의해서 연속적으로 변화시켜, 소기의 값으로 한다. 이와 같이 제 1 금속층(11)의 막 두께의 제어에 의해서 일함수를 제어할 수 있는 것은 제 1 금속층(11)에 의해서 제 2 금속층(12)의 영향이 차단(Shield)되기 때문에, 제 1 금속층(11)의 막 두께가 1데바이 길이 늘어날 때마다, 게이트 절연막(2)측에서 본 제 2 금속층(12)의 영향이 1/e로 급격히 감소하여, 제 1 금속층(11)의 막 두께가 5데바이 길이를 넘으면, 게이트 절연막(2)측에서 본 일함수에는 제 2 금속층(12)의 영향이 실질적으로 나타나지 않게 되기 때문이다(Appl. Phys. Lett.,54(3), p268(1989) 참조).
또, 제 1 금속층(11)을 얇게 형성하는 경우에, 제 1 금속층(11)은 1 원자층 미만, 즉, 금속 원자가 연속층이 아니고, 이산적으로, 서로 겹치지 않고 게이트 절연막상에 형성되어 있어도 좋다.
본 발명에서는 제 1 금속층(11)을 게이트 절연막(2)상에 막 두께를 원자층 레벨로 제어하여 형성하기 위해서, 원자층 CVD에서, 제 1 금속층(11)의 구성 원자를 1층 혹은 그 이하의 막 두께씩 퇴적한다. 원자층 CVD는 종래의 MBE(Molecular Beam Epitaxy)와는 달리, 반드시 하지(下地)에 결정 기판이 필요하게 되지 않고, 또한, 초고진공도 필요하게 되지 않기 때문에, SiO2등의 비정질의 게이트 절연막상에 제어성 좋게 원자층 레벨로 박막을 성장시킬 수 있다.
또한, 원자층 CVD에서는 가스 분자(Precursor)가 흡착 사이트에 대하여 큰 경우, 가스 분자의 흡착시에 미흡착 사이트가 마스크되기 때문에, 가스 분자를 흡착시키는 1 사이클의 조작으로 1 원자층이 퇴적하는 것은 아니고, 통상, 0.1 원자층(0.6데바이 길이) 정도가 퇴적하여, 사이클수를 중첩함으로써 1원자층이 퇴적하게 된다. 따라서, 사이클수를 제어함으로써, 디지털적으로 금속층의 막 두께를 제어하는 것이 가능해진다(Surface chemistry of materials deposition at atomic layer level, Tuomo Suntola, Applied Surface Science 100/101, 391-398(1996) 참조).
본 발명에 있어서, 제 1 금속층(11)의 막 두께의 하한에 대해서는 게이트 절연막(2)측에서 본 일함수를 제어하는 점에서는 각별한 제한은 없다. 이 때문에, 원자층 CVD에서 피흡착체에 가스 분자를 흡착시키는 1 사이클에 의해서, 피흡착체에 퇴적하는 원자층의 막 두께의 하한치(통상, 0.1 원자층)가 제 1 금속층(11)의 막 두께의 실제상의 하한치가 된다.
제 1 금속층(11)의 막 두께의 제어에 의한, 게이트 절연막(2)측에서 본 게이트 전극(10)의 일함수의 제어의 구체예로서는, 예를 들면, 제 1 금속층(11)을 3원자층 정도로 하면, 게이트 절연막(2)에서 본 일함수는 N-MOS 트랜지스터(100A), P-MOS 트랜지스터(100B) 모두, 벌크의 텅스텐(W)막이 갖는 일함수(ΦM)의 4.55 eV 정도가 되어, 제 1 금속층(11)을 1원자층 정도로 한 경우라도, 게이트 절연막(2)에서 본 일함수(ΦM)는 4.55 eV에 가까운 값이 되지만, 제 1 금속층(11)의 막 두께를 0.1원자층 정도로 하면, W 원자가 게이트 절연막(2)의 표면을 피복하는 피복율에 거의 비례하여 게이트 절연막(2)측에서 본 일함수(ΦM)를 선형적으로 변화시킬 수 있고, N-MOS 트랜지스터(100A)에서는 W 막의 일함수(ΦM)를 4.1 내지 4.55eV로 제어할 수 있고, P-MOS 트랜지스터(100B)에서는 4.55 내지 5.2eV로 제어할 수 있다. 따라서, 제 1 금속층(11)의 막 두께를 0.5 원자층 정도로 함으로써, N-MOS 트랜지스터(100A)에서는 일함수(ΦM)를 4.3eV 정도로 할 수 있고, P-MOS트랜지스터(100B)에서는 일함수(ΦM)를 4.9eV 정도로 할 수 있다.
본 발명에 있어서, 제 2 금속층(12)은 상술한 트랜지스터(100A, 100B)와 같이, 게이트 절연막(2)측에서 본 일함수에, 제 3 금속층(13)의 영향이 나타나지 않도록 두껍게 형성하여도 좋지만, 필요에 따라서, 게이트 절연막(2)측에서 본 일함수에, 제 1 금속층(11)과 제 2 금속층(12)뿐만 아니라, 제 3 금속층(13)의 영향이 나타나도록 하여도 좋다. 그 경우에는 제 2 금속층(12)도, 원자층 CVD로 수 원자층 이하로 형성한다.
제 3 금속층(13)은 게이트 전극(10)의 저저항화를 위해, 혹은 이온 주입시에 주입되는 불순물이 게이트 하에 주입되지 않도록 하는 마스크, 콘택트 형성시의 에칭 스토퍼 등으로서 필요에 따라서 설치된다.
본 발명의 MIS형 트랜지스터의 제조 방법으로는 상술한 바와 같이 제 1 금속층(11)을 원자층 CVD로 형성하는 것 이외에, 공지된 방법에 의한 것을 할 수 있고, 예를 들면, 도 1a의 N-MOS 트랜지스터(100A)는 도 2a 내지 도 2e에 도시하는 바와 같이 제조할 수 있다.
(1) 우선, 벌크 Si 기판(14)에, 공지의 수법으로 LOCOS법에 의한 소자 분리막(5)과 N 웰(1N)을 형성한다(도 2a).
(2) 다음에, 게이트 절연막(2)으로서 SiO2를, 예를 들면 1.5 내지 4.0nm 정도 성장시킨다(도 2b).
(3) 게이트 절연막(2)상에, 원자층 CVD에 의해, 제 1 금속층(11)으로서 W막을 막 두께 0.6데바이 길이 내지 5데바이 길이(즉, 0.1 원자층 내지 수 원자층) 퇴적한다(도 2c). 이 경우, 원자층 CVD 조건은, 예를 들면, 기판 온도를 300℃로 하고, 가스 분자(Precursor)로서는 WOCl4를 사용하여, 가스의 플로 시퀀스로서는 WOCl4유입, N2배기, H2유입, N2배기를 공정을 반복한다.
(4) 제 1 금속층(11; W막)상에, PolySi를 통상의 CVD에 의해 막 두께 50 내지 300nm 퇴적하여, 더욱이, N-MOS 트랜지스터의 형성 영역에는 P 이온을, 예를 들면, 20keV에서 농도 5×1O15cm-2가 되도록 주입하여 n+PolySi를 형성하고, 이것을 제 2 금속층(12)으로 한다(도 2d). 또, P-MOS 트랜지스터를 형성하는 경우, 그 형성영역에는 B 이온을, 예를 들면 가속 전압 10keV에서, 농도 5×1015cm-2가 되도록 주입하여 p+PolySi를 형성한다. N-M0S 트랜지스터의 형성 영역과 P-M0S 트랜지스터의 형성 영역의 이온의 분산 주입에는 레지스트 마스크(15)를 사용한다.
(5) 그 후, 공지의 수법에 의해 게이트 전극(10)의 패턴을 형성하여, 확장 소스 또는 확장 드레인 영역(6)에 불순물을 주입하여, 게이트 전극(10)의 사이드월(4)을 형성하여, 소스 S 및 드레인 D로의 불순물의 주입과 활성화를 행하고, CoSi2로 이루어지는 금속층(13, 13′)을 제 2 금속층(12)상 및 확장 소스 또는 드레인 영역(6)상에 자기정합적으로 형성하여, 층간 절연막(7)을 퇴적하고(도 2e), 콘택트홀의 형성, 메탈의 충전, 배선의 형성을 차례로 행하여 반도체 장치를 완성시킨다.
도 3은 본 발명이 다른 양태의 MIS형 트랜지스터(100C)의 모식적 단면도이다. 이 트랜지스터(100C)에서는 제 1 금속층(11)을 티타늄(Ti)으로 형성하고, 제 2 금속층(12)을 백금(Pt)으로 형성하고, 제 3 금속층을 생략하고 있다.
또한, 이 트랜지스터(10OC)는 트랜지스터를 형성하는 기판으로서 SOI 기판(9; 도면 중, 부호(16)는 매립 산화막을 나타낸다)을 사용하여, 완전 공핍형 트랜지스터와 같이 채널부(8)에 불순물을 도프하지 않고서 게이트 전극(10)의 일함수만으로 Vth를 제어한 것이다. 이와 같이 Vth를 제어하면, N-MOS 트랜지스터와 P-MOS 트랜지스터를 형성하는 경우에, 그것들의 게이트 전극의 일함수를 불순물 농도의 조정에 의해 따로따로 설정하는 것은 불가능하지만, 제 1 금속층(11)의 막 두께를 N-MOS 트랜지스터와 P-MOS 트랜지스터 각각에 제어할 수 있기 때문에, N-MOS 트랜지스터와 P-MOS 트랜지스터의 쌍방에 있어서 소기의 Vth를 실현할 수 있다.
본 발명의 MIS형 트랜지스터는 더 여러가지의 양태를 취할 수 있다. 제 1 금속층(11), 제 2 금속층(12), 제 3 금속층(13)을 구성하는 금속의 종류는 적절하게 변경할 수 있고, 예를 들면, 제 1 금속층(11)을 상술한 W 또는 Ti 대신에, 몰리브덴(Mo), 탄탈(Ta), 지르코늄(Zr) 등의 고융점 금속으로 형성하여도 좋다. 이 경우, 제 1 금속층(11)을 형성하기 위해서, 원자층 CVD에서 사용하는 가스 분자(Precursor)로서는 대응하는 금속의 옥시할로겐화물, 할로겐화물, 유기 금속 화합물을 사용할 수 있다. 가스 분자의 크기에 따라서, 원자층 CVD의 1 사이클로 퇴적시킬 수 있는 금속층의 막 두께가 변하지만, 사이클 수를 변화시킴으로써 제 1 금속층(11)을 소망의 막 두께로 제어할 수 있다.
제 2 금속층(12)은, 제 1 금속층(11)의 구성 금속의 종류에 따라서 정할 수 있지만, 예를 들면, Pt, 납(Pd), 코발트(Co), 이리듐(Ir) 등으로 형성할 수 있다.
또한, 본 발명의 MIS형 트랜지스터에 있어서는 상술한 바와 같이 게이트 전극(10)을 적층 구조로 형성하는 것 이외에, 게이트 전극의 그 밖의 구조나, 소스, 드레인 등의 구조에 관해서는 특히 제한은 없고, 공지된 여러가지의 MIS형 트랜지스터에 널리 적용할 수 있다. 게이트 절연막(2)의 종류도 Si 산화막에 한정되지 않고, Si 질화산화막, Ta2O5, Al2O3등의 고유전체막을 사용할 수 있고, 그 막 두께도 적절하게 변경할 수 있다.
본 발명의 MIS형 트랜지스터에 의하면, 게이트 전극을 일함수가 다른 복수 종의 금속층의 적층 구조로 하고, 그 금속층 중 게이트 절연막에 접촉하는 층을 원자층 CVD에 의해서 막 두께 5데바이 길이 이하의 박막으로 형성하기 때문에, 게이트 절연막측에서 본 게이트 전극의 일함수를, 게이트 전극의 재료에 고유의 값과는 별개로 연속적으로 자유롭게 제어할 수 있다. 따라서, 트랜지스터의 임계치(Vth)를 채널의 불순물만으로 제어하는 경우에 비하여, 1개의 트랜지스터에 대한 불순물의 개수의 통계적인 흔들림에 의한 Vth의 불균일함을 저감시킬 수 있고, Vth, 전원전압 모두 낮게 설정하는 것이 가능해진다. 따라서, 반도체 장치의 저전력화, 고속화를 도모할 수 있다.

Claims (4)

  1. 게이트 전극이 일함수가 다른 복수 종류의 금속층의 적층 구조를 갖고, 또한 게이트 절연막에 접하는 제 1 금속층이, 원자층 CVD(Atomic Layer Chemical Vapour Deposition: ALCVD)에 의해, 막 두께가 5데바이(debye) 길이 이하로 형성되어 있는 것을 특징으로 하는, MIS형 트랜지스터.
  2. 제 1 항에 있어서, 제 1 금속층의 막 두께가 0.6데바이 길이 이상인, MIS형 트랜지스터.
  3. 게이트 전극 재료를 적층하여 게이트 전극을 형성하는 MIS형 트랜지스터의 제조 방법에 있어서, 게이트 전극 재료로서, 우선 제 1 금속층을 게이트 절연막상에 원자층 CVD에 의해 막 두께 5데바이 길이 이하로 형성하고, 그 위에 제 1 금속층과 다른 금속종의 제 2 금속층을 적층하는 것을 특징으로 하는, MIS형 트랜지스터의 제조 방법.
  4. 제 3 항에 있어서, 제 1 금속층을 막 두께 0.6데바이 길이 이상으로 형성하는, MIS형 트랜지스터의 제조 방법.
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