JP2001339061A - Ｍｏｓデバイス及びその製造方法 - Google Patents
Ｍｏｓデバイス及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタの相互コンダクタンス及
び電流駆動能力の低下を防止する。 【解決手段】 ゲート酸化膜５と多結晶シリコンゲート
電極７との間に介在する炭素化合物層６は、多結晶シリ
コンゲート電極７中の不純物がゲート酸化膜５に進行す
る防止するので、ゲート酸化膜５を薄くすることによっ
てゲート容量が著しく減少せず、その結果、相互コンダ
クタンス及び電流駆動能力の低下を防止する。
び電流駆動能力の低下を防止する。 【解決手段】 ゲート酸化膜５と多結晶シリコンゲート
電極７との間に介在する炭素化合物層６は、多結晶シリ
コンゲート電極７中の不純物がゲート酸化膜５に進行す
る防止するので、ゲート酸化膜５を薄くすることによっ
てゲート容量が著しく減少せず、その結果、相互コンダ
クタンス及び電流駆動能力の低下を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ集積回路に
含まれるＭＯＳ（金属−酸化膜−半導体）デバイス及び
その製造方法に関するものである。
含まれるＭＯＳ（金属−酸化膜−半導体）デバイス及び
その製造方法に関するものである。
【０００２】
【従来の技術】近年、ＭＯＳ集積回路の高集積化及び高
密度化に伴ってＭＯＳデバイス（例えばＭＯＳトランジ
スタ）を微細化するとともに高性能化することが要求さ
れている。
密度化に伴ってＭＯＳデバイス（例えばＭＯＳトランジ
スタ）を微細化するとともに高性能化することが要求さ
れている。
【０００３】０．１μｍ以下のチャネル長を有するＭＯ
Ｓデバイスでは、ゲート酸化膜を５ｎｍ程度の膜厚にす
る必要がある。その理由は、ゲート電極とチャネル領域
の容量を大きくし、チャネル領域のキャリア数を増加さ
せることによって相互コンダクタンス及び電流駆動能力
を大きくして、ＭＯＳ集積回路の動作速度を大きくす
る、すなわち、遮断周波数を高くするためである。
Ｓデバイスでは、ゲート酸化膜を５ｎｍ程度の膜厚にす
る必要がある。その理由は、ゲート電極とチャネル領域
の容量を大きくし、チャネル領域のキャリア数を増加さ
せることによって相互コンダクタンス及び電流駆動能力
を大きくして、ＭＯＳ集積回路の動作速度を大きくす
る、すなわち、遮断周波数を高くするためである。
【０００４】
【発明が解決しようとする課題】しかしながら、ゲート
酸化膜の膜厚を薄くするに従って、ゲート容量に寄生し
た容量が顕著になるという不都合がある。高不純物濃度
の多結晶ゲート電極を用いた場合、これに接するゲート
絶縁膜との界面近傍における空乏層による容量が特に顕
著なものとなる。その理由は、ゲート絶縁膜を薄くする
ことによって多結晶ゲート電極の不純物がゲート絶縁膜
を通過してチャネル領域に入るのを防止するために、ゲ
ート酸化膜との界面近傍の不純物濃度を抑制する必要が
あるからである。この容量がゲート容量に直列に負荷さ
れるため、ゲート容量が著しく減少し、相互コンダクタ
ンス及び電流駆動能力が低下する。
酸化膜の膜厚を薄くするに従って、ゲート容量に寄生し
た容量が顕著になるという不都合がある。高不純物濃度
の多結晶ゲート電極を用いた場合、これに接するゲート
絶縁膜との界面近傍における空乏層による容量が特に顕
著なものとなる。その理由は、ゲート絶縁膜を薄くする
ことによって多結晶ゲート電極の不純物がゲート絶縁膜
を通過してチャネル領域に入るのを防止するために、ゲ
ート酸化膜との界面近傍の不純物濃度を抑制する必要が
あるからである。この容量がゲート容量に直列に負荷さ
れるため、ゲート容量が著しく減少し、相互コンダクタ
ンス及び電流駆動能力が低下する。
【０００５】本発明の目的は、相互コンダクタンス及び
電流駆動能力の低下を防止するＭＯＳデバイス及びその
製造方法を提供することである。
電流駆動能力の低下を防止するＭＯＳデバイス及びその
製造方法を提供することである。
【０００６】
【課題を解決するための手段】本発明によるＭＯＳデバ
イスは、ソース領域、ドレイン領域及びこれらソース領
域とドレイン領域との間に介在するチャネル領域を表面
に形成した半導体基板と、そのチャネル領域の上に設け
た絶縁膜と、その絶縁膜の上に設けたゲート電極と、そ
のゲート電極と絶縁膜との間に介在し、前記ゲート電極
中の不純物が前記絶縁膜に進行するのを防止する障壁層
とを具えることを特徴とするものである。
イスは、ソース領域、ドレイン領域及びこれらソース領
域とドレイン領域との間に介在するチャネル領域を表面
に形成した半導体基板と、そのチャネル領域の上に設け
た絶縁膜と、その絶縁膜の上に設けたゲート電極と、そ
のゲート電極と絶縁膜との間に介在し、前記ゲート電極
中の不純物が前記絶縁膜に進行するのを防止する障壁層
とを具えることを特徴とするものである。
【０００７】本発明によれば、ゲート電極中の不純物が
絶縁膜に進行するのを障壁層によって防止するので、絶
縁膜すなわちゲート酸化膜を薄くすることによってゲー
ト容量が著しく減少せず、その結果、相互コンダクタン
ス及び電流駆動能力の低下を防止することができる。
絶縁膜に進行するのを障壁層によって防止するので、絶
縁膜すなわちゲート酸化膜を薄くすることによってゲー
ト容量が著しく減少せず、その結果、相互コンダクタン
ス及び電流駆動能力の低下を防止することができる。
【０００８】好適には、前記障壁層を、炭素化合物によ
って構成する。これによって、ゲート電極中の不純物が
障壁層中で炭素結合を行うので、不純物が絶縁膜に進行
するのを有効に防止することができる。前記炭素化合物
を、例えばＳｉＣとする。
って構成する。これによって、ゲート電極中の不純物が
障壁層中で炭素結合を行うので、不純物が絶縁膜に進行
するのを有効に防止することができる。前記炭素化合物
を、例えばＳｉＣとする。
【０００９】なお、前記ゲート電極を、高不純物濃度の
多結晶ゲート電極としたとしても、不純物が絶縁膜に進
行するのを有効に防止するので、相互コンダクタンス及
び電流駆動能力の低下を防止することができ、ゲート電
極に固溶限界まで不純物をドープすることができる。こ
れによって、ゲート電極の空乏化を防止することがで
き、ＭＯＳデバイスの特性を飛躍的に向上させることが
できる。
多結晶ゲート電極としたとしても、不純物が絶縁膜に進
行するのを有効に防止するので、相互コンダクタンス及
び電流駆動能力の低下を防止することができ、ゲート電
極に固溶限界まで不純物をドープすることができる。こ
れによって、ゲート電極の空乏化を防止することがで
き、ＭＯＳデバイスの特性を飛躍的に向上させることが
できる。
【００１０】本発明によるＭＯＳデバイスの製造方法
は、ソース領域、ドレイン領域及びこれらソース領域と
ドレイン領域との間に介在するチャネル領域を表面に形
成した半導体基板と、そのチャネル領域の上に設けた絶
縁膜と、その絶縁膜の上に設けたゲート電極とを具える
ＭＯＳデバイスの製造方法において、前記ゲート電極中
の不純物が前記絶縁膜に進行するのを防止する障壁層
を、前記ゲート電極と絶縁膜との間に形成することを特
徴とするものである。
は、ソース領域、ドレイン領域及びこれらソース領域と
ドレイン領域との間に介在するチャネル領域を表面に形
成した半導体基板と、そのチャネル領域の上に設けた絶
縁膜と、その絶縁膜の上に設けたゲート電極とを具える
ＭＯＳデバイスの製造方法において、前記ゲート電極中
の不純物が前記絶縁膜に進行するのを防止する障壁層
を、前記ゲート電極と絶縁膜との間に形成することを特
徴とするものである。
【００１１】本発明によるＭＯＳデバイスの製造方法に
よれば、相互コンダクタンス及び電流駆動能力の低下が
防止されるＭＯＳデバイスを製造することができる。
よれば、相互コンダクタンス及び電流駆動能力の低下が
防止されるＭＯＳデバイスを製造することができる。
【００１２】
【発明の実施の形態】本発明によるＭＯＳデバイス及び
その製造方法の実施の形態を、図面を参照して詳細に説
明する。図１は、本発明によるＭＯＳデバイスの断面図
である。本実施の形態は、ＭＯＳデバイスをｎｐｎ型の
ＭＯＳトランジスタとしたものであり、表面にｎ型のソ
ース領域１、ｎ型のドレイン領域２及びこれらの間に介
在するチャネル領域３が形成されたｐ型の半導体基板４
と、その上に順次堆積されたゲート酸化膜５、炭素化合
物層６及びゲート電極７とを具える。
その製造方法の実施の形態を、図面を参照して詳細に説
明する。図１は、本発明によるＭＯＳデバイスの断面図
である。本実施の形態は、ＭＯＳデバイスをｎｐｎ型の
ＭＯＳトランジスタとしたものであり、表面にｎ型のソ
ース領域１、ｎ型のドレイン領域２及びこれらの間に介
在するチャネル領域３が形成されたｐ型の半導体基板４
と、その上に順次堆積されたゲート酸化膜５、炭素化合
物層６及びゲート電極７とを具える。
【００１３】本実施の形態では、半導体基板４を、Ｓｉ
によって構成し、その表面の面方位を（１００）とす
る。チャネル領域３のチャネル長を０．１μｍとし、ゲ
ート酸化膜５をＳｉＯ２によって構成し、その膜厚を５
ｎｍとする。炭素化合物層６をＳｉＣによって構成し、
ゲート電極７を、Ａｓ又はＢを添加した多結晶シリコン
ゲート電極とする。
によって構成し、その表面の面方位を（１００）とす
る。チャネル領域３のチャネル長を０．１μｍとし、ゲ
ート酸化膜５をＳｉＯ２によって構成し、その膜厚を５
ｎｍとする。炭素化合物層６をＳｉＣによって構成し、
ゲート電極７を、Ａｓ又はＢを添加した多結晶シリコン
ゲート電極とする。
【００１４】本実施の形態によれば、ゲート酸化膜５の
界面近傍に０．５ＭＬ（０．５原子層）以上の炭素結合
を形成し、その界面まで、Ａｓ又はＢを固溶限界まで添
加させることによって、相互コンダクタンス及び電流駆
動能力（ドレイン電流）を、炭素化合物層６を有しない
通常のＭＯＳトランジスタの１．３−１．４倍にするこ
とができる。その理由は、ゲート電極７に含まれる不純
物がゲート酸化膜５に進行するのを炭素化合物層６によ
って防止することによって、ゲート電極７の空乏領域が
存在しなくなり、ゲート容量が通常のＭＯＳトランジス
タの１．３−１．４倍にすることができるからである。
界面近傍に０．５ＭＬ（０．５原子層）以上の炭素結合
を形成し、その界面まで、Ａｓ又はＢを固溶限界まで添
加させることによって、相互コンダクタンス及び電流駆
動能力（ドレイン電流）を、炭素化合物層６を有しない
通常のＭＯＳトランジスタの１．３−１．４倍にするこ
とができる。その理由は、ゲート電極７に含まれる不純
物がゲート酸化膜５に進行するのを炭素化合物層６によ
って防止することによって、ゲート電極７の空乏領域が
存在しなくなり、ゲート容量が通常のＭＯＳトランジス
タの１．３−１．４倍にすることができるからである。
【００１５】また、ゲート電極７に含まれる不純物を炭
素化合物層６によって完全に停止させることによって、
より高い濃度の不純物をゲート酸化膜５の界面まで添加
することができ、ゲート電極７の抵抗を低くすることが
でき、このようなＭＯＳトランジスタを有する回路を更
に高速化することができる。さらに、ゲート電極７の不
純物がチャネル領域３に混入されるおそれがなくなり、
その結果、信頼性の高いＭＯＳ回路を構成することがで
きる。
素化合物層６によって完全に停止させることによって、
より高い濃度の不純物をゲート酸化膜５の界面まで添加
することができ、ゲート電極７の抵抗を低くすることが
でき、このようなＭＯＳトランジスタを有する回路を更
に高速化することができる。さらに、ゲート電極７の不
純物がチャネル領域３に混入されるおそれがなくなり、
その結果、信頼性の高いＭＯＳ回路を構成することがで
きる。
【００１６】次に、図１に示したＭＯＳトランジスタの
製造工程を説明する。先ず、半導体基板４の表面のうち
ソース領域１及びドレイン領域２を形成すべき箇所にＡ
ｓやＢのようなイオンを注入し、高不純物濃度のソース
領域１及びドレイン領域２を形成する。
製造工程を説明する。先ず、半導体基板４の表面のうち
ソース領域１及びドレイン領域２を形成すべき箇所にＡ
ｓやＢのようなイオンを注入し、高不純物濃度のソース
領域１及びドレイン領域２を形成する。
【００１７】次いで、ゲート酸化膜５、炭素化合物層６
及びゲート電極７を順次堆積して、図１に示すＭＯＳト
ランジスタを形成する。
及びゲート電極７を順次堆積して、図１に示すＭＯＳト
ランジスタを形成する。
【００１８】このようにして製造したＭＯＳトランジス
タの効果を説明するために、接合深さが３０−４０ｎｍ
のソース領域１及びドレイン領域２、０．０８μｍの実
効チャネル長のチャネル領域３、３．０ｎｍの膜厚のゲ
ート酸化膜５並びに３×１０ ２０ｃｍ３のドーピング濃
度のＡｓ又は２×１０２０ｃｍ３のドーピング濃度のＢ
を添加した０．１５μｍの膜厚のＣｏＳｉ２／多結晶シ
リコンから構成したサリサイドゲート電極７を有する従
来のＭＯＳトランジスタとの比較を行う。
タの効果を説明するために、接合深さが３０−４０ｎｍ
のソース領域１及びドレイン領域２、０．０８μｍの実
効チャネル長のチャネル領域３、３．０ｎｍの膜厚のゲ
ート酸化膜５並びに３×１０ ２０ｃｍ３のドーピング濃
度のＡｓ又は２×１０２０ｃｍ３のドーピング濃度のＢ
を添加した０．１５μｍの膜厚のＣｏＳｉ２／多結晶シ
リコンから構成したサリサイドゲート電極７を有する従
来のＭＯＳトランジスタとの比較を行う。
【００１９】ドレイン電圧を１．５Ｖとした場合、従来
のＭＯＳトランジスタでは、ドレイン電流が０．６−
０．７ｎＡ／μｍとなるとともに、相互コンダクタンス
が４００−４５０ｍＳ／ｍｍとなる。それに対して、上
記実施の形態によって製造されたＭＯＳトランジスタで
は、ドレイン電流が０．９−１．０ｎＡ／μｍとなると
ともに、相互コンダクタンスが５００−６００ｍＳ／ｍ
ｍとなり、これらドレイン電流及び相互コンダクタンス
が従来のＭＯＳトランジスタに比べて共に１．３−１．
４倍になる。
のＭＯＳトランジスタでは、ドレイン電流が０．６−
０．７ｎＡ／μｍとなるとともに、相互コンダクタンス
が４００−４５０ｍＳ／ｍｍとなる。それに対して、上
記実施の形態によって製造されたＭＯＳトランジスタで
は、ドレイン電流が０．９−１．０ｎＡ／μｍとなると
ともに、相互コンダクタンスが５００−６００ｍＳ／ｍ
ｍとなり、これらドレイン電流及び相互コンダクタンス
が従来のＭＯＳトランジスタに比べて共に１．３−１．
４倍になる。
【００２０】本発明は、上記実施の形態に限定されるも
のではなく、幾多の変更及び変形が可能である。例え
ば、半導体基板１を、ＳｉＧｅ混晶のような他の半導体
材料で構成することができ、酸化膜５を、ＳｉＯ２以外
の他の絶縁材料で構成することができ、その膜厚も設計
に応じて任意に変更することができる。
のではなく、幾多の変更及び変形が可能である。例え
ば、半導体基板１を、ＳｉＧｅ混晶のような他の半導体
材料で構成することができ、酸化膜５を、ＳｉＯ２以外
の他の絶縁材料で構成することができ、その膜厚も設計
に応じて任意に変更することができる。
【００２１】また、炭素化合物層６を、ＳｉＣ以外の他
の炭素化合物（例えば、ＳｉＮＣ）で構成することがで
き、その膜厚を設計に応じて任意に変更することがで
き、かつ、炭素以外の他の化合物（例えば、窒素化合
物）によって構成することもできる。ゲート電圧７を、
多結晶シリコン以外の他の材料（例えば金属）によって
構成することもできる。
の炭素化合物（例えば、ＳｉＮＣ）で構成することがで
き、その膜厚を設計に応じて任意に変更することがで
き、かつ、炭素以外の他の化合物（例えば、窒素化合
物）によって構成することもできる。ゲート電圧７を、
多結晶シリコン以外の他の材料（例えば金属）によって
構成することもできる。
【００２２】さらに、本発明によるＭＯＳデバイスを、
上記実施の形態以外の他の製造方法によって製造するこ
とができ、かつ、本発明によるＭＯＳデバイスを、ｎｐ
ｎ型ＭＯＳトランジスタ以外に、ｐｎｐ型ＭＯＳトラン
ジスタや、ＣＭＯＳのような他のＭＯＳデバイスにも適
用することができる。
上記実施の形態以外の他の製造方法によって製造するこ
とができ、かつ、本発明によるＭＯＳデバイスを、ｎｐ
ｎ型ＭＯＳトランジスタ以外に、ｐｎｐ型ＭＯＳトラン
ジスタや、ＣＭＯＳのような他のＭＯＳデバイスにも適
用することができる。
【図１】 本発明によるＭＯＳデバイスの断面図であ
る。
る。
１ ソース領域 ２ ドレイン領域 ３ チャネル領域 ４ 半導体基板 ５ ゲート酸化膜 ６ 炭素化合物層 ７ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂下 満男 愛知県名古屋市緑区徳重２−1205−６ Ｆターム(参考） 4M104 AA01 BB01 BB36 BB40 CC05 EE02 EE14 HH20 5F040 DA05 DA21 DA22 DB03 DC01 DC10 EC01 EC04 EC11 ED01 ED03
Claims (8)
- 【請求項１】 ソース領域、ドレイン領域及びこれらソ
ース領域とドレイン領域との間に介在するチャネル領域
を表面に形成した半導体基板と、 そのチャネル領域の上に設けた絶縁膜と、 その絶縁膜の上に設けたゲート電極と、 そのゲート電極と絶縁膜との間に介在し、前記ゲート電
極中の不純物が前記絶縁膜に進行するのを防止する障壁
層とを具えることを特徴とするＭＯＳデバイス。 - 【請求項２】 前記障壁層を、炭素化合物によって構成
したことを特徴とする請求項１記載のＭＯＳデバイス。 - 【請求項３】 前記炭素化合物をＳｉＣとしたことを特
徴とする請求項２記載のＭＯＳデバイス。 - 【請求項４】 前記ゲート電極を、高不純物濃度の多結
晶ゲート電極としたことを特徴とする請求項１から３の
うちのいずれか1項に記載のＭＯＳデバイス。 - 【請求項５】 ソース領域、ドレイン領域及びこれらソ
ース領域とドレイン領域との間に介在するチャネル領域
を表面に形成した半導体基板と、そのチャネル領域の上
に設けた絶縁膜と、その絶縁膜の上に設けたゲート電極
とを具えるＭＯＳデバイスの製造方法において、 前記ゲート電極中の不純物が前記絶縁膜に進行するのを
防止する障壁層を、前記ゲート電極と絶縁膜との間に形
成することを特徴とするＭＯＳデバイスの製造方法。 - 【請求項６】 前記障壁層を、炭素化合物によって構成
したことを特徴とする請求項５記載のＭＯＳデバイスの
製造方法。 - 【請求項７】 前記炭素化合物をＳｉＣとしたことを特
徴とする請求項６記載のＭＯＳデバイスの製造方法。 - 【請求項８】 前記ゲート電極を、高不純物濃度の多結
晶ゲート電極としたことを特徴とする請求項５から７の
うちのいずれか1項に記載のＭＯＳデバイスの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000159471A JP2001339061A (ja) | 2000-05-30 | 2000-05-30 | Ｍｏｓデバイス及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000159471A JP2001339061A (ja) | 2000-05-30 | 2000-05-30 | Ｍｏｓデバイス及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001339061A true JP2001339061A (ja) | 2001-12-07 |
Family
ID=18663784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000159471A Pending JP2001339061A (ja) | 2000-05-30 | 2000-05-30 | Ｍｏｓデバイス及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001339061A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003009390A1 (fr) * | 2001-07-10 | 2003-01-30 | Sony Corporation | Transistor du type mis et procédé de fabrication associé |
| WO2004082005A1 (en) * | 2003-03-12 | 2004-09-23 | Micron Technology, Inc. | Semiconductor mos, cmos devices and capacitors and method of manufacturing the same |
| JP2006351626A (ja) * | 2005-06-13 | 2006-12-28 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2000
- 2000-05-30 JP JP2000159471A patent/JP2001339061A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7253053B2 (en) | 2003-03-12 | 2007-08-07 | Micron Technology, Inc. | Methods of forming transistor devices and capacitor constructions |
| CN100388426C (zh) * | 2003-03-12 | 2008-05-14 | 美光科技公司 | 半导体mos、cmos器件和电容器及其制造方法 |
| JP2006351626A (ja) * | 2005-06-13 | 2006-12-28 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP4703277B2 (ja) * | 2005-06-13 | 2011-06-15 | 株式会社東芝 | 半導体装置の製造方法 |
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