JP4885431B2 - 半導体装置 - Google Patents

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本発明は、ゲート絶縁膜とゲート電極の間に薄膜金属層を有する半導体装置に関するものである。
トランジスタのゲート電極として、イオン注入法により不純物をドープしたポリシリコン膜が用いられている。このようにポリシリコン膜を用いると、トランジスタの電気極性に適した仕事関数を有するゲート電極を構成することができる。
例えば、ＣＭＯＳトランジスタにおいて、短チャネル効果を抑制するために、ｎチャネルトランジスタではｎ型ドープポリシリコン膜を用い、ｐチャネルトランジスタではｐ型ドープポリシリコン膜を用いることができる。
しかし、このポリシリコン膜では、ゲート絶縁膜に接する近傍領域において、不純物が十分にドープされないために空乏化が生じ、実効的なゲート絶縁膜厚が厚くなる。その結果、トランジスタ性能が劣化してしまう。
このゲート空乏化は、スケーリングダウンに伴って大きな問題になっている。特に、ゲート絶縁膜としてＨｉｇｈ−Ｋ膜を用いた場合は、ゲート空乏化が大きく現れる。
また、ポリシリコン膜からなるゲート電極及びＨｉｇｈ−Ｋ膜からなるゲート絶縁膜を用いた場合、空乏化の問題に加えて、フェルミレベルピーニング現象によるゲート閾値調節問題、ドーパントの絶縁膜内への吸い込みの問題がある。
これら問題に対応するため、空乏化が生じない金属膜をゲート電極として用いるトランジスタが提案されている。
しかし、金属膜を用いたゲート電極は仕事関数が固定されるため、高性能、低閾値電圧のＣＭＯＳトランジスタを構成することが難しい。
そこで、ポリシリコンゲートを採用しつつ、空乏化の問題や、ゲート閾値調節問題、ドーパントの絶縁膜内への吸い込みの問題を解消する方法として、ゲート絶縁膜とポリシリコンゲートの間に薄膜金属層を設けた半導体装置が提案されている（例えば、特許文献１、特許文献２参照）。
特開２００３−１８８３７５号公報 特開２０００−２４３８５３号公報
しかし、従来の半導体装置では、薄膜金属層として不安定なＴｉ、Ｚｒ、Ｈｆ等を用いていたため、その後の熱処理等により、薄膜金属層を構成する金属がゲート絶縁膜に混入するという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は、ゲート絶縁膜とゲート電極の間に薄膜金属層を有する半導体装置において、薄膜金属層を構成する金属がゲート絶縁膜に混入するのを防ぐことができる半導体装置を得るものである。
本発明に係る半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたＴｉＮ、ＴａＮ、ＲｕＯ又はこれらの混合物からなる薄膜金属層と、薄膜金属層上に形成されたゲート電極とを有する。本発明のその他の特徴は以下に明らかにする。
本発明では、ゲート絶縁膜とゲート電極の間に薄膜金属層を有する半導体装置において、薄膜金属層をＴｉＮ、ＴａＮ、ＲｕＯ又はこれらの混合物で構成する。これらの金属は安定であるため、薄膜金属層を構成する金属がゲート絶縁膜に混入するのを防ぐことができる。
図１は本発明の実施の形態に係る半導体装置を示す断面図である。
半導体基板１１上にゲート絶縁膜１２が形成されている。このゲート絶縁膜１２は、ＳｉＯ（Ｎ），ＳｉＮ、ＨｆＯ（Ｎ）、ＺｒＯ（Ｎ）、ＨｆＳｉＯ（Ｎ）、ＨｆＡｌＯ（Ｎ）、ＬａＯ、Ｐｒ，ＴａＯを含むＨｉｇｈ−Ｋ膜、又はこれらのスタック構造、混成膜である。
そして、ゲート絶縁膜１２上には、ＴｉＮ、ＴａＮ、ＲｕＯ又はこれらの混合物からなる薄膜金属層１３が形成されている。このゲート絶縁膜１２の成膜方法としては、ＡＬＤ（Atomic Layer Deposition）、ＣＶＤ（Chemical Vapor Deposition）、スパッタなどが用いられる。
また、薄膜金属層１３上にゲート電極１４が形成されている。このゲート電極１４は、ポリシリコン、シリコンゲルマニウム又はこれらの積層構造である。
そして、加工されたゲート電極１４をマスクにイオン注入することでエクステンション領域１５が形成されている。また、ゲート電極１４の側面にサイドウォール１６が形成され、ゲート電極１４とサイドウォール１６をマスクにイオン注入することでソース・ドレイン領域１７が形成されている。そして、ソース・ドレイン領域１７の表面にサリサイド領域１８と、ゲート電極１４の上部表面にサリサイド１９がそれぞれ形成されている。
次に、薄膜金属層１３として用いたＴｉＮ膜の厚みとフラットバンド電圧の関係を図２に示す。図２に示すように、ＴｉＮ膜の厚みが１ｎｍ以下になると、ＴｉＮ膜の厚みが低下すると共にフラットバンド電圧が低下する。即ち、金属の固有の特性は失われる。このため、厚さが１ｎｍ以下の薄膜金属層１３をゲート絶縁膜１２とゲート電極１４の間に挟んだとしても、ゲート電極１４の仕事関数を調節することができる。
そして、ゲート電圧と容量の関係を図３に示し、ゲート電圧とコンダクタンスの関係を図４に示す。図３及び図４に示すように、ＴｉＮ膜が無い場合に比べて、０．５ｎｍのＴｉＮを有する場合の方が、小さいゲート電圧の変化で大きく容量及びコンダクタンスを変化させることができる。
また、薄膜金属層により、ゲート電極であるポリシリコン膜中のドーパントが、ゲート絶縁膜であるＨｉｇｈ−Ｋ膜内へ吸い込まれるのを防ぐことができる。そして、薄膜金属層は、他のゲート絶縁膜上の薄い絶縁膜キャップ層と比べて、ＥＯＴの増加が無いという利点もある。
さらに、本発明の実施の形態に係る半導体装置では、薄膜金属層をＴｉＮ、ＴａＮ、ＲｕＯ又はこれらの混合物で構成する。これらの金属は安定であるため、薄膜金属層を構成する金属がゲート絶縁膜に混入するのを防ぐことができる。
本発明の実施の形態に係る半導体装置を示す断面図である。 ＴｉＮ膜の厚みとフラットバンド電極の関係を示す図である。 ゲート電圧と容量の関係を示す図である。 ゲート電圧とコンダクタンスの関係を示す図である。
符号の説明
１１ 半導体基板
１２ ゲート絶縁膜
１３ 薄膜金属層
１４ ゲート電極

Claims (1)

  1. 半導体基板と、
    前記半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたＴｉＮ、ＴａＮ及びＲｕＯの混合物からなる薄膜金属層と、
    前記薄膜金属層上に形成されたゲート電極とを有し、
    前記薄膜金属層の厚さは１ｎｍ以下であり、
    前記ゲート電極は、ポリシリコン、シリコンゲルマニウム又はこれらの積層構造である
    ことを特徴とする半導体装置。
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