CN116031163A - 半导体器件及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体器件，包括一第一堆叠通道层，包括相对的第一面和第二面。一第一栅极结构，位于所述第一堆叠通道层的所述第一面上。一第一栅极介质层，位于所述第一栅极结构与所述第一堆叠通道层之间。一第二堆叠通道层，位于所述第一栅极介质层与所述第一堆叠通道层之间，其中一金属成分于所述第二堆叠通道层的浓度大于所述金属成分于所述第一堆叠通道层的浓度，借此可同时获得稳定的阀值电压和提高的载子迁移率，进一步改善元件效能。

Description

半导体器件及其制造方法

技术领域

本发明涉及一种半导体器件以及其制造方法，特别是一种包括氧化物半导体通道层的半导体器件以及其制造方法。

背景技术

薄膜晶体管(Thin-film transistor,TFT)是一种以沉积在基板上的半导体层作为有源层(通道层)的场效应晶体管，可方便地制作在各种基板上，例如晶圆、玻璃基板、陶瓷基板、或高分子聚合物例如聚酰亚胺(PI)、聚碳酸(PC)或聚对苯二甲酸乙二酯(PET)基板，也可方便地与集成电路的后段工艺(back end of line,BEOL)整合制作，提供更高的电路设计弹性并缩小晶片面积。例如，可用于制作内嵌式(embedded)存储器。氧化物半导体(oxide semiconductor)由于具有高场效载子迁移率(field effect mobility)、低沉积温度以及高薄膜均匀性等优点，特别适合作为薄膜晶体管的有源层(通道层)的材料。

发明内容

本发明目的在于提供一种包括氧化物半导体通道层的半导体器件及其制造方法，其中所述氧化物半导体通道层是通过两阶段原子层沉积循环所形成，使其沿着厚度方向可区分成不同组成浓度的两个部分，可同时获得稳定的阀值电压和提高的载子迁移率，进一步改善元件效能。

根据本发明一实施例所提供的半导体器件的制造方法，包括以下步骤。首先提供一衬底，接着进行M次的第一原子层沉积循环，于所述衬底上形成一第一堆叠通道层，然后进行N次的第二原子层沉积循环，于所述第一堆叠通道层上形成一第二堆叠通道层，其中M和N分别为大于或等于1的正整数，且一金属成分于所述第二堆叠通道层中的浓度大于所述金属成分于所述第一堆叠通道层中的浓度。接着，于所述第二堆叠通道层上形成一栅极介质层，然后于所述栅极介质层上形成一栅极结构。

根据本发明另一实施例所提供的半导体器件的制造方法，包括以下步骤。首先提供一衬底，接着于所述衬底上形成一底部栅极结构，然后于所述底部栅极结构上形成一底部栅极介质层。接着，进行N次的第一原子层沉积循环，于所述栅极介质层上形成一第一堆叠通道层，然后进行M次的第二原子层沉积循环，于所述第一堆叠通道层上形成一第二堆叠通道层，其中M和N为正整数，且一金属成分于所述第一堆叠通道层的浓度大于所述金属成分于所述第二堆叠通道层的浓度。

根据本发明再另一实施例所提供的半导体器件，包括一第一堆叠通道层、一第一栅极结构、一第一栅极介质层，以及一第二堆叠通道层。所述第一堆叠通道层包括相对的第一面和第二面。所述第一栅极结构位于所述第一堆叠通道层的所述第一面上。所述第一栅极介质层位于所述第一栅极结构与所述第一堆叠通道层之间。所述第二堆叠通道层位于所述第一栅极介质层与所述第一堆叠通道层之间。一金属成分于所述第二堆叠通道层的浓度大于所述金属成分于所述第一堆叠通道层的浓度。

附图说明

所附图示提供对于本发明实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1为本发明第一实施例的半导体器件的剖面示意图。

图2为根据本发明一实施例之第一原子层沉积循环的步骤示意图。

图3为根据本发明一实施例之第二原子层沉积循环的步骤示意图。

图4为本发明第二实施例的半导体器件的剖面示意图。

图5为本发明第三实施例的半导体器件的剖面示意图。

图6为本发明第四实施例的半导体器件的剖面示意图。

图7为本发明第五实施例的半导体器件的剖面示意图。

其中，附图标记说明如下：

10            衬底

12            层间介质层

20            复合子层

22            第一金属氧化物层

24            第二金属氧化物层

26            第三金属氧化物层

28            第四金属氧化物层

10A           半导体器件

10B           半导体器件

10C           半导体器件

10D           半导体器件

10E           半导体器件

CL            通道层

CL1           第一堆叠通道层

CL2           第二堆叠通道层

CL3           第三堆叠通道层

DE            漏极结构

DE1           第一原子层沉积循环

DE1-1         子循环

DE1-2         子循环

DE1-3         子循环

DE2           第二原子层沉积循环

DL1           栅极介质层

DL2           栅极介质层

GE1           栅极结构

GE2           栅极结构

M             次数

m1            次数

m2            次数

m3            次数

N             次数

OP            开孔

P             次数

S1            第一面

S2            第二面

SE            源极结构

V1            源极接触

V2            漏极接触

具体实施方式

为使熟习本发明所属技术领域之一般技艺者能更进一步了解本发明，下文特列举本发明之较佳实施例，并配合所附图式，详细说明本发明的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本揭露的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

为了使读者能容易了解及图式的简洁，本揭露中的多张图式只绘出显示装置的一部分，且图式中的特定元件并非依照实际比例绘图。此外，图中各元件的数量及尺寸仅作为示意，并非用来限制本揭露的范围。图式中，相同或相似的元件可以用相同的标号表示。文中所描述对于图形中相对元件之上下关系，在本领域之人皆应能理解其系指物件之相对位置而言，因此皆可以翻转而呈现相同之构件，此皆应同属本说明书所揭露之范围。

在本说明书中，当元件或膜层被称为“在另一元件或膜层上”或“连接到另一元件或膜层”时，它可以直接在另一个元件或膜层上，或直接连接到另一个元件或膜层，或者两者之间可存在有其他元件或膜层。相对的，当元件被称为“直接在另一个元件或膜层上”，或“直接连接到另一个元件或膜层”时，两者之间不存在有插入的元件或膜层。

在本说明书中，“衬底”意指任何包含一暴露面，可依据本发明实施例所示在其上沉积材料以制作积体电路结构的部件，可以是半导体晶圆或由其他材料所构成的基板。在一些情况下，“衬底”还包含制作于其上的材料层和结构物。

在本说明书中，专有名词“形成”、“沉积”和“设置”都可用于描述施加某一层材料于衬底之上，并且若未在说明书中特别指明为何种工艺，可由任何合适的习知方法来实施，例如物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapordeposition,CVD)、电化学沉积(electrochemical deposition,ECD)、分子束磊晶(molecular beam epitaxy,MBE)、原子层沉积(atomic layer deposition,ALD)、高密度电浆化学气相沉积(high density plasma chemical vapor deposition,HDP-CVD)、电浆辅助化学气相沉积(plasma-enhanced chemical vapor deposition,PECVD)、溅镀、蒸镀，电镀，以及其他未在此提及者。

虽然「第一」、「第二」、「第三」等术语可用来描述或命名不同的构件，而此些构件并不以此些术语为限。此些术语仅用以区别说明书中的一构件与其他构件，无关于此些构件的制造顺序。权利要求中可不使用相同术语，并可依照权利要求中元件宣告的顺序，以「第一」、「第二」、「第三」等来取代。因此，说明书描述的第一构件在权利要求中可能被命名为第二构件。

本发明提供的半导体器件及其制造方法可应用在任何包括氧化物半导体通道层的器件中，例如晶体管、二极管、电阻器、电容器，存储器，但不限于此。

请参考图1，为本发明第一实施例的半导体器件10A的剖面示意图。如图1所示，半导体器件10A包括衬底10、通道层CL、栅极介质层DL1、栅极结构GE1，以及源极结构SE和漏极结构DE。

衬底100可包括一半导体基板，例如硅(Si)衬底、磊晶硅(epi-Si)衬底、硅锗(SiGe)衬底、碳化硅(SiC)衬底或硅覆绝缘(silicon-on-insulator,SOI)衬底，但不限于此。在一些实施例中，衬底100还包括通过半导体工艺制作在所述半导体基板上的电路元件及/或互连结构(图未示)。电路元件可包括主动元件或被动元件，例如晶体管、二极管、电阻器、电容器，但不限于此。互连结构可包括层间介质层以及设置在层间介质层中的导电结构，例如金属互连和接触插塞及导电垫。在其他实施例中，衬底100可包括非半导体基板，例如玻璃、陶瓷、石英、蓝宝石、聚酰亚胺(polyimide,PI)、聚碳酸(polycarbonate,PC)或聚对苯二甲酸乙二酯(polyethylene terephthalate,PET)、氧化硅(silicon oxide)镀膜层、氮化硅(silicon nitride)镀膜层，或前述材料的组合所构成的基板，但不限于此。

通道层CL是由沉积在衬底10上的复数个奈米薄膜所构成的堆叠层，包括相对的第一面S1和第二面S2，其中第二面S2面向衬底10。根据堆叠薄膜的材质及排列，通道层CL可再被区分为第一堆叠通道层CL1和第二堆叠通道层CL2。根据本发明一实施例，第一堆叠通道层CL1是由复数个复合子层20堆叠构成，其中各复合子层20是由依序堆叠的第一金属氧化物层22、第二金属氧化物层24和第三金属氧化物层26构成。第二堆叠通道层CL2则是完全由第四金属氧化物层28构成。图1所绘示的复合子层20和金属氧化物层22、24、26、28的层数仅为举例，实际的层数是依照设计需求调整。

第一金属氧化物层22、第二金属氧化物层24、第三金属氧化物层26和第四金属氧化物层28分别包括一金属氧化物(metal oxide)，其中的金属成分较佳选自由铟(In)、镓(Ga)、锌(Zn)、铟镓、铟锌、镓锌、铟镓锌所构成的群组。根据本发明一实施例，第一金属氧化物层22为氧化铟(InO)层、第二金属氧化物层24为氧化镓(GaO)层，第三金属氧化物层26为氧化锌(ZnO)层，第四金属氧化物层28为氧化铟(InO)层。第一堆叠通道层CL1可整体被称为一氧化铟镓锌(IGZO)层，第二堆叠通道层CL2可整体被称为一氧化铟(InO)层。铟的能带形成通道层CL主要的电子迁移路径，镓主要控制通道层CL的载子浓度(carrier density)，锌则可调整通道层CL的晶质/非晶质(crystalline/amorphous)程度。

需特别说明的是，图1所示复合子层20由下(接近衬底10)而上(远离衬底10)依序为第一金属氧化物层22、第二金属氧化物层24和第三金属氧化物层26的叠层顺序为本发明的其中一实施态样，并非用于限制本发明。在其他实施例中可跟据半导体器件的设计来调整叠层顺序。

栅极介质层DL1设置在通道层CL的第一面S1上，可以是由单层或多层电介质材料层所构成，适用的电介质材料可包括氧化硅(SiO₂)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、高电介常数(high-k)电介质材料例如氧化铪(HfO₂)、氧化铪硅(HfSiO₄)、铪氧氮化硅(HfSiON)、氧化铝(AlO)氧化锌(ZrO₂)、氧化钛(TiO₂)等金属氧化物电介质，或者上述材料之组合，但不限于此。根据本发明一实施例，栅极介质层DL1的材料包括氧化硅。

栅极结构GE1设置在通道层CL的第一面S1上，且与通道层CL之间被栅极介质层DL1区隔开而不直接接触。源极结构SE和漏极结构DE分别设置在通道层CL的第一面S1上并且位于栅极结构GE1两侧，与通道层CL的第二堆叠通道层CL2直接接触。栅极结构GE1、源极结构SE和漏极结构DE分别包括导电材料，例如铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)、氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、钛钨(Ti/W)、钛与氮化钛(Ti/TiN)、多晶硅(poly silicon)、掺杂硅(doped silicon)、硅化物(silicide)等金属或非金属导电材料或其任何组合，但不限于此。在一些实施例中，通道层CL与源极结构SE和漏极结构DE接触的部分可包括n型或p型掺杂区(图未示)。

在一些实施例中，半导体器件10A的制造方法可包括以下步骤。首先提供衬底10，接着进行M次的第一原子层沉积循环(如图2所示DE1)，于衬底10上形成第一堆叠通道层CL1，然后进行N次的第二原子层沉积循环(如图3所示DE2)，于第一堆叠通道层CL1上形成第二堆叠通道层CL2，获得通道层CL，其中M和N分别为一正整数。接着，进行沉积工艺，于第二堆叠通道层CL2上形成栅极介质层DL1和栅极材料层(例如一导电层，图未示)，再进行多次的图案化工艺(例如微影暨蚀刻工艺)移除栅极介质层DL1、栅极材料层和通道层CL多余的部分，获得如图1所示的栅极介质层DL1、栅极结构GE1和通道层CL。在一些实施例中，可选择在沉积栅极介质层DL1和栅极材料层之前图案化通道层CL。在一些实施例中，可在图案化栅极结构GE1后选择性的进行一离子植入工艺，利用栅极结构GE1作为掩模将n型(例如砷)或p型(例如硼)掺杂注入栅极结构GE1两侧的通道层CL中。后续，再进行沉积工艺形成一导电层覆盖通道层CL和栅极结构GE1，然后进行图案化工艺以将导电层图案化成源极结构SE和漏极结构DE。在一些实施例中，可在图案化栅极结构GE1后进行一离子植入工艺，利用栅极结构GE1作为掩模将n型(例如砷)或p型(例如硼)掺杂自对准的注入栅极结构GE1两侧的通道层CL中而形成掺杂区，以降低源极结构SE和漏极结构DE的接触电阻。在一些实施例中，可在形成通道层CL后的任何适合的阶段额外进行退火工艺(anneal)或电浆处理，以调整通道层CL的电性质。

请参考图2，为根据本发明一实施例之第一原子层沉积循环DE1的步骤示意图。第一原子层沉积循环DE1例如是电浆辅助原子层沉积plasma-enhanced atomic layerdeposition,PEALD)，为包括多个子循环(sub-cycle)的超循环(super cycle)，其中各个子循环分别包括将一种金属前驱物(metal precursor)以气相脉冲形式提供至沉积室中，与衬底10表面接触并被吸附在衬底10表面，再将一氧反应物(oxygen reactant)以气相脉冲形式提供至沉积室中，与吸附在衬底10表面的金属前驱物反应而形成复合子层20(参考图1)的一个金属氧化物层，也就是说，完成一次的第一原子层沉积循环DE1即可获得一个复合子层20。在每次提供金属前驱物气相脉冲和氧反应物气相脉冲之前，可使用真空泵排空沉积室，或者使用氩气(Ar)或氮气(N₂)等惰性气体进行吹扫(purge)，移除沉积室中多余的金属前驱物、氧反应物，以及反应副产物。

如图2所示，每次第一原子层沉积循环DE1包括进行m1次的子循环DE1-1以形成第一金属氧化物层22，然后进行m2次的子循环DE1-2以形成第二金属氧化物层24，接着进行m3次的子循环DE1-3以形成第三金属氧化物层26，其中m1、m2、m3分别为大于或等于1的正整数。需特别说明的是，图2所示子循环DE1-1、DE1-2、DE1-3的执行顺序为举例，实际上需根据复合子层20的第一金属氧化物层22、第二金属氧化物层24和第三金属氧化物层26预期的叠层顺序来调整，不限于图2所示实施例。

在一些实施例中，为了形成第一金属氧化物层22的氧化铟(InO)，每个子循环DE1-1包括使衬底10与一铟前驱物接触然后与一氧反应物接触。为了形成第二金属氧化物层24的氧化镓(GaO)，每个子循环DE1-2包括使衬底10一镓前驱物接触然后与一氧反应物接触。为了形成第三金属氧化物层26的氧化锌(ZnO)，每个子循环DE1-3包括使衬底10与一锌前驱物接触然后与一氧反应物接触。在一些实施例中，铟前驱物可包括三(二甲基氨基)铟(DADI)，镓前驱物可包括三甲基镓(TMGa)，锌前驱物可包括二乙基锌(DEZ)，氧反应物可包括氧气(O₂)，但不限于此。在一些实施例中，可于沉积循环的步骤中提供额外的反应气体，例如但不限于NH₃、N₂O、NO₂、H₂O₂，以改善金属氧化物层的成膜品质。

请参考图3，为根据本发明一实施例之第二原子层沉积循环DE2的步骤示意图。第二原子层沉积循环DE2可以是PEALD，并且与第一原子层沉积循环DE1的子循环DE1-1包括相同步骤，因此会与第二堆叠通道层的最底层与第一堆叠通道层会包括相同材料。根据本发明一实施例，第二原子层沉积循环DE2与子循环DE1-1包括相同步骤，包括使衬底10与铟前驱物接触然后与氧反应物接触，以反应形成第四金属氧化物层28的氧化铟(InO)。

在一些实施例中，第一原子层沉积循环DE1和第二原子层沉积循环DE2是在相同的沉积室中且未破真空的情况下原位(in-situ)连续进行。在一些实施例中，若选择以原子层沉积工艺制作栅极介质层DL1，可在完成第二原子层沉积循环DE2之后继续在相同的沉积室原位进行栅极介质层DL1的沉积循环。

在一些实施例中，第一原子层沉积循环DE1和第二原子层沉积循环DE2的制程温度不大于400℃，例如可介于20℃至400℃之间、100℃至350°C之间，或150℃至300℃之间。在一些实施例中，第二原子层沉积循环DE2的制程温度可略大于第一原子层沉积循环DE1的制程温度，以在第二堆叠通道层CL2的部分获得更高的载子迁移率。

可借由调整第一原子层沉积循环DE1的次数M、第二原子层沉积循环DE2的次数N来控制第一堆叠通道层CL1和第二堆叠通道层CL2的层数以达到期望的厚度。其中，再借由调整子循环DE1-1、DE1-2、DE1-3的次数m1、m2和m3来控制第一堆叠通道层CL1的每个第一金属氧化物层22、第二金属氧化物层24和第三金属氧化物层26的层数和厚度。举例来说，m1等于1表示第一金属氧化物层22包括单层的氧化铟(InO)，m1等于2表示第一金属氧化物层22包括两层的氧化铟(InO)。相同概念也适用于第二金属氧化物层24和第三金属氧化物层26。

根据本发明一实施例，N较佳大于M，例如大约是M的1至1.5倍，且m1、m2、m3三者相等并且小于M和N的任一者，由此获得的通道层CL之叠层组成和成分浓度可达到较佳的载子迁移率。根据本发明一实施例，M可介于5至10之间，N可介于10至15之间，且m1、m2、m3分别为1，也就是说第一堆叠通道层CL1是由5至10层的复合子层20构成，其中各复合子层20是由单层氧化铟(InO)、单层氧化镓(GaO)和单层氧化锌(ZnO)构成。在这样的叠层组成设计下，第一堆叠通道层CL1的铟、镓、锌、氧的原子百分比(atomic percentage)浓度分别介于16％至25％之间，或者比例大约是1:1:1:1。第二堆叠通道层CL2是由10至15层的氧化铟(InO)构成，其中铟、氧的原子百分比浓度分别介于45％至55％之间，或者比例大约是1:1。根据本发明一实施例，由于叠层组成的差异，第一堆叠通道层CL1相较于第二堆叠通道层CL2可具有较高的非晶质(amorphous)程度，因此通道层CL也可被称为一异质通道层(hetero channellayer)。本发明的半导体器件10A借由在IGZO比例大约是1:1:1:1的第一堆叠通道层CL1和栅极结构GE1之间设置完全由InO构成之高铟浓度(In-rich)的第二堆叠通道层CL2作为主要通道区，可改善载子迁移率、载子浓度和阀值稳定度，提高整体的元件效能。

本发明之异质通道层的设计也可应用在其他形式的半导体器件中。下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同的部分进行详述，而不再对相同的部分作重复赘述。此外，本发明的各实施例中相同的部件是用相同的标号进行标示，用以方便在各实施例间互相对照。

请参考图4，为本发明第二实施例之半导体器件10B的剖面示意图。与图1所示半导体器件10A相同，半导体器件10B包括衬底10、通道层CL、栅极介质层DL1、栅极结构GE1，以及源极结构SE和漏极结构DE。与图1所示半导体器件10A不同之处在于，半导体器件10B的源极结构SE和漏极结构DE是设置在通道层CL和衬底10之间，也就是说源极结构SE和漏极结构DE是位于相对于栅极结构GE1的通道层CL的第二面S2上。半导体器件10B的制造方法可包括以下步骤。首先，提供衬底10，接着进行沉积工艺和图案化工艺，于衬底10上形成一导电层并将导电层图案化为源极结构SE和漏极结构DE，然后进行M次的第一原子层沉积循环DE1(参考图2)和N次的第二原子层沉积循环DE2(参考图3)，依序形成第一堆叠通道层CL1和第二堆叠通道层CL2(两者共同构成通道层CL)并覆盖源极结构SE和漏极结构DE。第一堆叠通道层CL1和第二堆叠通道层CL2的叠层组成、叠层材料和成分浓度可参考前文第一实施例的说明，在此不再重述。图案化通道层CL后，接着进行沉积工艺，于通道层CL上形成栅极介质层DL1和栅极材料层(图未示)，然后图案化栅极材料层，获得如图4所示栅极结构GE1。后续，再进行蚀刻、沉积、图案化等半导体工艺，形成穿过栅极介质层DL1并且分别与源极结构SE和漏极结构DE电连接的源极接触V1和漏极接触V2。在一些实施例中，图4所示第一堆叠通道层CL1与源极结构SE和漏极结构DE接触的部分为其最下层之复合子层20的氧化铟(InO)层。在一些实施例中，可选择在第一原子层沉积循环DE1之前插入一次或多次的第二原子层沉积循环DE2，从而在第一堆叠通道层CL1和衬底10、源极结构SE和漏极结构DE之间形成与第二堆叠通道层CL2组成相同、层数(厚度)可相同或不同的第三堆叠通道层(图未示)。

请参考图5，为本发明第三实施例之半导体器件10C的剖面示意图。与图1所示半导体器件10A相同，半导体器件10C包括衬底10、通道层CL、栅极介质层DL1、栅极结构GE1，以及源极结构SE和漏极结构DE。与图1所示半导体器件10A不同之处在于，半导体器件10C为垂直式通道(vertical channel)晶体管，其中源极结构SE和漏极结构DE垂直堆叠在衬底10上并且由层间介质层12区隔开，通道层CL、栅极介质层DL1和栅极结构GE1则是设置在穿过源极结构SE、层间介质层12和部分漏极结构DE的开孔OP的侧壁上。半导体器件10C的制造方法可包括以下步骤。首先，提供衬底10，接着进行沉积工艺和图案化工艺(例如微影暨蚀刻工艺)，于衬底10上依序形成漏极结构DE、层间介质层12和源极结构SE，其中漏极结构DE和源极结构SE是由图案化的导电层构成，材料可包括铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)、氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、钛钨(Ti/W)、钛与氮化钛(Ti/TiN)、多晶硅(poly silicon)、掺杂硅(doped silicon)、硅化物(silicide)等金属或非金属导电材料或其任何组合，但不限于此。层间介质层12可以是由单层或多层电介质材料层所构成，适用的电介质材料可包括氧化硅(SiO₂)、氮化硅(SiN)、氮氧化硅(SiON)，或其他适合的电介质材料。然后，进行蚀刻工艺，形成穿过源极结构SE、层间介质层12并且穿过部分漏极结构DE的开孔OP。接着，依序进行M次的第一原子层沉积循环DE1(参考图2)和N次的第二原子层沉积循环DE2(参考图3)，沿着开孔OP的侧壁和底面共型的形成第一堆叠通道层CL1和第二堆叠通道层CL2(两者共同构成通道层CL)。第一堆叠通道层CL1和第二堆叠通道层CL2的叠层组成、叠层材料和成分浓度可参考前文第一实施例的说明，在此不再重述。然后，进行沉积工艺，于通道层CL上形成栅极介质层DL1和栅极材料层(图未示)并填满开孔OP。然后，进行图案化工艺移除栅极材料层、栅极介质层DL1和通道层CL多余的部分，获得图5所示半导体器件10C。源极结构SE和漏极结构DE之间的通道层CL为半导体器件10C的垂直通道区，由填充在开孔OP中的栅极结构GE1控制其导通和截止。

请参考图6，为本发明第四实施例之半导体器件10D的剖面示意图。与图1所示半导体器件10A相同，半导体器件10D包括衬底10、通道层CL、栅极介质层DL1、栅极结构GE1，以及源极结构SE和漏极结构DE。与图1所示半导体器件10A不同之处在于，半导体器件10D为底栅式(bottom gate)晶体管，其中栅极结构GE1是设置在通道层CL与衬底10之间，与源极结构SE和漏极结构DE分别位于衬底10相对的第二面S2和第一面S1上。半导体器件10D的制造方法可包括以下步骤。首先，提供衬底10，接着进行沉积工艺和图案化工艺，于衬底10表面上形成栅极结构GE1，然后进行沉积工艺，形成栅极介质层DL1全面性的覆盖衬底10和栅极结构GE1。接着，进行N次的第二原子层沉积循环DE2(参考图3)和M次的第一原子层沉积循环DE1(参考图2)，依序在衬底10上形成第二堆叠通道层CL2和第一堆叠通道层CL1(两者共同构成通道层CL)并覆盖住栅极结构GE1。第一堆叠通道层CL1和第二堆叠通道层CL2的叠层组成、叠层材料和成分浓度可参考前文第一实施例的说明，在此不再重述。图案化通道层CL后，接着进行沉积工艺和图案化工艺，于通道层CL上形成导电层并将导电层图案化为源极结构SE和漏极结构DE，获得如图6所示半导体器件10D。

请参考图7，为本发明第五实施例之半导体器件10E的剖面示意图。半导体器件10D包括衬底10、通道层CL、栅极介质层DL1、栅极结构GE1，以及源极结构SE和漏极结构DE。与图1所示半导体器件10A不同之处在于，半导体器件10E为双栅式(dual gate)晶体管，除了包括设置在通道层CL的第一面S1上的栅极结构GE1(或称为顶部栅极结构)和栅极介质层DL1(或称为顶部栅极介质层)，还进一步包括设置在通道层CL的第二面S2与衬底10之间的栅极结构GE2(或称为底部栅极结构)和栅极介质层DL2(或称为底部栅极介质层)，而且半导体器件10E的通道层CL是由第一堆叠通道层CL1、第二堆叠通道层CL2和第三堆叠通道层CL3共同构成。半导体器件10E的制造方法可包括以下步骤。首先，提供衬底10，接着进行沉积工艺和图案化工艺，于衬底10表面上形成栅极结构GE2，然后进行沉积工艺，形成栅极介质层DL2全面性的覆盖衬底10和栅极结构GE2。接着，进行P次的第二原子层沉积循环DE2(参考图3，P为大于或等于1的正整数)，于栅极介质层DL2上形成第三堆叠通道层CL3，然后进行M次的第一原子层沉积循环DE1(参考图2)，于第三堆叠通道层CL3上形成第一堆叠通道层CL1，再进行N次的第二原子层沉积循环DE2(参考图3)，于第一堆叠通道层CL1上形成第二堆叠通道层CL2。第一堆叠通道层CL1和第二堆叠通道层CL2的叠层组成和成分浓度可参考前文第一实施例的说明，在此不再重述。第三堆叠通道层CL3与第二堆叠通道层CL2均是由第二原子层沉积循环制作DE2，使用相同反应气体，包括相同材料，且次数N和次数P可根据元件效能需求选择为相同或不同(即第三堆叠通道层CL3与第二堆叠通道层CL2的厚度可相同或不同)。图案化通道层CL后，接着进行沉积工艺和图案化工艺，于栅极结构GE2两侧的通道层CL上形成源极结构SE和漏极结构DE，然后形成栅极介质层DL全面性的覆盖源极结构SE、漏极结构DE和通道层CL，再于栅极介质层DL上形成栅极结构GE1。

综上所述，本发明提供的半导体器件及其制造方法，其通过两阶段原子层沉积循环来制作氧化物半导体通道层，使其在沿着厚度的方向可区分成不同叠层组成的两个部分，其中较远离栅极结构的部分是由不同氧化物半导体材料循环叠层构成，较接近栅极结构的部分视由单一种主要用于形成电子迁移路径的氧化物半导体材料构成，如此设计，可同时获得稳定的阀值电压和提高的载子迁移率，进一步改善元件效能。

以上所述仅为本发明的优选实施例而已，并不用於限制本发明，对於本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种半导体器件的制造方法，其特征在于，包括：

提供一衬底；

进行M次的第一原子层沉积循环，于所述衬底上形成一第一堆叠通道层；进行N次的第二原子层沉积循环，于所述第一堆叠通道层上形成一第二堆叠通道层，其中M和N为正整数，且一金属成分于所述第二堆叠通道层中的浓度大于所述金属成分于所述第一堆叠通道层中的浓度；以及

于所述第二堆叠通道层上形成一栅极介质层；以及

于所述栅极介质层上形成一栅极结构。

2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第二原子层沉积循环的温度大于所述第一原子层沉积循环的温度。

3.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述金属成分包括铟，所述第一堆叠通道层包括氧化铟、氧化镓，以及氧化锌，所述第二堆叠通道层包括氧化铟。

4.根据权利要求1所述的半导体器件的制造方法，其特征在于，每次的所述第一原子层沉积循环包括使所述衬底交替的与一铟前驱物、一镓前驱物、一锌前驱物和一氧反应物接触，每次的所述第二原子层沉积循环包括使所述衬底交替的与所述铟前驱物和所述氧反应物接触。

5.根据权利要求4所述的半导体器件的制造方法，其特征在于，所述铟前驱物包括三(二甲基氨基)铟，所述镓前驱物包括三甲基镓，所述锌前驱物包括二乙基锌，所述氧反应物包括氧气。

6.根据权利要求3所述的半导体器件的制造方法，其特征在于，每次的所述第一原子层沉积循环包括依序进行：

m1次的第一原子层沉积循环，包括使所述衬底与所述铟前驱物接触之后，与所述氧反应物接触；

m2次的第一原子层沉积循环，包括使所述衬底与所述镓前驱物接触之后，与所述氧反应物接触；以及

m3次的第三原子层沉积循环，包括使所述衬底与所述锌前驱物接触之后，与所述氧反应物接触，其中m1、m2和m3为正整数。

7.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第二堆叠通道层与所述第一堆叠通道层的一最底层包括相同材料。

8.根据权利要求1所述的半导体器件的制造方法，其特征在于，还包括：

于所述衬底上形成一源极结构和一漏极结构；以及

形成所述第一堆叠通道层于所述源极结构和所述漏极结构上，并且直接接触所述源极结构和所述漏极结构。

9.一种半导体器件的制造方法，其特征在于，包括：

提供一衬底；

于所述衬底上形成一底部栅极结构；

于所述底部栅极结构上形成一底部栅极介质层；

进行N次的第一原子层沉积循环，于所述栅极介质层上形成一第一堆叠通道层；以及

进行M次的第二原子层沉积循环，于所述第一堆叠通道层上形成一第二堆叠通道层，其中M和N为正整数，且一金属成分于所述第一堆叠通道层的浓度大于所述金属成分于所述第二堆叠通道层的浓度。

10.根据权利要求9所述的半导体器件的制造方法，其特征在于，所述第一原子层沉积循环的温度大于所述第二原子层沉积循环的温度。

11.根据权利要求9所述的半导体器件的制造方法，其特征在于，所述金属成分包括铟，所述第一堆叠通道层包括氧化铟，所述第二堆叠通道层包括氧化铟、氧化镓，以及氧化锌。

12.根据权利要求10所述的半导体器件的制造方法，其特征在于，每次的所述第一原子层沉积循环包括使所述衬底交替的与一铟前驱物和一氧反应物接触，所述第二原子层沉积循环包括使所述衬底交替的与所述铟前驱物、一镓前驱物、一锌前驱物和所述氧反应物接触。

13.根据权利要求12所述的半导体器件的制造方法，其特征在于，所述铟前驱物包括三(二甲基氨基)铟，所述镓前驱物包括三甲基镓，所述锌前驱物包括二乙基锌，所述氧反应物包括氧气。

14.根据权利要求12所述的半导体器件的制造方法，其特征在于，每次的所述第二原子层沉积循环包括依序进行：

m1次的第一原子层沉积循环，包括使所述衬底与所述铟前驱物接触之后，与所述氧反应物接触；

m2次的第一原子层沉积循环，包括使所述衬底与所述镓前驱物接触之后，与所述氧反应物接触；以及

m3次的第三原子层沉积循环，包括使所述衬底与所述锌前驱物接触之后，与所述氧反应物接触，其中m1、m2和m3为正整数，其中N大于m3。

15.根据权利要求9所述的半导体器件的制造方法，其特征在于，所述第二堆叠通道层的最底层与所述第一堆叠通道层包括相同材料。

16.根据权利要求9所述的半导体器件的制造方法，其特征在于，还包括：

进行P次的第一原子层沉积循环，于所述第二堆叠通道层上形成一第三堆叠通道层；

于所述第三堆叠通道层上形成一源极结构和一漏极结构，所述源极结构和所述漏极结构彼此分离，并且位于所述底部栅极结构的两侧；形成一顶部栅极介质层，覆盖所述第三堆叠通道层、所述源极结构和所述漏极结构；以及

于所述顶部栅极介质层上形成一顶部栅极结构。

17.一种半导体器件，其特征在于，包括：

一第一堆叠通道层，包括相对的第一面和第二面；

一第一栅极结构，位于所述第一堆叠通道层的所述第一面上；

一第一栅极介质层，位于所述第一栅极结构与所述第一堆叠通道层之间；以及

一第二堆叠通道层，位于所述第一栅极介质层与所述第一堆叠通道层之间，其中一金属成分于所述第二堆叠通道层的浓度大于所述金属成分于所述第一堆叠通道层的浓度。

18.根据权利要求17所述的半导体器件，其特征在于，所述金属成分包括铟，所述第一堆叠通道层包括氧化铟、氧化镓，以及氧化锌，所述第二堆叠通道层包括氧化铟。

19.根据权利要求17所述的半导体器件，其特征在于，所述第二堆叠通道层与所述第一堆叠通道层的所述第二面包括相同材料。

20.根据权利要求17所述的半导体器件，其特征在于，还包括：

一第二栅极结构，位于所述第一堆叠通道层的所述第二面上；

一第二栅极介质层，位于所述第二栅极结构与所述第一堆叠通道层之间；以及

一第三堆叠通道层，位于所述第二栅极介质层与所述第一堆叠通道层之间，其中所述第二堆叠通道层以及所述第三堆叠通道层包括相同材料，且所述金属成分于所述第二堆叠通道层的浓度等于所述金属成分于所述第三堆叠通道层的浓度。

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