KR19980035159A - 박막트랜지스터의 구조 및 그 제조방법 - Google Patents
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Abstract
안정된 소자 특성에 적당한 옵-셋(off-set) 영역을 확보할 수 있는 박막 트랜지스터의 구조 및 그 제조방법에 대한 것으로 그 구조는 트랜치를 가지는 기판과, 상기 트랜치를 포함한 상기 기판에 형성된 반도체층과, 상기 트랜치내의 상기 반도체층상에 형성된 절연막과, 상기 트랜치 한측면의 상기 반도체층 상부에 정렬되어 형성된 게이트 전극과, 상기 트랜치 한측면에 형성된 상기 게이트 전극 일측의 상기 반도체층과 상기 트랜치 타측면의 상기 반도체층 상에 형성된 불순물영역을 포함하여 구성된다.
Description
본 발명은 박막트랜지스터에 관한 것으로, 특히 안정된 소자 특성에 적당한 옵-셋(off-set) 영역을 확보할 수 있는 박막트랜지스터의 구조 및 그 제조방법에 대한 것이다.
일반적으로 박막 트랜지스터는 1M급 이상의 SRAM 소자에서 PMOS 로드 트랜지스터(load transistor)나 로드 레지스터 대신 사용하기도 하고, 액정표시소자(Liquid Crystal Display)에서 각 화소 영역의 화상 데이타 신호를 스위칭하는 스위칭 소자에 널리 사용되고 있다.
특기 PMOS 박막 트랜지스터를 로드 트랜지스터로 사용하는 SRAM 셀에서 PMOS의 오프 전류(off current)는 감소시키고 온 전류(on current)를 증가시켜서 SRAM 셀의 소비 전력을 감소시키고 기억 특성을 향상시킴으로써 보다 높은 고품질의 SRAM 셀을 만들 수 있다.
이와 같은 원리에 의해 최근 온/오프 전류비를 향상시키기 위한 연구가 활발히 진행되고 있다.
이와 같이 온/오프 전류비(on/off current ratio)를 향상시키기 위한 종래의 박막 트랜지스터의 제조 방법을 첨부 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 박막 트랜지스터의 공정 단면도로써 종래의 박막 트랜지스터는 바텀 게이트(Bottom Gate)를 기본으로 한 바디 폴리 실리콘의 고상성장에 의해 그레인 사이즈를 크게 하여 제조하였다.
이때의 고상성장 방법은 600℃ 부근에서 24시간 정도의 장시간 열처리를 수행하였다.
즉, 도 1a에 도시한 바와 같이 절연 기판(1) 또는 절연막 또는 실리콘 기판상에 폴리 실리콘을 증착하고 게이트 마스크를 이용한 사진 식각 공정으로 폴리 실리콘을 패터닝하여 게이트 전극(2)을 형성한다.
그리고 도 1b에 도시한 바와 같이 전면에 CVD(Chemical Vapor Deposition)법이나 열 산화(thermal oxidation)법으로 게이트 산화막(3)을 증착하고 이어서 게이트 산화막(3)상에 CVD(Chemical Vapor Deposition)법으로 바디 폴리실리콘(4)을 차례로 증착한다.
그후 600℃ 정도의 온도에서 24시간 정도의 장시간 열처리를 수행하는 고상성장법을 통해 바디 폴리실리콘(4)의 그레인 싸이즈를 크게 한다.
다음으로 도 1c에 도시한 바와 같이 상기 바디 폴리실리콘(4) 위에 감광막을 도포하여 노광 및 현상 공정으로 채널 영역을 마스킹한다.
이때, 소오스 영역(6a)은 게이트 전극(2)과 오버랩(Over lap)되고 드레인 영역(6b)은 게이트 전극(2)과 옵-셋(off-set) 되도록 채널영역을 마스킹한다.
그리고 도 1d에 도시한 바와 같이 노출된 바디 폴리실리콘(4)에 PMOS일 경우에는 P형 불순물 이온인 보론(boron)을 주입하고 NMOS일 경우에는 N형 불순물 이온인 인(phosphorus)이나 아세닉(Arsenic)을 주입하여 소오스/드레인 영역을 형성한다. 여기서 도 1d에 나타낸 a 영역은 소오스 영역이고, b 영역은 채널 영역이며, c 영역은 옵-셋 영역이고, d 영역은 드레인 영역이다.
이와 같이 제조되는 종래의 박막트랜지스터는 다음과 같이 문제점이 있었다.
첫째, 포토 마스크(Photo Mask) 공정으로 채널 영역을 정의함과 동시에 옵-셋(off-set) 영역을 정의하므로 공정이 복잡하고 재현성이 어려우며 얼라인 정도에 따라 오프 전류(off current)의 변화가 심하기 때문에 박막 트랜지스터의 신뢰성이 저하된다.
둘째, 박막 트랜지스터의 채널 옵-셋(off-set) 영역의 길이에 따라 셀 사이즈에 영향을 미치므로 집적도에 어려움이 따른다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로써 자기 정렬(Self align)법을 이용한 옵-셋 영역의 확보로 공정을 단순화하고 안정된 특성을 갖는 박막트랜지스터를 제공하는데 그 목적이 있다.
도 1a 내지 1d는 종래 박막트랜지스터의 제조 과정을 나타낸 공정 단면도
도 2는 본 발명에 따른 박막트랜지스터의 구조 단면도
도 3a 내지 3h는 본 발명에 따라 제조되는 박막트랜지스터의 공정 단면도
*도면의 주요 부분에 대한 부호의 설명*
11 : 기판12 : 초기 산화막
13 : 감광막14 : 바디 폴리 실리콘
15 : 버퍼 산화막16 : 게이트 산화막
16a : 채널 영역16b : 옵-셋(off-set) 영역
17 : 게이트 전극18a : 소오스 영역
18b : 드레인 영역
상기와 같은 목적을 달성하기 위한 본 발명 박막트랜지스터의 구조는 트랜치를 가지는 기판과, 상기 트랜치를 포함한 상기 기판에 형성된 반도체층과, 상기 트랜치내의 상기 반도체층상에 형성된 절연막과, 상기 트랜치 한측면의 상기 반도체층 상부에 정렬되어 형성된 게이트 전극과, 상기 트랜치 한측면에 형성된 상기 게이트 전극 일측의 상기 반도체층과 상기 트랜치 타측면의 상기 반도체층 상에 형성된 불순물영역을 포함하여 구성됨을 특징으로 한다.
또한 본 발명 박막트랜지스터의 제조방법은 기판에 트랜치를 형성하는 단계, 상기 트랜치를 포함한 상기 기판에 반도체층을 형성하는 단계, 상기 트랜치내에 상기 반도체층상에 절연막을 형성하는 단계, 상기 트랜치 한측면의 상기 반도체층상에 게이트 절연막과 상기 게이트 절연막상에 게이트 전극을 형성하는 단계, 상기 트랜치 한측면에 형성된 상기 게이트 전극의 일측에 형성된 상기 반도체층 및 상기 트랜치 타측면의 상기 반도체층에 불순물영역을 형성하는 단계를 포함하여 제조됨을 특징으로 한다.
현재 박막 트랜지스터의 적당한 옵-셋 길이는 0.5㎛ 정도로써 본 발명은 자동 정렬법으로 원하는 옵-셋 길이를 갖는 박막 트랜지스터를 제작하는 것으로써 도면을 참조하여 본 발명의 박막 트랜지스터를 설명하면 다음과 같다.
도 2는 본 발명에 따른 박막트랜지스터의 구조 단면도이고, 도 3a 내지 3h는 본 발명에 따라 제조되는 박막트랜지스터의 공정 단면도를 나타낸 것이다.
먼저 본 발명 박막트랜지스터의 구조는 탑 게이트(Top Gate) 구조로써 도 2에 도시한 바와 같이 절연 기판(11)이나 실리콘 기판 상에 일정 두께를 갖도록 초기 산화막(12)이 형성되었고, 상기 초기 산화막(12)의 소정 영역에 기판(11)과 격리되도록 소정 깊이만큼 트랜치가 형성되었으며, 상기 초기 산화막(12)과 트랜치상에 바디 폴리실리콘(14)(도 3 참조)이 형성되었다. 그리고 상기 트랜치 내를 채우도록 버퍼 산화막(15)이 트랜치 내에 형성되었고, 상기 바디 폴리실리콘(14) 및 초기 산화막(15) 상에 게이트 산화막(16)이 형성되었으며, 상기 트랜치 일측의 바디 폴리실리콘(14) 상의 게이트 산화막(16) 상에 게이트 전극(17)이 형성되었다. 그리고 상기 게이트 전극(17) 일측의 바디 폴리실리콘(14) 내에 소오스 영역(18a)이 형성되었고, 상기 트랜치 타측의 바디 폴리실리콘(14) 내에 드레인 영역(18b)이 형성되었다. 그리고 상기 트랜치 내의 바디 폴리실리콘(14)에 옵-셋(off-set) 영역(16b)이 형성되었고, 상기 게이트 전극(14) 하부의 바디 폴리실리콘(14)에 채널 영역(16a)이 형성되었다.
여기에서 기판(11) 상에 초기 산화막(12)을 형성하는 대신에 질화막을 사용하여도 되고 또한 상기의 버퍼 산화막(15) 대신에 질화막을 사용할 수도 있다.
다음으로 본 발명 박막트랜지스터의 제조방법은 먼저 도 3a에 도시한 바와 같이 절연 기판(11) 또는 실리콘 기판 상에 CVD(Chemical Vapor Deposition)법이나 열 상화(thermal oxidation)법으로 초기 산화막(12)을 증착한다. 여기서 초기 산화막(12) 대신에 질화막을 증착할 수도 있다.
그리고 도 3b에 도시한 바와 같이 전면에 감광막(13)을 도포하고 초기 산화막(12)의 소정 부분에 트랜치를 형성하기 위하여 노광 및 현상 공정으로 감광막(13) 선택적으로 패터닝한다. 그리고 패터닝된 감광막(13)을 마스크로 이용하여 드러난 초기 산화막(12)을 기판(11)과 일정 두께를 유지하도록 이방성 식각하여 트랜치를 형성한다.
이어서 도 3c에 도시한 바와 같이 상기 감광막(13)을 제거하고 패터닝된 초기 산화막(12) 상에 CVD(Chemical Vapor Deposition)법으로 폴리실리콘을 증착하여 박막 트랜지스터의 활성층으로 사용할 바디 폴리실리콘(14)을 형성한다. 여기서 폴리실리콘 대신에 비정질 실리콘을 증착한 후 열처리하여 폴리실리콘화 할 수도 있다.
다음으로 도 3d에 도시한 바와 같이 바디 폴리실리콘(14) 상에 CVD(Chemical Vapor Deposition)법으로 트랜치 내에 버퍼 역할을 하는 버퍼 산화막(15)을 형성한다. 여기서 버퍼 산화막(15) 대신에 버퍼 질화막을 형성할 수도 있다.
이어서 도 3e에 도시한 바와 같이 버퍼 산화막(15)을 에치백(etch back)이나 화학적 기계적 연마(CMP : Chemical Mechanical Polishing)법을 이용하여 등비율로 제거하여 트랜치 내에만 버퍼 산화막(15)이 남도록 한다.
다음으로 도 3f에 도시한 바와 같이 바디 폴리실리콘(14)과 버퍼 산화막(15)상에 CVD(Chemical Vapor Deposition)법이나 열 산화(thermal oxidation)법으로 게이트 산화막(16)을 증착한다.
그리고 도 3g에 도시한 바와 같이 전면에 CVD(Chemical Vapor Deposition)법으로 폴리실리콘을 증착하고 게이트 형성 마스크를 이용하여 사진 식각하여 상기 트랜치 일측에 정렬되도록 게이트 전극(17)을 형성한다. 여기서 폴리실리콘 대신 금속층을 증착하여 게이트 전극(17)을 형성하여도 된다.
이후에 트랜치 일측에 형성된 게이트 전극(17)을 마스크로 이용하여 PMOS 경우에는 BF2(boron)과 같은 p형 불순물 이온을 주입하고 NMOS일 경우에는 인(phosphorus)이나 아세닉(As)과 같은 n형 불순물 이온을 주입한다.
이후에 도 3h에 도시한 바와 같이 주입된 불순물 이온에 따라 트랜치 일측에 형성된 게이트 전극(17) 일측의 바디 폴리실리콘(14)에는 소오스 영역(18a)이 형성되고, 트랜치 타측의 바디 폴리실리콘(14)에는 드레인 영역(18b)이 형성된다. 이에 따라 불순물 이온이 주입되지 않은 게이트 전극(17) 하부에는 채널 영역(16a)이 형성되고, 트랜치 내에 형성된 바디 폴리실리콘(14)은 버퍼 산화막(15)의 버퍼 역할에 의하여 불순물 이온이 주입되지 않아서 박막 트랜지스터의 게이트 전극(17)과 옵-셋 영역(16b)을 형성한다. (a : 소오스 영역, b : 채널 영역, c : 옵-셋 영역, d : 드레인 영역)
본 발명에 따른 제조되는 박막트랜지스터는 옵-셋(off-set) 영역을 0.5㎛까지 충분히 확보할 수 있기 때문에 안정된 온/오프 전류 특성을 갖는 박막 트랜지스터를 실현할 수 있다.
이와 같이 제조되는 본 발명 박막트랜지스터는 다음과 같은 효과가 있다.
첫째, 옵-셋(off-set) 영역을 정의하기 위하여 따로 옵-셋 마스크가 필요 없으므로 공정 스텝의 감소로 인하여 생산성이 높아진다.
둘째, 자기 정렬된(Self-aligned) 방법으로 충분한 옵-셋(off-set) 영역을 확보할 수 있기 때문에 안정된 온/오프 전류 특성을 갖는 신뢰성이 높은 소자를 제조할 수 있다.
Claims (14)
- 트랜치를 가지는 기판과,상기 트랜치를 포함한 상기 기판에 형성된 반도체층과,상기 트랜치내의 상기 반도체층상에 형성된 절연막과,상기 트랜치 한측면의 상기 반도체층 상부에 정렬되어 형성된 게이트 전극과,상기 트랜치 한측면에 형성된 상기 게이트 전극 일측의 상기 반도체층과 상기 트랜치 타측면의 상기 반도체층 상에 형성된 불순물영역을 포함하여 구성됨을 특징으로 하는 박막트랜지스터의 구조.
- 제 1 항에 있어서, 상기 기판은 반도체물질로 구성되고, 상기 기판상에 절연막이 형성되어 있는 것을 더 포함하여 구성됨을 특징으로 하는 박막트랜지스터의 구조.
- 제 2 항에 있어서, 상기 트랜치는 상기 기판상에 형성된 상기 절연막내에 형성되는 것을 특징으로 하는 박막트랜지스터의 구조.
- 제 1 항에 있어서, 상기 기판은 절연물질로 구성되는 것을 특징으로 하는 박막트랜지스터의 구조.
- 제 1 항에 있어서, 상기 게이트 전극의 하부에 형성된 반도체층은 채널역할을 함을 특징으로 하는 박막트랜지스터의 구조.
- 제 1 항에 있어서, 상기 트랜치 내의 상기 반도체층은 옵-셋 영역으로 사용됨을 특징으로 하는 박막트랜지스터의 구조.
- 기판에 트랜치를 형성하는 단계;상기 트랜치를 포함한 상기 기판에 반도체층을 형성하는 단계;상기 트랜치내에 상기 반도체층상에 절연막을 형성하는 단계;상기 트랜치 한측면의 상기 반도체층상에 게이트 절연막과 상기 게이트 절연막상에 게이트 전극을 형성하는 단계;상기 트랜치 한측면에 형성된 상기 게이트 전극의 일측에 형성된 상기 반도체층 및 상기 트랜치 타측면의 상기 반도체층에 불순물영역을 형성하는 단계를 포함하여 제조됨을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 7 항에 있어서, 상기 기판은 반도체물질로 구성되고 상기 기판상에 절연막이 형성되어 있는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 8 항에 있어서, 상기 트랜치는 상기 기판상에 형성된 상기 절연막내에 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 7 항에 있어서, 상기 반도체층은 실리콘으로 형성함을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 7 항에 있어서, 상기 트랜치내의 상기 절연막은 산화막이나 질화막으로 형성함을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 7 항에 있어서, 상기 트랜치내에 상기 절연막은 전면에 절연막을 증착한 후에 에치백이나 화학적 기계 연마(CMP)법으로 형성함을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 7 항에 있어서, 상기 트랜치내의 상기 반도체층상에 형성된 상기 절연막은 불순물영역을 형성할 때 마스크층으로 사용하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 7 항에 있어서, 상기 트랜치내의 상기 반도체층은 옵-셋 영역으로 사용됨을 특징으로 하는 박막트랜지스터의 제조방법.
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