KR0142785B1 - 박막 트랜지스터의 구조 및 제조방법 - Google Patents
박막 트랜지스터의 구조 및 제조방법Info
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Abstract
본 발명은 반도체 소자인 박막 트랜지스터에 관한 것으로, 특히 SRAM의 메모리셀(Memory Cell)에 적당하도록 한 박막 트랜지스터의 구조 및 제조방법에 관한 것이다.
이와같은 본 발명의 박막 트랜지스터의 구조는 그루브를 갖도록 형성되는 게이트 전극, 상기 게이트 전극 상에 형성되는 게이트 절연막, 상기 게이트 전극의 그루브 내에 형성되는 반도체층, 상기 반도체층의 양측에 형성되는 불순물 영역을 포함하여 구성되고, 본 발명의 박막 트랜지스터의 제조방법은 그루브를 갖도록 절연기판위에 게이트 전극 및 게이트 절연막을 차례로 형성하는 공정과, 상기 그루브 부분의 게이트 절연막 위에 반도체층을 형성하는 공정과, 상기 반도체층의 양측에 선택적 불순물 이온주입하여 소오스/드레인 불순물 영역을 형성하는 공정을 포함하여 이루어진 것이다.
Description
제1도 (a)~(d)는 종래의 박막 트랜지스터 공정단면도
제2도는 본 발명 제1실시예의 박막 트랜지스터 사시도
제3도 (a)~(d)는 제2도 A-A'선상인 본 발명 제1실시예의 박막 트랜지스터 공정 단면도
제4도는 본 발명 제2실시예의 박막 트랜지스터 사시도
제5도 (a)~(d)는 제4도 B-B'선상인 본 발명 제2실시예의 박막 트랜지스터 공정 단면도
*도면의 주요부분에 대한 부호의 설명
11:절연기판 12:게이트 전극
13:게이트 절연막 14:반도체층
15a,15b:불순물 영역
본 발명은 반도체소자인 박막 트랜지스터에 관한 것으로, 특히 SRAM의 메모리셀(Memory Cell)에 적당하도록 한 박막 트랜지스터의 구조 및 제조방법에 관한 것이다. 일반적으로 박막 트랜지스터는 1M급 이상의 SRAM소자에서 로드 레지스터(Load Resister)대신 사용되기도 하고, 액정표시 소자(Liquid Crystal Display)에서 각 화소영역의 화상데이타 신호를 스위칭하는 스위칭소자로 널리 사용되고 있다.
고 품질의 SRAM을 만들기 위해서는 박막 트랜지스터의 오프전류(Off Current)를 감소하고 온전류(On Current)는 증가하여야만 SRAM셀의 소비전력을 감소시킬수 있고, 기억특성을 향상시킬수 있다.
이와 같은 원리에 의해 최근 온/오프전류비를 향상시키기 위한 연구가 활발히 진행되고 있다.
이와 같이 온/오프전류비(On/Off Current Ratio)를 향상시키기 위한 종래의 박막 트랜지스터 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도는 종래의 박막 트랜지스터 공정단면도로써, 종래의 MOS 박막 트랜지스터 제조방법은 보텀게이트(Bottom Gate)를 기본으로 한 보디 폴리실리콘의 고상성장에 의해 그레인 사이즈(Grain Size)를 크게 하여 제조했다.
이때의 고상성장 방법은 600℃부근에서 24시간 정도의 장시간 열처리를 수행하였다.
제1도 (a)와 같이 절연기판(1) 또는 절연막위에 폴리실리콘을 증착하고 게이트 마스크를 이용한 사진식각 공정으로 폴리실리콘을 패터닝하여 게이트전극(2)을 형성한다.
그리고, 제1도 (b)와 같이 전면에 CVD(Chemical Vapour Deposition)법으로 게이트 절연막(3)과 보디 폴리실리콘(Body Polisilicon)(4)을 차례로 증착한다.
그후 600℃ 부근에서 24시간 정도의 장시간 열처리를 수행하는 고상성장법을 통해 보디 폴리실리콘의 그레인 사이즈를 크게 한다.
제1도 (c)와 같이 상기 보디 폴리실리콘(4)상에 감광막(5)을 증착하고 노광 및 현상공정으로 채널영역을 마스킹 한다.
이때 소오스영역(6a)은 게이트전극(2)과 오버랩(Over Lap)되고, 드레인영역(6b)은 게이트전극(2)과 옵셋(Off Set)되도록 채널영역을 마스킹 한다.
그리고 제1도 (d)와 같이 노출된 보디 폴리실리콘(4)에 P형 불순물(BF )이온을 주입하여 소오스 및 드레인영역(6a)을 형성하므로써 종래의 P형 MOS박막 트랜지스터를 완성한다.
(a:소오스영역, b:채널영역, c:옵셋영역, d:드레인영역)
그러나, 이와 같은 종래의 박막 트랜지스터 제조방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 포토마스크(Photo Mask)공정으로 채널영역을 정의함과 동시에 옵셋(Off Set)영역을 정의함으로써, 공정이 복잡하고 재현성이 어려우며 얼라인(align)정도에 따라 오프전류(Off Current)의 변화가 심하기 때문에 박막 트랜지스터의 신뢰성이 저하된다.
둘째, 게이트 전극에서 먼 쪽은 채널이 완전히 차단되거나 전도(Inversion)되지 않아 누설전류가 발생되고, 온전류(Ion)가 감소된다.
셋째, 박막 트랜지스터의 채널이 평면적으로 구성되므로 셀사이즈가 작아지면, 채널의 길이 또한 작아져 박막 트랜지스터의 누설전류 증가 및 셀사이즈에 영향을 미치므로 집적도에 어려움이 있게 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로써, 공정을 단순화 함은 물론 오프 전류는 감소시키고 온 전류는 증가시켜 SRAM 메모리 소자에 적당한 박막 트랜지스터를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터의 구조는 그루브를 갖도록 형성되는 게이트 전극, 상기 게이트 전극 상에 형성되는 게이트 절연막, 상기 게이트 전극의 그루브 내에 형성되는 반도체층, 상기 반도체층의 양측에 형성되는 불순물 영역을 포함하여 구성되고, 본 발명의 박막 트랜지스터의 제조방법은 그루브를 갖도록 절연기판위에 게이트 전극 및 게이트 절연막을 차례로 형성하는 공정과, 상기 그루브 부분의 게이트 절연막 위에 반도체층을 형성하는 공정과, 상기 반도체층의 양측에 선택적 불순물 이온주입하여 소오스/드레인 불순물 영역을 형성하는 공정을 포함하여 이루어짐에 그 특징이 있다.
상기와 같은 본 발명은 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 발명 제2실시예의 박막 트랜지스터 사시도이고, 제3도 (a)~(d)는 제2도 A-A'선상인 본 발명 제1실시예의 박막 트랜지스터 공정 단면도이다.
먼저, 본 발명 제1실시예의 박막 트랜지스터의 구조는 제2도와 같이 절연기판(11)위에 채널영역을 중심으로 양분되어 게이트 전극(12)이 형성되고, 게이트 전극(12)과 절연기판(11)에 걸쳐 게이트 절연막(13)이 형성되며, 상기 양분된 게이트 전극(12)사이의 채널영역 상측의 게이트 절연막(13)위에 트랜지스터의 활성영역인 반도체층(14)이 형성되고, 상기 반도체층 양측에 소오스/드레인 불순물 영역이 형성되는 구조를 갖는다.
이와같은 구조를 갖는 본 발명 제1실시예의 박막 트랜지스터의 제조방법은 제3도 (a)와 같이 절연기판(11)위에 게이트 전극으로 사용할 반도체층을 증착한다.
제3도 (b)와 같이 채널영역의 반도체층을 선택적으로 제거하여 채널영역을 중심으로 양분되는 게이트 전극(12)을 형성하고 실리콘 산화막 등으로 전면에 게이트 절연막(13)을 형성한다.
이때, 게이트 절연막(13)은 채널영역이 완전히 채워지지 않고 홈이 형성되도록 얇게 형성한다.
제3도 (c)와 같이 전면에 폴리 실리콘 등의 반도체층(14)을 증착한다.
제3도 (d)와 같이 상기 반도체층을 에치 백(Etch Back)하여 반도체층이 게이트 절연막(13)상의 홈 부분에만 남도록 한다.
그리고 제2도에 도시한 바와같이 반도체층(14) 양측에 불순물 이온(P+)주입하여 소오스/드레인 불순물 영역(15a,15b)을 형성하므로 본 발명 제1실시예의 박막 트랜지스터를 완성한다.
한편, 제4도는 본 발명 제2실시예의 박막 트랜지스터 사시도이고, 제5도 (a)~(d)는 제4도 B-B' 선상인 본 발명 제2실시예의 박막 트랜지스터 공정 단면도이다.
본 발명 제2실시예의 박막 트랜지스터의 구조는 제4도와 같이 트렌치(Trench)가 형성된 절연기판(11)위에 상기 트렌치 영역에서 단차를 갖도록(계곡을 갖도록) 상기 절연기판(11)위에 게이트 전극(12)과 게이트 절연막(13)이 차례로 형성된다.
그리고 상기 트렌치 부위의 계곡이 채워지도록 게이트 절연막(13)위에 트랜지스터의 활성영역인 반도체층(14)이 형성되고 상기 반도체층 양측에는 소오스/드레인 불순물영역(15a,15b)이 형성되는 구조를 갖는다.
이와같은 구조를 갖는 본 발명 제2실시예의 박막 트랜지스터 제조방법은 제5도(a)와 같이 절연기판(11)에 트랜지스터의 채널영역을 정의하여 채널영역을 소정 깊이로 식각하여 트렌치를 형성한다.
이때, 트렌치 깊이는 차후에 게이트 전극과 게이트 절연막을 형성하였을 때 트렌치 부분에서 단차가 형성되도록 충분한 깊이로 식각한다.
제5도 (b)와 같이 상기 트렌치가 형성된 절연기판(11) 전면에 게이트 전극(12)과 게이트 절연막(13)을 차례로 증착한다.
그리고 제5도 (c)와 같이 게이트 절연막(13)위에 폴리 실리콘 등의 반도체층을 형성한다.
여기서, 반도체층(14)은 트렌치 영역의 계곡이 충분히 채워지고 평탄하도록 증착한다.
제5도 (d)와 같이 상기 반도체층(14)을 에치백하여 트렌치 영역의 계곡 부분에만 남도록 한다.
그리고 제4도에 도시한 바와같이 반도체층(14) 양측에 불순물 이온(P+)주입하여 소오스/드레인 불순물 영역(15a,15b)을 형성하므로 본 발명 제2실시예의 박막 트랜지스터를 완성한다.
이상에서 설명한 바와 같은 본 발명의 박막 트랜지스터의 구조 및 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 본 발명은 채널영역을 게이트 전극이 감싸는 구조로 형성되기 때문에 채널의 전계분포가 일정하여 누설전류가 감소되며, 또한 온 전류가 증가하여 SRAM 메모리소자의 특성을 향상시킨다.
둘째, 채널영역 형성에 있어서 게이트 전극의 단차에 의해 채널 폭(Channel Width)을 조절할 수 있으므로 공정이 용이하다.
Claims (5)
- 그루브를 갖도록 형성되는 게이트 전극 ; 상기 게이트 전극 상에 형성되는 게이트 절연막 ; 상기 게이트 전극의 그루브 내에 형성되는 반도체층 ; 상기 반도체층의 양측에 형성되는 불순물 영역을 포함하여 구성됨을 특징으로 하는 박막 트랜지스터의 구조.
- 제1항에 있어서, 게이트 전극이 절연기판위에 일정 폭을 갖고 양분되어 형성됨을 특징으로 하는 박막 트랜지스터의 구조.
- 제1항에 있어서, 게이트 전극은 일정 폭의 트렌치가 형성된 절연기판 위에 그루브를 갖도록 형성됨을 특징으로 하는 박막 트랜지스터의 구조.
- 절연기판위에 일정 폭을 갖고 양분 되도록 게이트 전극을 형성하는 공정과, 상기 게이트 전극이 양분된 부분에서 그루브를 갖도록 전면에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막상의 그루브 부분에 반도체층을 형성하는 공정과, 상기 반도체층의 양측에 선택적 불순물 이온주입하여 소오스/드레인 불순물 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터의 제조방법.
- 절연기판에 일정 폭으로 식각하여 트렌치를 형성하는 공정과, 상기 트렌치가 형성된 절연기판위에 그루브를 갖도록 절연기판위에 게이트 전극 및 게이트 절연막을 차례로 형성하는 공정과, 상기 그루브 부분의 게이트 절연막 위에 반도체층을 형성하는 공정과, 상기 반도체층의 양측에 선택적으로 불순물을 이온주입하여 소오스/드레인 불순물 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터의 제조방법.
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