KR970018718A - 오프셋 길이를 증가시킨 박막 트랜지스터의 제조방법 - Google Patents

Abstract

오프셋의 길이를 수직적으로 증가시킬 수 있는 박막 트랜지스터의 제조방법에 대해 기재되어 있다. 이는, 하부 도전층 위에 절연층을 형성하는 제1 공정, 박막 트랜지스터의 오프셋이 형성될 부위의 절연층을 식각하는 제2 공정, 결과물 상에 도전물질을 침적한 후 패터닝하여 채널층을 형성하는 제3 공정, 결과물 상에 게이트 절연막을 침적하는 제4 공정, 게이트 절연막상에 도전층을 형성한 후 패터닝하여 게이트층을 형성하는 제5 공정 및 사진공정과 불순물 이온주입 공정으로 소오스/드레인영역 및 오프셋 영역을 형성하는 제6 공정을 포함한다. 따라서, 오프셋 영역의 길이를 증가시킬 수 있으며, 오프-전류를 감소시킬 수 있다.

Description

오프셋 길이를 증가시킨 박막 트랜지스터의 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3A도 내지 제3C도는 오프셋 하부의 절연층을 일부 식각하여 오프셋 길이를 증가시킨, 본 발명의 제1 실시예에 의한 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.

Claims (14)

1. 하부 도전층 위에 절연층을 형성하는 제1 공정; 박막 트랜지스터의 오프셋이 형성될 부위의 절연층을 식각하는 제2 공정; 결과물 상에 도전물질을 침적한 후 패터닝하여 채널층을 형성하는 제3 공정; 결과물 상에 게이트 절연막을 침적하는 제4 공정; 상기 게이트 절연막 상에 도전층을 형성한 후 패터닝하여 게이트층을 형성하는 제5 공정; 및 사진공정과 불순물 이온주입 공정으로 소오스/드레인영역 및 오프셋 영역을 형성하는 제6 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
2. 제1항에 있어서, 상기 하부 도전층이 반도체 기판 또는 기저전압을 셀에 공급하는 Vss층인 것을 특징으로 하는 박막 트랜지스터 제조방법.
3. 제1항에 있어서, 상기 하부 도전층 위에 침적하는 절연층으로 고온산화막(HTO) 또는 플라즈마 산화막을, 2,000~3,500Å 침적하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
4. 제1항에 있어서, 상기 제2 공정에서, 상기 절연층을 1,000~2,000Å 식각하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
5. 제1항에 있어서, 상기 박막 트랜지스터의 채널층으로, 폴리실리콘이나 아몰퍼스 실리콘(amorphous silicon)을 100~500Å정도의 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
6. 하부 도전층 상에 제1 절연층을 침적한 후 평탄화 시키는 제1 공정; 박막 트랜지스터의 오프셋이 형성될 부위의 상기 제1 절연층을 식각하는 제2 공정; 결과물 상에 제2 절연층을 침적하는 제3 공정; 박막 트랜지스터의 채널층을 형성하는 제4 공정; 결과물 상에 박막 트랜지스터의 게이트 절연막을 형성하는 제5 공정; 상기 게이트 절연막 상에 도전층을 형성한 후 패터닝하여 박막 트랜지스터의 게이트층을 형성하는 제6 공정; 및 사진공정과 불순물 이온 주입 공정으로 소오스/드레인영역 및 오프셋 영역을 형성하는 제7공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
7. 제6항에 있어서, 상기 하부 도전층이 반도체 기판 또는 기저전압을 셀에 공급하는 Vss층인 것을 특징으로 하는 박막 트랜지스터 제조방법.
8. 제6항에 있어서, 상기 하부 도전층 위에 침적하는 제1 절연층으로 보론-인을 함유한 실리콘(BPSG)을 2,000~3,500Å 침적하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
9. 제6항에 있어서, 상기 제2 절연층으로 고온 산화막(HTO)이나, 플라즈마 산화막을, 700~1,000Å 침적하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
10. 제6항에 있어서, 상기 채널층으로 폴리실리콘이나 아몰퍼스실리콘을, 100~500Å 정도의 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
11. 하부 도전층 상에 절연층을 침적하는 제1 공정; 상기 절연층 상에 도전물질을 침적한 후 패터닝하여 박막 트랜지스터의 게이트층을 형성하는 제2 공정; 박막 트랜지스터의 오프셋이 형성될 부위의 상기 절연층을 사진식각 공정으로 하부 도전층이 드러날 때까지 식각하는 제3 공정; 결과물 상에 게이트 절연막을 형성하는 제4 공정; 상기 게이트 절연막 상에 박막 트랜지스터의 채널층을 형성하는 제5 공정; 및 사진공정과 불순물 이온주입 공정으로 소오스/드레인영역 및 오프셋 영역을 형성하는 제6공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
12. 제11항에 있어서, 상기 하부 도전층이 반도체 기판 또는 기저전압을 셀에 공급하는 Vss층인 것을 특징으로 하는 박막 트랜지스터 제조방법.
13. 제11항에 있어서, 상기 박막 트랜지스터 오프셋이 형성될 부위 하부의 절연층을 식각하기 위한 사진 공정시, 오프셋 영역과 게이트 영역을 일부 오버랩하여 노출시키는 것을 특징으로 하는 박막 트랜지스터 제조방법.
14. 제11항에 있어서, 상기 채널층으로 폴리실리콘이나 아몰퍼스실리콘을, 100~500Å 정도의 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.