KR0170670B1 - 스태틱 랜덤 억세스 메모리용 박막 트랜지스터 및 그 제조방법 - Google Patents

Abstract

SRAM용 박막트랜지스터(TFT) 및 그 제조방법이 개시되어 있다. 본발명의 TFT는 게이트 전극과 상기 TFT 게이트 전극 하부에 형성된 평탄화막 및 상기 평탄화막과 TFT 게이트 전극 사이에 개재된 차단막을 구비하는 것을 특징으로 한다. 본 발명에 의하면 평탄화막과 TFT 게이트 전극 사이에 차단막을 개재함으로써, 후속 고온 열처리공저시 상기 TFT 게이트 전극과 상기 평탄화막 사이의 차단막에 의해 평탄화막의 불순물이 TFT 채널 전도층인 제2도전막 영역으로 침투되는 현상을 방지하여 TFT에 의한 셀 대기전류를 줄여 TFT특성을 안정되게 구현할 수 있다. 또한, 이 차단막에 의해 상기 평탄화막과 상기 TFT 게이트 전극이 직접 맞닿지 않음으로 상기 TFT 게이트 전극을 형성하는 될 제1도전막의 그레인이 국부적으로 이상 성장되지 않으며, 이 또한 TFT 특성 및 수율과 신뢰성 향상을 이룰 수 있다.

Description

스태틱 랜덤 억세스 메모리용 박막 트랜지스터 및 그 제조방법

제1a도 내지 제1d도는 종래 일반적으로 사용되는 보텀(bottom) 게이트형 박막트랜지스터의 제조방법을 공정 순서대로 나타낸 단면도들이다.

제2a도 내지 제2d도는 본발명의 방법에 의한 차단막을 구비한 보텀 게이트형 박막트랜지스터의 제조방법을 공정 순서대로 나타낸 단면도이다.

제3a도는 보텀 게이트형 박막트랜지스터에서 차단막을 구비하지 않았을 때의 대기전류(stand-by current)값을 나타낸 그래프이다.

제3b도는 보텀 게이프형 박막트랜지스터에 차단막을 구비했을 때의 대기전류값을 나타낸 그래프이다.

제4a도는 보텀 게이트형 박막트랜지스터에서 차단막을 구비하지 않고 제1도전막을 증착한 직후의 수직단면 SEM사진이다.

제4b도는 보텀 게이트형 박막트랜지스터에서 차단막을 구비하지 않고 제1도전막을 증착한 직후의 평면 사진이다.

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 스태틱 랜덤 억세스 메모리(Static Random Access Memory : 이하 SRAM이라 한다)의 부하소자로서 사용하는 박막트랜지스터(Thin Film Transistor : 이하 TFT라 한다)의 제조방법 관한 것이다.

일반적으로, 반도체 메모리 장치로서 SRAM 은 DRAM(Dynamic Random Access Memory)에 비하여 메모리 용량에서는 떨어지지만 고속이고 사용하기 쉽기 때문에 중,소용량 메모리 분야에서 널리 사용되고 있다. SRAM의 메모리 셀은 2개의 전송트랜지스터, 2개의 구동트랜지스터, 및 2개의 부하소자로 이루어져 있으며, 기억정보는 구동트랜지스어의 입,출력단자간의 전압차, 즉 실제로는 노드(Node)에 있어서의 부유용량에 축적된 전하로써 보존된다. 이 전하는 일정전원(Vcc)으로부터 부하소자인 부하 MOS트랜지스터 또는 부하저항을 통하여 항상 보충되고 있으므로, DRAM과 달리 리프레쉬(refresh) 기능은 불필요하다.

한편, SRAM의 메모리 셀은 셀을 구성하는 부하소자로서, 디플리션형 NMOS 트랜지스터를 사용하는 경우도 있지만 그 소비전력이 매우 크기 때문에 오늘날 거의 사용되지 않으며, 대신에 소비전력이 낮고 제작이 간편한 고저항의 다결정 실리콘을 사용하는 것이 주류를 이루어 왔다.

그러나 메모리 용량이 더욱 증가되고, 요구되는 저항값이 점점 높아짐에 따라 메모리 셀에서 부하소자를 통해 공급되는 전류(load current)와 셀의 노드(node)에서의 누설전류(leakage current)와의 차이가 줄어들어 메모리 장치의 제조수율을 떨어뜨리는 요인이 되는 바, 이러한 문제를 해결하고자한 것이 PMOS TFT를 부하소자를 사용하는 CMOS형 SRAM이다.

한편, TFT 구성방법은 게이트 전극이 채널의 상부에 위치하도록 형성되는 톱 게이트형(Top Gate Type)과 게이트 전극이 채널의 하부에 위치하도록 형성되는 보텀 게이트형(Bottom Gate Type)으로 나눌수 있다. 톱 게이트형의 TFT는 셀 사이즈의 감소 및 제조공정의 한계에 의한 제약이 따르기 때문에 일반적으로 비교적 구현이 용이한 보텀 게이트형의 TFT가 사용된다.

종래 일반적으로 사용되는 보텀 게이트형 TFT의 제종방법을 제1a도 내지 제1d도를 통하여 순차적으로 나타낼 수 있다.

제1a도는 평탄화를 목적으로 형성된 제1BPSG(Borophpspho Silicate Glass)막 위에 제1도전막을 증착한 단계를 나타낸다. 구체적으로, 참조부호 10은 반도체 기판을, 13은 상부의 TFT와 하부층들의 절연 및 평탄화를 목적으로 형성된 제1BPSG막, 15는 TFT의 게이트 전극을 형성하기 위해 증착된 제1도전막, 17은 TFT의 게이트 전극을 패터닝하기 위해 형성된 레지스트 패턴을 나타낸다.

제1b도는 제1도전막이 패터닝된 단계를 나타낸다. 즉, 포토공정과 에칭공정을 수행하여 TFT의 게이트 전극(15a)을 형성한다.

제1c도는 TFT의 게이트 산화막과 제2도전막을 형성하는 단계를 나타낸다. 구체적으로 참조부호 19는 TFT의 게이트 산화막을 나타내고, 참조부호 22인 제2도전막은 TFT의 채널 전도층을 형성한다.

제1d도는 제2도전막(22)위에 절연막(24)와 제2BPSG막(26)을 형성하여 평탄화하는 단계를 나타낸다. 상기 절연막(24)은 LPCVD(Low Pressure Chemical Vapor Diposition) 방법에 의해 증착한다.

그러나, 종래의 방법에 의해 제조된 TFT에서는 다음과 같은 문제점들이 발생할 수 있다.

첫째, TFT는 상기 채널 전도층(22)으로 일반적인 실리콘 단결정을 사용하는 벌크(BULK) 트랜지스터와는 달리 채널 전도층이 비정질(Amorphous) 실리콘으로 구성되어, 그 채널동작 메카니즘이 복잡하여 적절한 공정에 의해서만 최적의 트랜지스터 특성을 구현할 수 있다.

둘째, 현공정에서는 평탄화된 제1BPSG막(13) 위헤 바로 다결정 실리콘막(TFT GATE:15)을 증착하는 공정으로 진행함으로써, 제1BPSG막(13)의 표면농도 불균일 현상 및 다결정 실리콘막(TFT GATE:15)을 증착하기 전에 실시하는 세정(HF 처리)에 따라 다결정 실리콘 그레인(Grain)이 국부적으로 이상 성장되는 현상이 발생하여, TFT 동작 특성에 있어 오동작을 유발시키는 결함으로 작용하여 수율 및 신뢰성을 저하시키는 요인이 된다.

셋째, 제1BPSG막(13) 상부에 TFT를 형성하여 셀의 한 구성요소로 사용하는 소자에서는 제1BPSG막(13)에 함유되어 있던 불순물이 후속의 고온 열처리 공정 진행 동안 상부 TFT의 각 막질로 침투되어, 불규칙적인 농도변화를 유발하고, TFT특성을 열화시켜, 결국 SRAM 셀의 기본적인 특성을 열화시키는 요인이 되어, 수율 및 신뢰성 저하를 가져오게 된다.

따라서, 본발명의 목적은 이러한 종래 기술의 문제점을 개선하기 위하여 충간 불순물의 침투를 막고 제1도전막 위에 불량 발생요인을 제거하여 수율 및 신뢰성을 향상시킬 수 있는 보텀 게이트형 TFT를 제공하는데 있다.

본 발명의 다른 목적은 상기 TFT 제조에 적합한 제조방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본발명의 SRAM용 박막트랜지스터는, 게이 전극, 충간절연 및 평탄화를 위해 상기 게이트 전극 하부에 형성된 평탄화막 및 충간 불순물의 침투를 막기 위해 상기 평탄화막과 게이트 전극 사이에 개재된 차단막을 구비하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한 본발명의 SRAM용 박막트랜지스터의 제조방법은 다음과 같다.

먼저, 반도체 기판 하부에 형성된 층, 예컨데 필드산화막, 워드라인 등에 의한 단차의 감소와 평탄화를 먹적으로 평탄화막을 형성한다. 구체적으로, 하부구조가 형성된 반도체 기판위에 평탄화를 하기 위해 평탄화막의 증착 및 고온 어닐링(Annealing)으로 평탄화막을 평탄하게 고른다. 상기 평탄화막 위에 고온산화막(HTO) 이나 PECVD(Plasma-enhanced Chemical Vaper Deposion)에 의한 산화막 또는 질화막을 차단막으로 형성한 후 HF로 세정처리를 한 다음 제1도전막을 증착한다. 포토 마스크를 사용하여 사진식각공정으로 제1도전막을 다결정 실리콘 TFT 게이트로 형성한다. 이후 TFT공정에 따라 게이트 산화막을 증착하고 그위에 제2도전막을 증착하고 패터닝하여 TFT의 채널을 형성한다.

이와 같이 본발명은 차단막을 이용하여, 게이트 전극을 형성하는 제1도전막이 평탄화막과 직점 맞닿지 않도록 하는 것을 특징으로 한다.

상기 제1도전막과 하부 평탄화막 사이에 개재된 차단막은 후속 고온 열처리공정시 평탄화막의 불순물이 TFT 채널 전도층인 제2도전막 영역으로 침투되는 현상을 방지하여 TFT에 의한 셀 대기전류(stand-by current)를 줄여 TFT특성을 안정되게 구현할 수 있다. 또한, 이 차단막에 의해 평탄화막과 제1도전막이 직접 맞닿지 않음으로 제1도전막(게이트전극)의 그레인이 국부적으로 이상 성장되지 않도록 하여 수율 및 신뢰성을 향상시킬 수 있다.

이하, 첨부도면을 참조하여 본발명의 실시예를 상세히 설명한다.

제2a도 내지 제2d도는 본발명에 의한 TFT의 제조방법을 순차적으로 나타낸 단면도들이다.

제2a도는 평탄화를 목적으로 형성된 제1BPSG막 위에 불순물의 침투를 막아주는 차단막을 형성하고 그 위에 제1도전막을 증착한 단계를 나타낸다. 구체적으로, 참조부호 50은 반도체 기판을, 53은 상부의 TFT와 하부창들의 절연 및 평탄화를 목적으로 형성된 제1BPSG막, 54는 차단막으로 고온산화막(HTO)이나 PECVD의한 산화막 또는 질화막으로 이루어지며, 55는 TFT의 게이트 전극을 형성하기 위해 증착된 제1도전막을, 57는 TFT의 게이트 전극을 패터닝 하기 위해 형성된 레지스트 패턴을 각각 나타낸다.

제2b도는 상기 제1도전막(55)을 패터닝하는 단계를 나타낸다. 즉, 포토공정과 에칭공정을 수행하여 TFT의 게이트 전극(55a)을 형성한다.

제2c는 TFT의 게이트 산화막(59)과 제2도전막을 형성하고 패터닝하여 TFT의 채널(62)을 형성하는 단계를 나타낸다.

제2d도 는 채널(62) 위에 절연막(64)과 제2BPSG막(66)을 형성하여 평탄화하는 단계를 나타낸다. 상기 절연막(64)은 LPCVD방법을 이용하여 형성한다.

이상의 공정을 통하여 제작된 본발명의 따른 TFT에 의하면, 다음과 같은 효과가 있다.

제1BPSG막과 제1도전막 사이에 차단막을 개재함으로써, 후속 고온열처리 공정시 제1BPSG막과 제1도전막 사이에 개재된 차단막에 의해 제1BPSG막의 불순물이 TFT 채널 전도층인 제2도전막 영역으로 침투되는 현상을 방지하여 TFT에 의한 셀 대기전류를 줄여 보다 안정된 TFT특성을 구현할 수 있다. 제3a도 내지 제3b도에 도시된 바와 같이 차단막이 개재되어 않았을 때와 개재되었을 때의 대기전류값이 현격하게 차이가 남을 알 수 있고, 이것은 차단막을 개재함으로써 대기전류값을 줄여 TFT특성을 안정되게 구현할 수 있음을 나타내는 것이다.

제4a도 및 제4b도는 차단막을 구비하지 않고, TFT의 게이트 전극을 형성하기 위한 제1도전막을 증착한 직후의 수직단면 SEM사진과 평면 사진이다. 사진으로부터 알 수 있는 바와 같이 차단막이 없어 제1BPSG막과 제1도전막이 직접 맞닿음으로써 제1도전막이 그레인이 국부적으로 이상 성장되어 있는 모습을 볼 수 있다.

그러나, 본 발명에 의한 차단막을 구비하게 되면 제1BPSG막과 제1도전막이 직접 맞닿지 않음으로써 제1도전막의 그레인이 국부적으로 이상 성장하지 않게되어 이 또한 TFT특성과 수율 및 신뢰성 향상을 이룰 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많는 변형이 본발명이 속한 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (7)

1. 게이트 전극; 층간절연 및 평탄화를 위해 상기 게이트 전극 하부에 형성된 평탄화막 ; 및 층간 불순물의 침투를 막기 위해 상기 평탄화막과 게이트 전극 사이에 개재된 차단막을 구비하는 것을 특징으로 하는 SRAM용 박막트랜지스터.
2. 제1항에 있어서, 상기 차단막은 고온 산화막(HTO) 또는 PECVD에 의한 산화막 또는 질화막중 어느하나로 형성된 것을 특징으로 하는 SRAM용 박막 트랜지스터.
3. 제1항에 있어서, 상기 박막트랜지스터는 게이트 전극이 채널하부에 놓이는 구조인 보텀 게이트형인 것을 특징으로 하는 SRAM용 박막 트랜지스터.
4. 제1항에 있어서, 상기 게이트 전극이 다결정 실리콘으로 이루어진 것을 특징으로하는 SRAM용 박막 트랜지스터.
5. 하부구조가 완성된 반도체 기판 상에 평탄화막을 형성하는 단계; 상기 평탄화막 상부에 차단막을 형성하는 단계; 차단막이 형성되어 있는 상기 결과물 전면에 제1 도전막을 형성한 다음, 이를 패터닝하여 박막트랜지스터의 게이트 전극을 형성하는 단계; 박막트랜지스터의 게이트 전극이 형성된 상기 결과물 전면에 게이트 산화막을 형성하는 단계; 및 상기 결과물 전면에 제2 도전막을 증착하고, 이를 패터닝하여 박막트랜지스터의 채널을 형성하는 단계를 구비하는 것을 특징으로 하는 SRAM용 박막 트랜지스터 제조방법.
6. 제5항에 있어서, 상기 차단막은 HTO에의한 산화막, PECVD에 의한 산화막 및 질화막중 어느 하나로 형성된 것을 특징으로 하는 SRAM용 박막트랜지스터 제조방법.
7. 제5항에 있어서, 상기 박막트랜지스터 게이트 전극은 다결정 실리콘으로 형성하는 것을 특징으로 하는 SRAM용 박막 트랜지스터 제조방법.