JPH02226762A - 半導体記憶装置及び半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（産業上の利用分野］ 本発明は、半導体記憶装置及び半導体装置並びにその製
造方法に係り、特に高集積可能な半導体記憶装置及び半
導体装置並びにその製造方法に関する。

【従来の技術１ 従来、縦型にソース、ドレインを形成したＭＯＳトラン
ジスタ（縦型ＭＯ３）を選択トランジスタとして用いた
ＤＲＡＭは、平面にソース、ゲート、ドレインを配置し
た通常のＭＯＳトランジスタ（平面ＭＯ８）を選択トラ
ンジスタとして用いた場合に比べ、選択トランジスタと
容量部からなるセルの平面的な面積が小さいため、集積
化に好適な構造として期待されている。 このような縦型ＭＯ８をもつＤＲＡＭ及び縦型トランジ
スタについては、アイ、イー、イー、イ、インターナシ
ョナル、エレクトロン、デバイス、ミーティング　１９
８５年の第７１４頁から第７１７頁（Ｉ　Ｅ　Ｅ　Ｅ　
　Ｉ　ｎｔａｒ−ｎａｔｉｏｎａｌ　１Ｅｌａｃｔｒｏ
ｎＤｅｖｉｃｅ　Ｍｅｅｔｉｎｇ　（１９８５）、ｐｐ
、７１４−７１７）において論じられている。 ここに述べられた１トランジスタ１容量部からなるメモ
リー装置を第１２図を用いて説明する。 この図において、基板に掘った穴の上下に縦に配置した
拡散層によりソース電極４０、ドレイン電極５０を形成
し、穴の側壁を酸化することでゲート・絶縁膜をつけ、
さらにこのなかにゲート電極３０を埋め込むことで選択
ＭＩＳＦＥＴを構成している。このトランジスタの動作
を安定させるため、チャネルに対する基板電位を基板電
極から基板を通して与えている。 【発明が解決しようとする課題】 上記従来技術構造を、集積化するためセルを近付けて配
置した場合について考えることで、このセルの課題を説
明する。基板内部のソース電極４０では基板とのバイア
スにより接合の空乏層が基板側に伸びる。セルを近付け
て配置すると、同様に隣接セルからも伸びてきている空
乏層とつながってしまう。そのため、セル間にリーク電
流が流れたり、セル間の電気的な干渉を引き起こしてし
まう問題があった。 この問題を避けるには、第１３図に示したように、デバ
イス周囲をシリコン酸化物等の絶縁物２７で囲むことが
考えられる。しかし、この場合ソース電極４０から伸び
る空乏層が１周囲の絶縁物層に達すると、基板とチャネ
ルが電気的に分離されてしまい、トランジスタを安定動
作させることができなくなる新たな問題が生じてくる。 本発明の目的は、セル間の分離を行ないながら。 基板との電気的な分離による縦型トランジスタの不安定
動作の問題を解決した半導体記憶装置及び半導体装置並
びにその製造方法を提供することにある。 （課題を解決するための手段１ 上記目的は、（１）基板面に垂直な縦方向にソース、ド
レインを配置した選択絶縁ゲート形電界効果トランジス
タと容量部とを有する半導体記憶装置において、上記選
択絶縁ゲート形電界効果トランジスタのチャネルを基板
面と垂直な薄膜半導体に設けたことを特徴とする半導体
記憶装置、（２）上記容量部と上記選択絶縁ゲート形電
界効果トランジスタを同一の絶縁層上に重ねて配置した
ことを特徴とする上記１記載の半導体記憶装置、（３）
上記容量部は、絶縁層上に配置され、該容量部の両面を
容量とすることを特徴とする上記１記載の半導体記憶装
置、（４）上記チャネルとソース電極に連なる引出線と
、上記チャネルとドレイン電極に連なる引出線が熱酸化
膜をはさんで設けられていることを特徴とする上記１記
載の半導体記憶装置、（５）チャネルを流れる電流の方
向が基板面に垂直である選択絶縁ゲート形電界効果トラ
ンジスタと容量部とを有する半導体記憶装置において、
該チャネルを基板面と垂直な薄膜半導体に設けたことを
特徴とする半導体記憶装置、（６）チャネルを流れる電
流の方向が基板面に垂直である選択Ｍｌ？ｌ−ゲート形
効果トランジスタと容量部とを有する半導体記憶装置に
おいて、該チャネルに電界効果を及ぼすゲート電極が動
作時にチャネルにつくる空乏層幅と同じかまたはそれよ
り薄い半導体薄膜にチャネルを設けたことを特徴とする
半導体記憶装置、（７）基板面に垂直な縦方向にソース
、ドレインを配置した＃＠総ゲート形電界効果トランジ
スタを有する半導体装置において、上記絶縁ゲート形電
界効果トランジスタのチャネルを基板面と垂直な薄膜半
導体に設けたことを特徴とする半導体装置、（８）上記
チャネルとソース電極に連なる引出線と、上記チャネル
とドレイン電極に連なる引出線が熱酸化膜をはさんで設
けられていることを特徴とする上記７記載の半導体装置
、（９）チャネルを流れる電流の方向が基板面に垂直で
ある絶縁ゲート形電界効果トランジスタを有する半導体
装置において、該チャネルを基板面と垂直な薄膜半導体
に設けたことを特徴とする半導体装置、（１０）チャネ
ルを流れる電流の方向が基板面に垂直である絶縁ゲート
形電界効果トランジスタを有する半導体装置において、
該チャネルに電界効果を及ぼすゲート電極が動作時にチ
ャネルにつくる空乏層幅と同じかまたはそれより薄い半
導体薄膜にチャネルを設けたことを特徴とする半導体装
置、（１１）基板上に設けられた絶縁層に凹部を形成し
、少なくとも該凹部の側壁に所望の厚みの半導体層を形
成し、該半導体層の少なくとも一部を単結晶成長させ、
該単結晶成長させた半導体層の表面にゲート絶縁膜を形
成し、さらに該ゲート絶縁膜表面にゲート電極を形成し
、上記半導体層の所望の部分を基板面に垂直方向に電流
を流すチャネルとしたことを特徴とする絶縁ゲート形電
界効果トランジスタを有する半導体装置の製造方法によ
り達成できる。

【作用】

チャネルの周囲を絶縁物で囲むことでセル間が確実に分
離される。そこで、先に述べたこの構造を用いた時のチ
ャネルと基板との電気的分離の問題について説明する。 チャネルと基板が電気的に分離されるため生じるトラン
ジスタの不安定動作は基板フローティング現象と呼ばれ
、特に絶縁物上に半導体層を形成した基板（ＳＯＩ基板
）を用いてＭＯＳトランジスタを作るうえで解決すべき
重要な問題として知られている。 基板フローティングの問題は、基板の一部に電気的な分
離により基板電極から電位を与えられない領域ができる
ため、例えば正孔等の電荷を持ったキャリアがその領域
で多くなると、＠荷によってその領域の電位が変化する
ために起こる。すなわち、ＭｏＳトランジスタでは基板
電位が変動すると、例えばソース、ドレイン間を流れる
電流量等のトランジスタ動作の変動するため、基板フロ
ーティングではトランジスタが不安定な動作をするもの
と考えられる。 平面ＭＯ８の基板フローティングの問題について、アイ
、イー、イー、イー、エレクトロン、デバイス、レター
、第９巻第２冊の第９７頁から第９９頁（ＩＥＥＥ　Ｅ
ｌｅｃｔｒｏｎＤｅｖｉｃｅ　Ｌｓｔｔｅｒｓ、ｖｏｌ
、９．ｎｏ。 ２、Ｆｅｂ、　（１９８８）ｐｐ、９７−９９）におい
て新たな点が明らかにされてきた。 すなわちＳＯＩ基板に形成したＭｏＳトランジスタのゲ
ートがゲート絶縁膜を介してチャネルの基板方向に伸ば
すであろう空乏層幅をＸｄとする。 このとき基板の厚さがＸｄより薄い構造のトランジスタ
においては、基板のほぼ全域がゲートの及ぼす電界によ
り制御されるため、基板フローティングの問題を解決で
きることが示されている。以下二二では、薄膜基板構造
により、基板フローティングを抑えることを薄膜効果と
呼ぶことにする。 本発明は、この平面ＭＯ８で明らかにされた薄膜効果を
縦型構造において適用することで、縦型構造の集積化上
の課題を解決し、これを選択トランジスタとしたＤＲＡ
Ｍが高集積化できるようにした。

【実施例】

以下１本発明の実施例を図面を用いて説明する。 第１図（ａ）は、本発明の特徴を最もよく表した素子平
面配置図、同図（ｂ）は、その断面構造図である。基板
１０に垂直に立つ薄膜半導体（上部よりドレイン電極８
２１．チャネル１２０、容量部４２となる。）は絶縁層
２０により基板１０及び容量プレート電極６３．６４と
電気的に分離されている。ゲート電極（ワード線）３０
は、ゲート絶縁膜１２２をはさんで薄膜チャネル１２０
に電界効果を及ぼす。ゲート電極３０は、容量部４２の
上部の拡散層とドレイン電極（ビット線電極）８２１に
より選択ＭＩＳＦＥＴを構成する。 ドレイン電極８２１はビット線８２により隣接セルとつ
ながっている。容量部４２は、容量絶縁膜９０をはさん
で容量プレート電極６３と、また容量絶縁膜９０１をは
さんで容量プレート電極６４と記憶容量を構成する。容
量部４２及びチャネル１２０は、基板面に直立した管形
状をとっている。 容量プレート電極６４は、管底部より基板内の高濃度不
純物層６２によりバイアスされる。容量プレート電極６
３とビット線８２は絶縁層５０８により、またゲート電
極３０と容量プレート電極６４は絶縁層５１１により絶
縁分離される。この選択ＭＩＳＦＥＴと記憶容量部によ
り１トランジスタ１容量からなるメモリーセルを構成す
る。 本実施例構造では、薄膜両側面を容量部として活用でき
るため、大きな容量を得ることができる。 また、この容量部は選択トランジスタのチャネル以外は
絶縁物により取り囲まれているため、α線が入射しても
基板から容量部にノイズ電荷が流入することはない。ま
た、ワード線となるゲート電極３０は、管形状のチャネ
ルに囲まれているため。 隣接したセルともゲート電極間にノイズを生じる等の電
気的な干渉を起こし難い構造である。そのため集積化に
あたり、セル間の干渉などを考慮しないで自由な配置を
とることができる。 この構造の形成方法を第２図を用いて説明する。 （第２図（ａ））シリコン基板表面を熱酸化して、２０
ｎｍの酸化膜（５０１）を形成し、多結晶シリコン（５
０２）３００ｎｍ、シリコン酸化物（５０３）２００ｎ
ｍ、多結晶シリコン（５０４）２００ｎｍ、シリコン酸
化物（５０５）２００ｎｍ、シリコン窒化物（５０６）
２００ｎｍ、さらにシリコン酸化物（図示せず）ｌｏｏ
ｏｎｍを堆積した。多結晶シリコン、シリコン酸化物、
シリコン窒化物はいずれもＣＶＤ法により堆積した。 以下、とくに記載しないかぎり、これらの物質は同じ方
法により堆積した。ついでレジストをもちいてパターニ
ング（第１パターン）し、ＲＩＥ法により基板上に堆積
した層を垂直にエツチングし、レジスト除去後、最上部
に堆積したシリコン酸化物層をマスクに基板を５μｍ：
ｒ−ツチングすることで基板と垂直な柱を形成する。こ
のエツチングの際、基板を２μｍエツチングしたときに
一旦エッチングをとめて１０ｎｍのシリコン酸化物（図
示せず）を堆積することで側壁保護の上、リンを垂直に
イオン打ち込みすることで、基板内部にＩｌ型の高濃度
不純物層６２を導入する。 シリコン窒化物を３０ｎｍ厚さで堆積、ＲＩＥ法により
異方的にエツチングすることで、柱側壁にシリコン窒化
膜５０７によるマスクを形成してから、フッ酸系のウェ
ットエツチングによりエツチングマスクに用いたシリコ
ン酸化物を除去する。 さらにシリコン窒化膜５０７をマスクにフッ硝酸系のウ
ェットエツチング法を用いて等方的にエツチングするこ
とでシリコン溝底部に凹部を、シリコン基板の柱板もと
の側面にくびれを形成する。 その後、この基板を１０００’Ｃのウェット雰囲気の醸
化を行い、溝底部及び柱底部側面のくびれに絶縁膜２０
を形成する。 （第２図（ｂ））シリコン窒化物５０６及びシリコン窒
化膜５０７を熱リン酸系エツチングにより除去する。柱
側壁に熱酸化により容量絶縁膜９゜をつけてから、エッ
チバック法によって容量プレート電橋６３を形成する。 エッチバック法は、溝の最も広い幅の１／２以上の厚さ
で等方的な堆積をして表面をほぼ平坦化し、そこで、垂
直なエツチングを行うことで溝部分のみに堆積物を残す
方法である。ここでは、不純物としてリンを１×１０”
　（／　ａ　ｍ３）ドーピングした多結晶シリコンを堆
積し、エッチバックすることで、容量プレート電極６３
を高濃度不純物層６２の表面より低い位置まで埋め込む
。その後、シリコン酸化物を堆積し、第２図（ｆ）の平
面図に示すようにレジストを用いてパターニングし、レ
ジストパターン３００を形成する。第２図（ｆ）の平面
図は第１パターン３８２とマスクパターンの関係を示し
、同図ＡＡ断面が第２図（ｂ）に相当する。レジストパ
ターン３００をマスクにシリコン酸化物を３００ｎｍエ
ツチングすることでシリコン酸化物層に溝パターンを形
成し、さらに全面のエツチングを行うことで容量プレー
ト電極６３上にビット線の溝パターンをもった絶縁層５
０８を初めの基板表面より低い位置まで形成する。この
ビット線パターンニングは、柱間をつなぐように形成す
ればよく、柱パターン（第１パターン）とのパターン位
置合わせが容易である。 （第２図（Ｃ））側壁のシリコン酸化物を軽くエツチン
グすることで柱側面のシリコン基板を露出させ、さらに
上記基板上全面にリンをＩ　Ｘ　１０”（／　ａ　ｍ３
）をドーピングした多結晶シリコンを堆積ののち、エッ
チバックし上記溝パターンにビット線８２となる多結晶
シリコン層を詰める。さらに、シリコン酸化物を堆積し
エッチバックすることでシリコン酸化物のキャップ２０
０を、その表面が多結晶シリコン５０２とほぼ平坦にな
るように形成し、ビット線８２を埋め込む。上記２回の
エッチバックの際、シリコン酸化物５０３、多結晶シリ
コン５０４はエツチングされる。 （第２図（ｄ））フッ硝酸系のウェットエツチングによ
り柱上部に堆積した多結晶シリコン５０２を取り除く。 次に段差を利用してシリコン酸化物を２００ｎｍ堆積し
てから基板に垂直にシリコン酸化物を選択的にエツチン
グすることで上記キャップ２００側壁にシリコン酸化物
のスペーサ５０９を形成する。 （第２図（ｅ））スペーサ５０９及びキャップ２００を
マスクに基板を垂直に絶縁層２０上までエツチングする
ことで絶縁層２０上に基板結晶の管形状を第１のパター
ンと自己整合的に形成することができる。穴側壁に容量
絶縁膜９０１を形成後、多結晶シリコンを２０ｎｍ堆積
し基板に垂直にエツチングして底部を開口し、電極層と
なる高濃度不純物層６２と導通をとれるようにする。不
純物をドーピングした多結晶シリコンの堆積、エッチバ
ックすることで容量プレート電極６４を形成する。多結
晶シリコンの選択的な酸化を行なうことで、容量プレー
ト電極６４上に絶縁膜５１１を設ける。この分離層上の
側壁に熱酸化によりゲート絶縁膜１２２を形成する。以
後１通常の方法で多結晶シリコンを堆積して管内部にゲ
ート電極３０を形成し、第１図に示した半導体装置を得
た。 この基板に垂直な半導体薄膜の厚さは約０．１μｍであ
る。 また、ゲート絶縁膜形成前工程において、チャネル面に
酸化膜を形成、除去を繰り返すことで。 エツチング時のダメージをとり、膜厚を調整することが
できる。管の厚さすなわち膜厚をゲート電極の電界効果
により伸びるであろう空乏層幅より小さくすることで薄
膜トランジスタ動作を得ることができる。 ゲート電極がゲート絶縁膜を介して基板側に伸ばす空乏
層幅Ｘｄは、 Ｘｄ＝　　　　　Ｘ　　３ＸｉｏＸφｓ　　ｑＸＮｓと
みることができる。ここに Ｋｓ：基板半導体の誘電率 Ｅｏ：真空の誘電率 φＳ：表面が強反転状態となるときの表面空乏層でのポ
テンシャル変化 ｑ：電子電荷量 Ｎｓ：基板の不純物濃度 である。そのためシリコンチャネルにおいて例えば基板
不純物濃度５　Ｘ　１０’Ｇ（／　ｃ　ｍ’）のときＸ
ｄ＝０．１μｍ程度となる。よって、膜厚を０．１μｍ
以下に設定すればよい。もちろん、これより薄い０．０
５μｍ程度とした基板をもつ構造をとることで極めて良
好な特性を得ることができる。この形成法においては、
スペーサ５０９の幅により、管の厚さを設定できる。 本実施例構造の素子は、基板とは絶縁されているため同
二基板またはチップ上において集積しても、各々は独立
した素子であり、素子間の分離を良好に行うことができ
る。 本実施例に用いる縦型の管構造の薄膜は、エピタキシャ
ル成長させた単結晶によっても実現することができる。 ここでは、第３図に示すように選択トランジスタとなる
単体の縦型ＭＯ８を用いて製法を説明する。第３図に、
素子の構造を示す。 ゲート電極３０は、ゲート絶縁膜１２２をはさんで基板
と垂直に立つ薄膜半導体のチャネル１２０を制御する。 ソース電極４０は上部より配線層４４に接続され、ドレ
イン電極５０は、基板内の拡散層により形成されたドレ
イン引出線５２に接続する。ＤＲＡＭメモリーセルでは
基板内部の配線層がキャパシタのプレート電極に対応す
る。ゲート電極３０はゲート絶縁膜１２２を介してチャ
ネル１２０に電界効果を及ぼし、ソース電極４０とドレ
イン電ｆｉ１５０により電界効果型トランジスタ動作を
行う。 形成方法を第４図を用いて説明する。 （第４図（ａ））シリコン基板表面を熱酸化して、２０
ｎｍの酸化膜（図示せず）を形成し、配線をレジストに
よりパターニングし、それをマスクに不純物をイオン打
ち込みすることでドレイン引出線５２を形成する。レジ
ストを除き、上記基板全面に、シリコン酸化物５２９を
８００ｎｍ堆積する。 （第４図（ｂ））上記基板表面をレジストを用いてパタ
ーニングし、それをマスクにドレイン引出線５２までド
ライエツチングによりシリコン酸化物５２９を開孔する
。その後Ａｒスパッタを行うことで基板面を洗浄し、Ｃ
ＶＤ法によりアモルファス状態のシリコン層４１８を１
５０ｎｍの厚さに被着する。このシリコン層を６００℃
でアニールして基板のシリコンの結晶をもとに単結晶化
する。この単結晶化には５５０℃−７００℃のアニール
が有効である。 本実施例構造では、堆積したアモルファス層の単結晶化
は、チャネルとして用いる基板に近い領域のみ行われて
いればよい。もちろん、回路中で負荷として用いるデバ
イス等のように電流量が少なくてもよいときや、オフ状
態でのリーク電流が多くても良いときには、アモルファ
ス状態のまま、あるいは多結晶状態となったチャネルを
もちいてもよい。 その後、第３図に示した構造とするために上記基板を熱
酸化することでゲート絶縁膜１２２を形成したのちゲー
ト電極３０をつけ、さらにイオン打込み法によりソース
電極４０及び配ｌＮ４４を形成する。 この製法では、上部電極とのコンタクト及び配線形成が
容易となる特徴がある。すなわち、チャネル形成のため
堆積したアモルファスシリコン層をそのまま上部電極の
引出配線としでっかうことができる利点がある。 基板内に拡散層を配線として用いると、拡散層のもつ接
合容量が大きいこと、また抵抗も大きくなる。そのため
、これを用いて高速動作させるのが困難である。しかし
第５図に示すように、基板上へシリコン酸化物４３８を
形成し、配線層１２として多結晶シリコン堆積後、金属
例えばタングステンと反応させることでその表面をシリ
サイド化し、シリサイド層６００を形成し、ついでシリ
コン醜化物５２９と堆積することで容易に埋め込み配線
を形成し、これらの問題を改善できる。なお、シリサイ
ド層６００は形成することなく配線層１２のみであって
もよい。 配線層１２につながるドレイン電極５０は、多結晶シリ
コン１２にドーピングした不純物を拡散させることで形
成すればよい。埋め込み配線層はチャネル側面からコン
タクトをとる形になる。このため、アモルファスシリコ
ン被着まえのＡｒスパッタによる洗浄では、自然酸化膜
が残るため、エピタキシャル時にもこの配線層を種とし
た結晶化、すなわち、多結晶シリコン化は抑えられる。 本発明構造素子は、基板とは絶縁されているため同一基
板またはチップ上において集積しても、各々は独立した
素子であり、素子間の分離を良好に行うことができる。 そのため従来ＣＭＯ８構造で問題視されていたラッチア
ップを起こしにくく、また、α線や宇宙線等の引き起こ
すソフ！・エラーも避けることができる。 第６図は、この製法によるトランジスタをＣＭＯＳイン
バータに応用した実施例の素子断面図である０図の左方
にｐ型ウェル１０ａ上にｎ型チャネルのトランジスタを
、図の右方にｎ型ウェル１０ｂ上にｐ型チャネルのトラ
ンジスタを配置しである。 第７図は、本発明構造の縦型ＭＯ８と平面型ＭＯ８を組
み合わせることで、フリップフロップ回路を形成したと
きの実施例を示したものである。 縦型ＭＯ８から引出線１１により平面ＭＯ３のゲート電
極３０′に接続し、一方平面ＭＯ８から引出線により縦
型ＭＯ８のゲート電極３０に接続する構成をとる。 第８図は、引出線と内部電極の分離をシリコンの熱酸化
膜で形成した例を示したものである。ゲート電極３０は
、ゲート絶縁膜１２２を介しチャネル１２０に電界効果
をおよぼし、ソース電極４０とドレイン電極５０間でト
ランジスタを構成する。ドレイン電極５０は、ドレイン
引出線５５によりコンタクトされる。 この構造は、第９図に示すようにシリコン窒化物５０６
を堆積後エツチングによる柱形成の際。 エツチングを一度停止し、柱側面にもシリコン窒化膜５
０７を形成し、さらにエツチングを行い、その後フィー
ルド酸化することで、第９図破線でしめした絶縁層２２
を形成することができる。さらに第８図の構造にするた
め、側壁のシリコン窒化膜５０７を取り除き、ドレイン
引出線５５を形成後、絶縁膜５０８を埋めてからエッチ
バックし、シリコン窒化物５０６をエツチングにより取
り除き、このシリコン窒化物５０６によりできていた絶
縁膜５０８と柱基板上部のとの段差を利用し、シリコン
酸化物によりスペーサ５０９を形成し、これをマスクに
して基板を垂直にエツチングすることで円筒形状の半導
体薄膜を形成する。以下。 ゲート形成等の工程は、他の実施例と同様にすればよい
。 また、第１０図に示すように、第８図に示したＭＯＳと
バイポーラ、トランジスタを組み合わせた半導体装置と
してもてもよい。第１０図（ａ）は素子断面図、（ｂ）
は等価回路である。 第１０図の構造のＭＯＳの製造は、第８図に示したＭＯ
Ｓを製造するときと同様にし、ゲート電極　３０を形成
するための内側のエツチングマスクとなるスペーサ形成
後、バイポーラをつくるところはレジスト剤によりマス
クし、ＭＯＳのみエツチングし、ゲート絶縁膜形成後、
バイポーラの領域では絶縁膜を除去し、多結晶シリコン
をパタニングせしめることで、ＭＯＳではゲート３０を
つくり、バイポーラではエミッタ３３を同時に作ること
ができる。 第１１図は１本発明構造によるトランジスタを用いてフ
リップフロップ回路を形成したものである。第１１図（
ａ）は平面配置、第１１図（ｂ）は等価回路である。こ
れによると極めて小さな面積で回路を構成することがで
きるためＳＲＡＭセル等に好適である。 【発明の効果１ 本発明によれば、安定した動作を行う微細トランジスタ
をえることができるため、これを用いて集積化に好適な
素子を得ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例の半導体記憶装置の断面図
、第２図は、その製法を示す工程断面図及び平面図、第
３図は、本発明の一実施例の半導体装置の断面図、第４
図は、その製法を示す工程断面図、第５図、第６図、第
７図、第８図は、他の実施例の半導体装置の断面図、第
９図は、その製法を示す工程断面図、第１０図は、さら
に他の実施例の半導体装置の断面図及び等価回路図、第
１１図は、さらに他の実施例の半導体装置の平面図及び
等価回路図、第１２図、第１３図は、従来の半導体記憶
装置の断面図である。 １０・・・基板 １０ａ・・・ｐ型ウェル １０ｂ・・・ｎ型ウェル １１・・・引出線 １２．４４・・・配線層 ２０．２２，２７，５０８，５１１・・・絶縁層３０．
３０’・・・ゲート電極（ワード線）３３・・・エミッ
タ ４０・・・ソース電極（容量部） ４２・・・容量部 ５０．８２１・・・ドレイン電極 ５２．５５・・・ドレイン引呂線 ６２・・・高濃度不純物層 ６３．６４・・・容量プレート電極 ８２・・・ビット線 ９０．９０１・・・容量絶縁膜 １２０・・・チャネル １２２・・・ゲート絶縁膜 ２００・・・キャップ ３００・・・レジストパターン ３８２・・・第１パターン ４１８・・・シリコン層 ４３８．５０３，５０５，５２９・・・シリコン酸化物 ５０１・・・酸化膜 ５０２．５０４・・・多結晶シリコン ５０６・・・シリコン窒化物 ５０７・・・シリコン窒化膜 ５０９・・・スペーサ ６００・・・シリサイド層 代理人弁理士　中　村　純　之　助 （ａ） ３０−−−ゲートを掻 ８２−−−ビット線 ｊ１１図 （Ｃ） ５０９−−−スヘ０−サ （ｄ） 第 図 ６４−一一宮量フ”Ｌ−）’を裏シ １２２−−−ケート、！！繰Ｈ莞 ５１１−ｍ−絶縁層 ９０１−ｍ−窓を妃録膜 （ｅ） 第２図 第 （α） （ｂ） 第 ３０−一−ケ―ト電湛シ ４ｏ−−−リースを蓮 ５０−一：Ｉ：Ｌイン電忌 ５２−−−ドし４ンヲ１士線 １２０−−−ラセネル １２２−−−ケ゛ニドＩき、圭１Ｈ臭 第３図 １２−ｍ−配線層 ３０−一一ゲート電石＆ ４０−ｍ−リースを扁阪 ５０−−−　Ｆ’Ｌイン肯【右ト １２０−−−チャネル １２２−一一ケート斎色殊膜 ４３８．５２９−一一シリコン諒化物 ６０Ｑ−−−シリプンド層 第５図 １２−−−１２．線層 ３０−一一り′−トを石版 ４０−ｍ−ワースｇＬＪｋ 幻−−−ド゛Ｌイン嚇−力に １２０−−−　＋＃ネル １２２−一一ケート奢色ＪｉＭ職 第６図 ｊ１８ｖ！Ｊ １２０−一一チマキＪし ｌ９ＦＩＪ １１−−−５１土線 ３０．３０’−−−ケート電蚤 １２０−−−ナヤネノｂ 第７図 第１０図 （α） （ｂ） ３０−一一ケ２ト電１石に ４０−−−　−ノースｔＪＭ ５−−−トムイン′５＋よ刺に ３８２−−−　％１　ｔＸ’？−ン 第１１図 第１２ 第１３

Claims (1)

1. 【特許請求の範囲】 １、基板面に垂直な縦方向にソース、ドレインを配置し
   た選択絶縁ゲート形電界効果トランジスタと容量部とを
   有する半導体記憶装置において、上記選択絶縁ゲート形
   電界効果トランジスタのチャネルを基板面と垂直な薄膜
   半導体に設けたことを特徴とする半導体記憶装置。 ２、上記容量部と上記選択絶縁ゲート形電界効果トラン
   ジスタを同一の絶縁層上に重ねて配置したことを特徴と
   する請求項１記載の半導体記憶装置。 ３、上記容量部は、絶縁層上に配置され、該容量部の両
   面を容量とすることを特徴とする請求項１記載の半導体
   記憶装置。 ４、上記チャネルとソース電極に連なる引出線と、上記
   チャネルとドレイン電極に連なる引出線が熱酸化膜をは
   さんで設けられていることを特徴とする請求項１記載の
   半導体記憶装置。 ５、チャネルを流れる電流の方向が基板面に垂直である
   選択絶縁ゲート形電界効果トランジスタと容量部とを有
   する半導体記憶装置において、該チャネルを基板面と垂
   直な薄膜半導体に設けたことを特徴とする半導体記憶装
   置。 ６、チャネルを流れる電流の方向が基板面に垂直である
   選択絶縁ゲート形電界効果トランジスタと容量部とを有
   する半導体記憶装置において、該チャネルに電界効果を
   及ぼすゲート電極が動作時にチャネルにつくる空乏層幅
   と同じかまたはそれより薄い半導体薄膜にチャネルを設
   けたことを特徴とする半導体記憶装置。 ７、基板面に垂直な縦方向にソース、ドレインを配置し
   た絶縁ゲート形電界効果トランジスタを有する半導体装
   置において、上記絶縁ゲート形電界効果トランジスタの
   チャネルを基板面と垂直な薄膜半導体に設けたことを特
   徴とする半導体装置。 ８、上記チャネルとソース電極に連なる引出線と、上記
   チャネルとドレイン電極に連なる引出線が熱酸化膜をは
   さんで設けられていることを特徴とする請求項７記載の
   半導体装置。 ９、チャネルを流れる電流の方向が基板面に垂直である
   絶縁ゲート形電界効果トランジスタを有する半導体装置
   において、該チャネルを基板面と垂直な薄膜半導体に設
   けたことを特徴とする半導体装置。 １０、チャネルを流れる電流の方向が基板面に垂直であ
   る絶縁ゲート形電界効果トランジスタを有する半導体装
   置において、該チャネルに電界効果を及ぼすゲート電極
   が動作時にチャネルにつくる空乏層幅と同じかまたはそ
   れより薄い半導体薄膜にチャネルを設けたことを特徴と
   する半導体装置。 １１、基板上に設けられた絶縁層に凹部を形成し、少な
   くとも該凹部の側壁に所望の厚みの半導体層を形成し、
   該半導体層の少なくとも一部を単結晶成長させ、該単結
   晶成長させた半導体層の表面にゲート絶縁膜を形成し、
   さらに該ゲート絶縁膜表面にゲート電極を形成し、上記
   半導体層の所望の部分を基板面に垂直方向に電流を流す
   チャネルとしたことを特徴とする絶縁ゲート形電界効果
   トランジスタを有する半導体装置の製造方法。